KR20060038023A - 반도체 소자의 패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 본 발명의 사상은 제1 선택라인, 다수의 제1 워드라인이 구비되는 제1 스트링과, 제2 선택라인, 다수의 제2 워드라인이 구비되는 제2 스트링이 구비된 반도체 소자의 패턴 형성방법에 있어서, 상기 제1 선택라인과 상기 제2 선택라인이 대응되도록 연결하면서 동시에 상기 제1 선택라인과 상기 제2 선택라인 사이에 근접효과를 보정하기 위해, 산란막대가 구비된 패턴을 형성하는 단계와, 상기 산란막대가 구비된 패턴에 노광공정을 수행하면, 상기 제1 선택라인과 상기 제2 선택라인 사이에 포토레지스트 패턴 스컴이 형성되고, 상기 포토레지스트 패턴 스컴이 노출되도록 포토레지스트 패턴 스컴 제거용 레티클을 형성하는 단계와, 상기 포토레지스트 패턴 스컴 제거용 레티클을 통해 노광 공정을 수행하여 상기 포토레지스트 패턴 스컴을 제거하는 단계를 포함한다.

산란막대

Description

반도체 소자의 패턴 형성방법{Method of forming pattern in semiconductor device}

도 1 및 도 2는 본 발명에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

DSL: 드레인 선택라인 SSL: 소스 선택라인

WL: 워드라인 10: 포토레지스트 패턴 스컴 제거용 레티클

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 패턴 형성방법에 관한 것이다.

최근 반도체 장치가 고집적화됨에 따라 미세 패턴을 형성하기 위하여 많은 새로운 기술이 개발되고 있다. 이러한 예로서는 광원의 파장을 줄인 엑시머 레이저 (Excimer laser)를 이용하는 방법, 위상 반전 마스크(Phase Shifting Mask: PSM)를 이용한 노광방법 및 사입사 조명(off-axis illumination)과 같은 변형 조명방법(Modified illumination method)등을 들 수 있다.

특히 사입사 조명은 렌즈 구경 또는 퓨필(pupil)에 의해 입사광의 수직 성분을 차단하고 경사진 성분(즉, 사입사 성분)만이 포토 마스크에 입사되도록 함으로써, 해상도(resolution)와 초점심도(Depth of Focus; DOF)를 향상시키는 기술이다.

그러나 사입사 조명방법에 의하면, 같은 층에 패턴들이 조밀하게 배치되는 제1 영역과 패턴들이 드물게 배치되는 제2 영역이 존재하는 경우에 제1 영역과 제2 영역에서의 패턴 피치(pitch; 패턴의 선폭과 간격을 더한 값)가 변하게 되고, 패턴 피치가 변하는 지점에서 인접하는 패턴에서의 광학 회절에 의한 근접효과에 의해 패턴의 리프팅이 발생하거나 인접하는 라인 패턴 간에 브리지가 발생하는 등의 문제점이 발생한다.

따라서 반도체 소자의 패턴 형성시 패턴에 대한 포커스 마진(focus margin)을 향상시키는 기술이 요구되고 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 패턴 형성시 패턴에 대한 포커스 마진(focus margin)을 향상시킬 수 있도록 하는 반도체 소자의 패턴 형성 방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 제1 선택라인, 다수의 제1 워드라인이 구비되는 제1 스트링과, 제2 선택라인, 다수의 제2 워드라인이 구비되는 제2 스트링이 구비된 반도체 소자의 패턴 형성방법에 있어서, 상기 제1 선택라인과 상기 제2 선택라인이 대응되도록 연결하면서 동시에 상기 제1 선택라인과 상기 제2 선택라인 사이에 근접효과를 보정하기 위해, 산란막대가 구비된 패턴을 형성하는 단계와, 상기 산란막대가 구비된 패턴에 노광공정을 수행하면, 상기 제1 선택라인과 상기 제2 선택라인 사이에 포토레지스트 패턴 스컴이 형성되고, 상기 포토레지스트 패턴 스컴이 노출되도록 포토레지스트 패턴 스컴 제거용 레티클을 형성하는 단계와, 상기 포토레지스트 패턴 스컴 제거용 레티클을 통해 노광 공정을 수행하여 상기 포토레지스트 패턴 스컴을 제거하는 단계를 포함한다.

상기 제1 또는 제2 선택라인은 소스 선택라인 또는 드레인 선택라인인 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상 기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

통상적으로 알려진 바와 같이, NAND형 플래쉬 메모리 셀은 다수의 셀 트랜지스터가 하나의 비트라인 콘택과 공통 소스라인(CSL) 사이에 직렬로 연결되어 하나의 스트링을 구성하며, 상기 스트링이 다수 개 병렬로 연결되어 하나의 블록을 구성하고, 상기 비트라인 콘택을 중심으로 대칭적으로 블록이 배치된다.

셀 트랜지스터의 소스/드레인이 형성되는 액티브 영역은 필드 영역에 의해 분리되면서 상기 필드 영역에 평행하게 제1 방향으로 신장된다. 상기 액티브 영역 상에는 복수 개의 워드라인(W/L)들이 서로 일정 간격으로 이격되면서 상기 액티브 영역에 직교하는 제2 방향으로 신장된다.

도 1 및 도 2는 본 발명에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 반도체 기판(sub)에 구비되는 하나의 스트링에서, 첫번째 워드라인(WL1)과 n번째 워드라인(WLn)의 바깥에는 드레인 선택라인(DSL)과 소스 선택라인(SSL)이 각각 구비되고, 상기 드레인 선택라인(DSL)에는 비트라인이 상기 액티브 영역과 동일한 제1 방향으로 연결되어 있고, 소스 선택라인(SSL)에는 셀 소스라인(CSL)이 제1 방향으로 연결되도록 하고, 이러한 구조를 가진 하나의 스트링에 있어서, 소정의 간격을 두고 제1 소스 선택라인(SSL-a)과 제2 소스 선택라인(SSL-b)이 대응되도록 제1 스트링(A)과 제2 스트링(B)을 연결하는 포토레지스트 패턴(미 도시)을 형성한 후, 상기 패턴을 통해 노광공정을 수행한다.

상기에는 제1 소스 선택라인(SSL-a) 및 제2 소스 선택라인(SSL-b)의 연결에 대해서만 기재되어 적용되고 있지만, 드레인 선택라인(DSL)의 연결도 동일하게 적용될 수 있다.

이때, 상기 포토레지스트 패턴 형성시, NAND형 플래쉬 메모리 셀은 동일한 층에 조밀하게 배치되는 작은 사이즈의 워드라인(WL)과, 드물게 배치되는 큰 사이즈의 선택라인(소스 선택라인(SSL), 드레인 선택라인(DSL))에 대해 근접효과가 증가하게 되는 데, 이 근접효과를 보정할 수 있는 산란 막대(scattering bar, 미도시) 또한 형성한다.

상기 산란막대는 포커스 마진(focus margin)을 최대한으로 향상시킬 수 있는 방향으로 형성하고 후속 포토레지스트 패턴 스컴 제거용 레티클(도 1의 10)을 제거할 수 있는 오버레이 마진(overlay margin)을 고려하여 형성한다.

상기 고려되어야 할 적절한 오버레이 마진은 노광장비의 정렬정확도, 노광장비 스테이지 정확도, 웨이퍼 얼라인키 상태, 스캐더링바의 형성사이즈, 선택라인의 형성사이즈등이 고려되어 결정된다.

이때, 상기 산란 막대(미도시)가 구비된 패턴을 통해 노광공정을 수행하면, 제1 소스 선택라인(SSL-a)과 제2 소스 선택라인(SSL-b) 사이와 같이 빈공간에는 포토레지스트 패턴 스컴(PR scum: C)이 발생한다.

상기 포토레지스트 패턴 스컴(C)은 제1 소스 선택라인(SSL-a)과 제2 소스 선택라인(SSL-b) 사이와 같은 빈 공간에는 노광시 서로 상쇄간섭을 일으킬 정도의 거 리가 유지되므로 노광 빛의 세기(intensity)가 낮아져서 포토레지스트를 완전히 노광하지 못하므로 발생된다.

상기 포토레지스트 패턴 스컴(C)은 이를 제거하기 위한 포토레지스트 패턴 스컴 제거용 레티클(10)을 형성한다.

상기 포토레지스트 패턴 스컴 제거용 레티클(10)은 워드 라인 등에 영향을 주지 않기 위해 셀 쪽으로 빛이 투과되지 않은 불투과성 물질로 제작한다.

도 2를 참조하면, 상기 형성된 레티클(10)을 형성한 후 상기 수행된 노광공정을 한 번 더 수행하여 상기 포토레지스트 패턴 스컴(C)을 제거한다. 이어서, 상기 형성된 포토레지스트 패턴 스컴 제거용 레티클(10)을 제거함으로써, 본 공정을 완료한다.

본 발명에 의하면, 산란 막대가 구비된 패턴을 형성한 후 노광공정을 수행하고, 산란막대에 의해 형성된 포토레지스트 패턴 스컴을 제거하는 레티클을 형성한 후 노광공정을 수행함으로써, 패턴 형성시 발생될 수 있는 근접효과를 줄일 수 있어, 반도체 소자의 패턴 형성시 패턴에 대한 포커스 마진(focus margin)을 향상시킬 수 있다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 산란 막대가 구비된 패턴을 형성한 후 노광공정을 수행하고, 산란막대에 의해 형성된 포토레지스트 패턴 스컴을 제거하는 레티클을 형성한 후 노광공정을 수행함으로써, 패턴 형성시 발생될 수 있는 근접효과를 줄일 수 있어, 반도체 소자의 패턴 형성시 패턴에 대한 포커스 마진(focus margin)을 향상시킬 수 있는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (3)

1. 제1 선택라인, 다수의 제1 워드라인이 구비되는 제1 스트링과, 제2 선택라인, 다수의 제2 워드라인이 구비되는 제2 스트링이 구비된 반도체 소자의 패턴 형성방법에 있어서;

   상기 제1 선택라인과 상기 제2 선택라인이 대응되도록 연결하면서 동시에 상기 제1 선택라인과 상기 제2 선택라인 사이에 근접효과를 보정하기 위해, 산란막대가 구비된 패턴을 형성하는 단계와,

   상기 산란막대가 구비된 패턴에 노광공정을 수행하면, 상기 제1 선택라인과 상기 제2 선택라인 사이에 포토레지스트 패턴 스컴이 형성되고, 상기 포토레지스트 패턴 스컴이 노출되도록 포토레지스트 패턴 스컴 제거용 레티클을 형성하는 단계와,

   상기 포토레지스트 패턴 스컴 제거용 레티클을 통해 노광 공정을 수행하여 상기 포토레지스트 패턴 스컴을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
2. 제1 항에 있어서, 상기 제1 또는 제2 선택라인은

   소스 선택라인인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
3. 제1 항에 있어서, 상기 제1 또는 제2 선택라인은

   드레인 선택라인인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.

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