KR20080034568A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 미세 패턴을 정의하는 마스크 패턴을 n 개의 레이아웃으로 나누어 형성하는 다중 패터닝(Multi Patterning) 공정을 사용하는 데 있어서 각 분할 레이아웃 작업 시 서로 간의 정렬이 용이하지 못한 문제를 해결하기 위하여, 오버레이 버니어를 스크라이브 레인 영역에 형성하지 않고, 셀 영역과 인접한 주변회로 영역의 여유 공간에 형성하되 다중 패터닝 공정을 위한 최상층인 n 번째 하드마스크층에만 형성함으로써, 후속 공정에서 오버레이 버니어의 흔적을 남기지 않고 미세 패턴 형성 공정을 수행할 수 있도록 하여 오버레이 버니어를 필요한 수 만큼 여유가 되는 공간 어느 곳에나 형성할 수 있도록 하고, 따라서 더블 패터닝 공정의 정렬이 더 효과적으로 수행될 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 정상적인 미세 패턴을 도시한 평면도.
도 2는 종래 기술에 따른 비 정상적인 미세 패턴을 도시한 평면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 4a 내지 도 4d는 본 발명의 제 1 실시예에 따른 오버레이 버니어 형성 방법을 도시한 평면도들.
도 5a 내지 도 5d는 본 발명의 본 발명의 제 2 실시예에 따른 오버레이 버니어 형성 방법을 도시한 평면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 미세 패턴을 정의하는 마스크 패턴을 n 개의 레이아웃으로 나누어 형성하는 다중 패터닝(Multi Patterning) 공정을 사용하는 데 있어서 각 분할 레이아웃 작업 시 서로 간의 정렬이 용이하지 못한 문제를 해결하기 위하여, 오버레이 버니어를 스크라이브 레인 영역에 형성하지 않고, 셀 영역과 인접한 주변회로 영역의 여유 공간에 형성하되 다 중 패터닝 공정을 위한 최상층인 n 번째 하드마스크층에만 형성함으로써, 후속 공정에서 오버레이 버니어의 흔적을 남기지 않고 미세 패턴 형성 공정을 수행할 수 있도록 하여 오버레이 버니어를 필요한 수 만큼 여유가 되는 공간 어느 곳에나 형성할 수 있도록 하고, 따라서 더블 패터닝 공정의 정렬이 더 효과적으로 수행될 수 있도록 하는 발명에 관한 것이다.
도 1을 참조하면, 반도체 기판(10) 상에 라인 형태의 미세 패턴(20)이 일정한 피치를 갖고 형성된 것을 알 수 있다.
그러나, 40nm 이하 크기의 반도체 소자를 형성하는데 있어서 도 1에 도시된 바와 같은 미세 패턴(20)을 리소그래피 방법을 이용하여 형성하는 데는 한계가 있다.
이러한 리소그래피 방법의 한계를 극복하여 미세 패턴을 형성하기 위한 방법으로 더블 패터닝(Double Patterning) 방법이 개발되었다. 더블 패터닝 방법은 미세 패턴을 정의하는 마스크 패턴을 두 개의 레이아웃으로 나누어 형성하는 방법을 나타내는 것으로 미세 패턴을 형성하면서 리소그래피 장치의 분해능의 한계 치수에 해당하는 피치만큼 정의된 제 1 레이아웃을 이용하여 먼저 제 1 패턴을 형성한 후 나머지 패턴을 정의하는 제 2 레이아웃을 이용하여 완전한 형태의 미세 패턴을 형성하는 방법이다.
그러나 이때, 제 1 레이아웃과 제 2 레이아웃을 정확하게 정렬하여야 하는 어려움이 있다.
도 2는 종래 기술에 따른 비 정상적인 미세 패턴을 도시한 평면도이다.
도 2를 참조하면, 더블 패터닝 방법을 이용한 미세 패턴을 형성하는데 있어서 제 1 레이아웃과 제 2 레이아웃이 정확하게 정렬되지 않아 비 정상적인 미세 패턴(25)이 형성된 것을 알 수 있다.
여기서, 제 1 레이아웃과 제 2 레이아웃을 정렬하기 위한 오버레이 버니어는 반도체 기판의 스크라이브 레인 영역에 형성하는 것이 일반적이다. 그러나, 스크라이브 레인 영역은 셀 영역과의 거리가 멀어서 정확한 정렬을 수행하는데는 한계가 있다. 또한, 정밀한 정렬을 위해서는 오버레이 버니어의 개수도 증가시켜야 하나 스크라이브 레인의 면적이 일정하거나 오히려 더 감소되고 있으므로 오버레이 버니어의 개수를 증가시키는데 어려움이 있다. 따라서, 반도체 소자의 형성공정의 마진이 감소되고 반도체 소자의 신뢰성이 저하되는 문제 점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 오버레이 버니어를 스크라이브 레인 영역에 형성하지 않고, 셀 영역과 인접한 주변회로 영역의 여유 공간에 형성하되 다중 패터닝 공정을 위한 n 번째 하드마스크층에만 형성함으로써, 오버레이 버니어의 흔적을 남기지 않고 미세 패턴 형성 공정을 수행할 수 있도록 하여 오버레이 버니어를 필요한 수 만큼 여유가 되는 공간 어느 곳에든 형성할 수 있도록 하고, 이에 따라서 더블 패터닝 공정의 정렬이 더 효과적으로 수행될 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 형성 방 법은,
셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 미세 패턴을 형성하는 공정에 있어서,
상기 미세 패턴을 정의하는 마스크 패턴을 서로 중첩되지 않는 n 개의 레이아웃으로 나누어 형성하는 다중 패터닝(Multi Patterning) 공정을 사용하되,
상기 반도체 기판 상부에 미세 패턴 형성을 위한 피식각층을 형성하는 단계; 및
상기 피식각층 상부에 n 개의 하드마스크층을 형성한 후, 상기 다중 패터닝 공정으로 미세 패턴을 정의하는 마스크 패턴을 형성하는 단계를 수행하되, 상기 각 레이아웃을 정렬시키기 위한 오버레이 버니어는 상기 주변회로 영역에 형성된 상기 하드마스크층 중 n 번째층에만 형성하는 것을 특징으로 한다(n은 2이상의 자연수).
이때, 상기 오버레이 버니어는 셀 영역과 인접한 주변회로 영역 중에서 패턴이 정의되지 않는 영역에 적어도 두 개 이상 형성하는 것을 특징으로 한다.
아울러, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 미세 패턴을 형성하는 공정에 있어서,
상기 미세 패턴을 정의하는 마스크 패턴을 서로 중첩되지 않는 두 개의 레이아웃으로 나누어 형성하는 더블 패터닝(Double Patterning) 공정을 사용하되,
상기 반도체 기판 상부에 미세 패턴 형성을 위한 피식각층을 형성하는 단계와 및
상기 피식각층 상부에 제 1 하드마스크층을 형성하고, 상기 제 1 하드마스크층 상부에 제 2 하드마스크층을 형성한 후, 상기 제 2 하드마스크층에 일부 패턴을 형성하고 상기 일부 패턴을 이용하여 상기 제 1 하드마스크크층에 미세 패턴을 정의하는 마스크 패턴을 형성하는 단계를 수행하되, 상기 두 개의 레이아웃을 정렬시키기 위한 오버레이 버니어는 상기 주변회로 영역에 형성된 상기 제 2 하드마스크층에만 형성하는 것을 특징으로 한다.
이때, 상기 미세 패턴은 셀 영역에 형성되는 게이트, 랜딩플러그, 비트라인 콘택 및 스토리지 노드 중 선택된 어느 하나인 것을 특징으로 하고, 상기 오버레이 버니어는 셀 영역과 인접한 주변회로 영역 중에서 패턴이 정의되지 않는 영역에 적어도 두 개 이상 형성하는 것을 특징으로 한다. 또한, 상기 오버레이 버니어는 박스 인 박스(Box in Box) 형태 또는 바 인 바(Bar in Bar) 형태로 형성하는 것을 특징으로 한다.
여기서, 상기 일 실시예에 대한 보다 더 구체적인 반도체 소자의 방법은 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상부에 피식각층을 형성하는 단계와,
상기 피식각층 상부에 제 1 하드마스크층을 형성하고, 상기 제 1 하드마스크층 상부에 제 2 하드마스크층을 적층하는 단계와,
상기 제 2 하드마스크층의 상부에 더블 패터닝 공정을 위한 제 1 레이아웃을 정의하는 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 마스크로 상기 제 2 하드마스크층을 선택 식각하여 상기 셀 영역에는 제2 하드마스크 패턴을 형성하고, 상기 주변회로 영역에는 제 1 오버레이 버니어를 형성하는 단계와,
상기 제 1 감광막 패턴을 제거하는 단계와,
상기 제 1 하드마스크층, 제 2 하드마스크 패턴 및 제 1 오버레이 버니어의 상부에 더블 패터닝 공정을 위한 제 2 레이아웃을 정의하는 제 2 감광막 패턴을 형성하는 단계와,
상기 셀 영역에는 제 2 감광막 패턴 및 상기 제 2 하드마스크 패턴을 마스크로 상기 제 1 하드마스크층을 식각하여 상기 셀 영역에 예정된 패턴을 정의하는 제 1 하드마스크 패턴을 형성하고, 상기 주변회로 영역에는 제 2 감광막 패턴을 마스크로 상기 제 2 하드마스크층을 식각하여 제 2 오버레이 버니어를 형성하는 단계와,
상기 제 2 감광막 패턴, 상기 제 2 하드마스크층 패턴, 제 1 오버레이 버니어 및 제 2 오버레이 버니어를 제거하는 단계와,
상기 제 1 하드마스크 패턴을 마스크로 상기 피식각층을 식각하여 미세 패턴을 형성하는 단계 및
상기 제 1 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 레이아웃은 상기 셀 영역에 예정된 패턴 중에서 일부 패턴만 정의하고 주변 회로 영역에 예정된 패턴 중에서 제 1 오버레이 버니어(Overlay Vernier)를 포함하여 정의되고, 상기 제 2 레이아웃은 상기 셀 영역에 예정된 패턴 중에서 상기 제 1 레이아웃에 정의된 나머지 패턴을 정의하고 주변 회로 영역에 예정된 패턴 중에서 상기 제 1 오버레이 버니어 패턴과 중첩되지 않는 제 2 오버레이 버니어를 포함하여 정의되는 것을 특징으로 한다.
또한, 상기 제 1 및 제 2 오버레이 버니어는 셀 영역과 인접한 주변회로 영역 중에서 패턴이 정의되지 않는 영역에 형성하고, 상기 제 1 및 제 2 오버레이 버니어 쌍은 적어도 두 개 이상 형성하고, 상기 제 1 및 제 2 오버레이 버니어가 결합된 형태는 박스 인 박스(Box in Box) 형태 또는 바 인 바(Bar in Bar) 형태인 것을 특징으로 하는 하며, 상기 제 1 오버레이 버니어는 오버레이 아웃터 버니어(Overlay Outer Vernier)이고, 상기 제 2 오버레이 버니어는 오버레이 이너 버니어(Overlay Inner Vernier)이거나, 상기 제 1 오버레이 버니어는 오버레이 이너 버니어(Overlay Inner Vernier)이고, 상기 제 2 오버레이 버니어는 오버레이 아웃터 버니어(Overlay Outer Vernier)인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
여기서, 본 발명에 따른 다중 패터닝 방법에 있어서 가장 바람직한 실시예는 더블 패터닝 방법에 관한 것이므로 이하에서는 더블 패터닝 공정에 한정하여 설명하는 것으로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 각 도의 (i)은 셀(Cell) 영역을 도시한 단면도들이고 각 도의 (ii)는 주변회로 영역을 도시한 단면도들이다.
도 3a를 참조하면, 셀(Cell) 영역 및 주변회로 영역을 포함하는 반도체 기판(100) 상부에 피식각층(110)을 형성한다.
다음에는, 피식각층(110) 상부에 제 1 및 제 2 하드마스크층(120, 130)을 순차적으로 적층하여 형성한다.
그 다음에는, 제 2 하드마스크층(130)의 상부에 셀 영역에 예정되 패턴 중에서 일부 패턴만 정의하고, 주변회로 영역 중에서 패턴의 정의되지 않는 공간에는 제 1 오버레이 버니어를 정의하는 제 1 감광막 패턴(140)을 형성한다. 이때, 셀 패턴은 DRAM의 랜딩플러그콘택, 게이트, 비트라인 콘택, 스토리지노드콘택, 스토리지 노드와 같이 일정한 패턴이 존재하는 반도체 소자들인 것이 바람직하다. 또한, 제 1 오버레이 버니어는 셀 영역과 인접한 주변회로 영역, 즉 샌스 앰프 및 서브 워드라인 드라이버(Sub Wordling Driver)와 같은 패턴 사이의 여유 공간에 적어도 하나 이상 정의하는 것이 바람직하다.
도 3b를 참조하면, 제 1 감광막 패턴(140)을 마스크로 제 2 하드마스크층(130)을 식각하여 셀 영역에는 제 2 하드마스크 패턴(135a)을 형성하고, 주변회로 영역의 오버레이 버니어가 정의된 영역에는 제 1 오버레이 버니어(135b)를 형성한다. 여기서, 제 1 오버레이 버니어(135b)는 제 2 하드마스크층(130)에 형성되는 것으로 제 2 하드마스크 패턴(135a)과 동일한 식각 공정에 의해 형성된다.
다음에는, 제 1 감광막 패턴(140)을 제거한다.
도 3c를 참조하면, 제 1 하드마스크층(120), 제 2 하드마스크 패턴(135a) 및 제 1 오버레이 버니어(135b)의 상부에 셀 영역에 정의된 패턴 중에서 나머지 패턴 을 정의하고, 주변회로 영역에는 제 2 오버레이 버니어를 정의하는 제 2 감광막 패턴(150)을 형성한다. 이때, 제 2 오버레이 버니어를 정의하는 제 2 감광막 패턴(150)이 제 1 오버레이 버니어(135b)에 정확하게 정렬되도록 정렬공정을 수행하는 것이 바람직하다. 이때, 오버레이 버니어의 개수가 많을수록 정렬 공정이 용이하고 정밀하게 수행될 수 있다.
도 3d를 참조하면, 셀 영역에는 제 2 감광막 패턴(150) 및 제 2 하드마스크 패턴(135a)을 마스크로 제 1 하드마스크층(120)을 식각하여 셀 영역에 정의된 모든 패턴을 정의하는 제 1 하드마스크 패턴(125)을 형성한다.
다음으로, 주변회로 영역에는 오버레이 버니어 영역에는 제 2 오버레이 버니어(미도시)가 제 1 오버레이 버니어(135b)와 동일한 층인 제 2 하드마스크층(130)에 형성된다. 따라서, 후속의 공정을 진행하더라도 제 1 하드마스크층(120)에는 영향을 미치지 못하게 된다.
다음에는, 제 2 감광막 패턴(150), 제 2 하드마스크층 패턴(135a) 및 제 1 오버레이 버니어(135b)를 제거한다.
그 다음에는, 제 1 하드마스크 패턴(125)을 마스크로 피식각층(110)을 식각하여 미세 패턴(미도시)을 형성하고, 제 1 하드마스크 패턴(110)을 제거한다.
도 4a 내지 도 4d는 본 발명의 제 1 실시예에 따른 오버레이 버니어 형성 방법을 도시한 평면도들이다.
도 4a를 참조하면, 도 3a에서 오버레이 버니어 영역에 제 2 하드마스크층(130)을 형성한 후의 평면을 도시한 것이다.
도 4b를 참조하면, 제 2 하드마스크층(130)에 제 1 오버레이 버니어(135b)를 형성한 것으로 박스 인 박스 형태의 오버레이 버니어 중에서 오버레이 이너 버니어를 형성한 것이다.
도 4c를 참조하면, 제 1 오버레이 버니어(135b)를 포함하는 제 2 하드마스크층을 식각하여 제 2 오버레이 버니어를 형성한 것으로, 여기서 제 2 오버레이 버니어는 제 1 하드마스크층(120)에 의해 나타나며 오버레이 아우터 버니어가 된다.
도 4d를 참조하면, 도 3d에서와 같이 후속 공정을 진행하면서 제 2 하드마스크층(130)을 제거한 후 제 1 하드마스크층(120)의 평면을 도시한 것으로 오버레이 버니어가 잔류하지 않는 것을 알 수 있다.
이와 같이, 오버레이 버니어의 흔적이 잔류하지 않으므로 오버레이 버니어를 셀 영역과 인접한 주변회로 영역의 빈 공간에 필요한 만큼 형성하여 사용할 수 있는 장점이 있다.
도 5a 내지 도 5d는 본 발명의 본 발명의 제 2 실시예에 따른 오버레이 버니어 형성 방법을 도시한 평면도들이다.
도 5a 참조하면, 도 3b의 (ii) 오버레이 버니어 영역을 도시한 평면도로 바 인 바 형태의 제 1 오버레이 버니어(135b)가 제 2 하드마스크층(130)에 형성된 것이다. 여기서, 제 1 오버레이 버니어(135b)는 오버레이 아웃터 버니어가 된다.
도 5b를 참조하면, 도 3의 (ii)에 대한 평면도로 오버레이 이너 버니어를 형성하기 위한 제 2 감광막 패턴(150)을 도시한 것이다.
도 5c를 참조하면, 제 1 오버레이 버니어(135b) 및 오버레이 이너 버니 어(137)에 의해 바 인 바 형태의 오버레이 버니어가 제 2 하드마스크층(130)에 형성된 것을 알 수 있다.
도 5d를 참조하면, 제 2 하드마스크층이 제거되고 제 1 하드마스크층(120) 상에 오버레이 버니어의 흔적이 잔류하지 않은 것을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 미세 패턴을 형성하는 공정에 있어서, 미세 패턴을 정의하는 마스크 패턴을 서로 중첩되지 않는 n 개의 레이아웃으로 나누어 형성하는 다중 패터닝(Double Patterning) 공정을 사용하되, 이때 n 개의 분할 레이아웃은 전체 셀 패턴에 대한 각 일부를 정의하고 있으며 각 레이아웃의 총합으로서 전체 패턴을 완성하게 된다. 여기서, 각 분할 레이아웃 작업 시 서로 간의 정렬이 잘 이루어지도록 하기 위한 오버레이 버니어는 최상층인 n 번째 하드마스크층에만 형성함으로써, 오버레이 버니어의 흔적이 남지 않고 후속 공정을 진행할 수 있도록 한다. 이와 같이 오버레이버니어의 흔적이 남지 않으면 오버레이 버니어를 필요한 수 만큼 여유가 되는 공간 어디에든 형성할 수 있게 되므로 다중 패터닝 공정에서 정렬 공정이 더 효과적으로 수행될 수 있도록 하고 다중 패터닝 공정의 신뢰성을 확보할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 다중 패터닝(Multi Patterning) 공정을 수행하는데 있어서 필요한 오버레이 버니어를 제 최 상부 하드마스크층에만 형성하여 오버레이 버니어의 흔적이 잔류하지 않도록 함으로써, 오버레이 버니어를 필요한 수 만큼 여유가 되는 공간 어디에든 형성할 수 있도록 하고 이에 따라 다중 패터닝 공정의 정렬이 더 효과적으로 수행될 수 있도록 한다. 따라서, 다중 패터닝 공정의 신뢰성을 증가시키기고 반도체 소자의 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 미세 패턴을 형성하는 공정에 있어서,상기 미세 패턴을 정의하는 마스크 패턴을 서로 중첩되지 않는 n 개의 레이아웃으로 나누어 형성하는 다중 패터닝(Multi Patterning) 공정을 사용하되,상기 반도체 기판 상부에 미세 패턴 형성을 위한 피식각층을 형성하는 단계; 및상기 피식각층 상부에 n 개의 하드마스크층을 형성한 후, 상기 다중 패터닝 공정으로 미세 패턴을 정의하는 마스크 패턴을 형성하는 단계를 수행하되, 상기 각 레이아웃을 정렬시키기 위한 오버레이 버니어는 상기 주변회로 영역에 형성된 상기 하드마스크층 중 n 번째층에만 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법(n은 2이상의 자연수).
- 제 1 항에 있어서,상기 오버레이 버니어는 셀 영역과 인접한 주변회로 영역 중에서 패턴이 정의되지 않는 영역에 적어도 두 개 이상 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 미세 패턴을 형성 하는 공정에 있어서,상기 미세 패턴을 정의하는 마스크 패턴을 서로 중첩되지 않는 두 개의 레이아웃으로 나누어 형성하는 더블 패터닝(Double Patterning) 공정을 사용하되,상기 반도체 기판 상부에 미세 패턴 형성을 위한 피식각층을 형성하는 단계; 및상기 피식각층 상부에 제 1 하드마스크층을 형성하고, 상기 제 1 하드마스크층 상부에 제 2 하드마스크층을 형성한 후, 상기 제 2 하드마스크층에 일부 패턴을 형성하고 상기 일부 패턴을 이용하여 상기 제 1 하드마스크크층에 미세 패턴을 정의하는 마스크 패턴을 형성하는 단계를 수행하되, 상기 두 개의 레이아웃을 정렬시키기 위한 오버레이 버니어는 상기 주변회로 영역에 형성된 상기 제 2 하드마스크층에만 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 미세 패턴은 셀 영역에 형성되는 게이트, 랜딩플러그, 비트라인 콘택 및 스토리지 노드 및 이들의 조합된 패턴 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 오버레이 버니어는 셀 영역과 인접한 주변회로 영역 중에서 패턴이 정의되지 않는 영역에 적어도 두 개 이상 형성하는 것을 특징으로 하는 반도체 소자 의 형성 방법.
- 제 3 항에 있어서,상기 오버레이 버니어는 박스 인 박스(Box in Box) 형태 또는 바 인 바(Bar in Bar) 형태로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상부에 피식각층을 형성하는 단계;상기 피식각층 상부에 제 1 하드마스크층을 형성하고, 상기 제 1 하드마스크층 상부에 제 2 하드마스크층을 적층하는 단계;상기 제 2 하드마스크층의 상부에 더블 패터닝 공정을 위한 제 1 레이아웃을 정의하는 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 마스크로 상기 제 2 하드마스크층을 선택 식각하여 상기 셀 영역에는 제2 하드마스크 패턴을 형성하고, 상기 주변회로 영역에는 제 1 오버레이 버니어를 형성하는 단계;상기 제 1 감광막 패턴을 제거하는 단계;상기 제 1 하드마스크층, 제 2 하드마스크 패턴 및 제 1 오버레이 버니어의 상부에 더블 패터닝 공정을 위한 제 2 레이아웃을 정의하는 제 2 감광막 패턴을 형성하는 단계;상기 셀 영역에는 제 2 감광막 패턴 및 상기 제 2 하드마스크 패턴을 마스크 로 상기 제 1 하드마스크층을 식각하여 상기 셀 영역에 예정된 패턴을 정의하는 제 1 하드마스크 패턴을 형성하고, 상기 주변회로 영역에는 제 2 감광막 패턴을 마스크로 상기 제 2 하드마스크층을 식각하여 제 2 오버레이 버니어를 형성하는 단계;상기 제 2 감광막 패턴, 상기 제 2 하드마스크층 패턴, 제 1 오버레이 버니어 및 제 2 오버레이 버니어를 제거하는 단계;상기 제 1 하드마스크 패턴을 마스크로 상기 피식각층을 식각하여 미세 패턴을 형성하는 단계; 및상기 제 1 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 제 1 레이아웃은 상기 셀 영역에 예정된 패턴 중에서 일부 패턴만 정의하고 주변 회로 영역에 예정된 패턴 중에서 제 1 오버레이 버니어(Overlay Vernier)를 포함하여 정의되고, 상기 제 2 레이아웃은 상기 셀 영역에 예정된 패턴 중에서 상기 제 1 레이아웃에 정의된 패턴을 제외한 나머지 패턴을 정의하고 주변 회로 영역에 예정된 패턴 중에서 상기 제 1 오버레이 버니어 패턴과 중첩되지 않는 제 2 오버레이 버니어를 포함하여 정의되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 오버레이 버니어는 셀 영역과 인접한 주변회로 영역 중에서 패턴이 정의되지 않는 영역에 형성하고, 상기 제 1 및 제 2 오버레이 버니어 쌍은 적어도 두 개 이상 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 오버레이 버니어가 결합된 형태는 박스 인 박스(Box in Box) 형태 또는 바 인 바(Bar in Bar) 형태인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 제 1 오버레이 버니어는 오버레이 아웃터 버니어(Overlay Outer Vernier)이고, 상기 제 2 오버레이 버니어는 오버레이 이너 버니어(Overlay Inner Vernier)인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 제 1 오버레이 버니어는 오버레이 이너 버니어(Overlay Inner Vernier)이고, 상기 제 2 오버레이 버니어는 오버레이 아웃터 버니어(Overlay Outer Vernier)인 것을 특징으로 하는 반도체 소자의 형성 방법.
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|---|---|---|---|
| KR1020060100688A KR20080034568A (ko) | 2006-10-17 | 2006-10-17 | 반도체 소자의 형성 방법 |
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Publications (1)
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| KR20080034568A true KR20080034568A (ko) | 2008-04-22 |
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ID=39573905
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| Country | Link |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8502355B2 (en) | 2010-12-09 | 2013-08-06 | SK Hynix Inc. | Overlay vernier mask pattern, formation method thereof, semiconductor device including overlay vernier pattern, and formation method thereof |
| WO2014175850A3 (en) * | 2012-10-26 | 2014-12-31 | Applied Materials, Inc. | Combinatorial masking |
| US9330931B2 (en) | 2014-05-27 | 2016-05-03 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US11610898B2 (en) | 2020-10-08 | 2023-03-21 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using multipe photolithography for patterning |
-
2006
- 2006-10-17 KR KR1020060100688A patent/KR20080034568A/ko not_active Application Discontinuation
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| US8502355B2 (en) | 2010-12-09 | 2013-08-06 | SK Hynix Inc. | Overlay vernier mask pattern, formation method thereof, semiconductor device including overlay vernier pattern, and formation method thereof |
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| US9728563B2 (en) | 2012-10-26 | 2017-08-08 | Applied Materials, Inc. | Combinatorial masking |
| US9330931B2 (en) | 2014-05-27 | 2016-05-03 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US11610898B2 (en) | 2020-10-08 | 2023-03-21 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using multipe photolithography for patterning |
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