TW201539147A - 自我對準微影蝕刻製程與積體晶片 - Google Patents
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Abstract
本發明關於自我對準微影蝕刻(SALE)製程。在某些實施例中,方法包含形成第一切割層於基板上,且基板具有多層硬遮罩如第一層與下方之第二層。依據第一切割層切割形成多個第一開口以露出多個第一位置之第二層,且第一位置對應SALE設計層之多個第一形狀。沉積間隔物材料於多層硬遮罩之側壁上,以形成第二切割層。依據第二切割層切割形成多個第二開口以露出多個第二位置之第二層,且第二位置對應SALE設計層之多個第二形狀。依據第一開口與第二開口蝕刻第二層。
Description
半導體產業藉由縮小積體電路(IC)中的構件(如電晶體裝置)尺寸,可持續改善IC之速度與功率。大體來說,微影解析度驅使積體晶片中構件尺寸縮小。然而最近的技術節點機台供應商,無法再降低光微影曝光機台的波長(比如成功實施EUV微影),因此顯影技術節點之最小結構尺寸通常小於光微影機台所用之照射波長。
雙重圖案化微影(DPL)為次22nm技術節點中,用於圖案化關鍵設計層(如多晶矽、薄金屬線路、或類似物)之最具前景的微影技術之一,然而某些雙重圖案化技術(如微影蝕刻、微影蝕刻)具有對準誤差與重疊問題,並因此劣化積體晶片效能。近年來,自我對準雙重圖案化(SADP)已作為雙重圖案化技術,其可避免對準誤差與重疊問題。
第1圖係某些實施例中,自我對準微影蝕刻(SALE)製程的流程圖。
第2圖係某些實施例中,以自我對準微影蝕刻製程的方法形成之積體晶片。
第3圖係某些實施例中,自我對準微影蝕刻製程的流程圖。
第4至11圖係某些實施例中,進行自我對準微影蝕刻製程
之基板。
第12圖係某些其他實施例中,自我對準微影蝕刻製程的流程圖。
第13至20圖係某些實施例中,進行自我對準微影蝕刻製程之基板。
第21圖係某些實施例中,設置以進行自我對準微影蝕刻製程之遮罩產生工具的方塊圖。
下述內容將搭配圖式說明,而類似標號通常用以標示類似單元,且多種結構並未依比例繪示。在下述說明中,為了方便說明,將採用特定方式以利了解。對本技術領域中具有通常知識者而言,實際應用時可稍微調整下述的一或多個實施例。在其他例子中,將取方塊圖說明已知的結構與裝置以利了解。
自我對準雙重圖案化(SADP)技術已用於形成重複結構如記憶陣列(如SRAM記憶陣列)。舉例來說,SRAM記憶陣列位元線及/或控制線的重複結構,可在第一光微影製程中,形成間隔物層於基板上的圖案化光阻層中的最小間距開口其側壁上。在形成間隔物層於側壁上後,可採用第二光微影製程移除光阻層,使保留之間隔物之間的間距小於第一光微影製程形成的間距(因為單一線路中具有兩個間隔物)。可依間隔物層選擇性地圖案化基板,以形成緻密的線路陣列。
切割遮罩(cut mask)可用以形成緻密線路陣列中,線路末端至線路末端的空間。然而現有SADP製程採用第二光
微影製程形成之形狀之間的末端至末端空間,大於採用第一光微影製程形成之形狀之間的末端至末端空間。這是因為在光微影形成形狀前,第一光微影製程就形成形狀切割,使間隔物材料可定義空間。相反地,第二光微影製程形成的切割係由光微影製程定義,即受限於光阻其較差的頂部損失輪廓。為了進一步縮小IC佈局(如SRAM單元)的尺寸,需縮小第二光微影製程所能達到的末端至末端空間。
綜上所述,本發明的某些實施例係關於進行自我對準微影蝕刻製程的方法與設備,以提供微小的線路末端至線路末端空間。在某些實施例中,此方法包括提供基板,其具有多層硬遮罩如第一層與下方之第二層。第一切割層係形成於基板上。多個第一開口係依據第一切割層切割並形成以露出多個第一位置之第二層,且第一位置對應SALE設計層之多個第一形狀。間隔物材料係沉積於多層硬遮罩的側壁上,以形成第二切割層。多個第二開口可依據第二切割層切割並形成以露出多個第二位置之第二層,且第二位置對應SALE設計層之多個第二形狀。在形成第一開口與第二開口之光微影製程前先形成第一與第二切割層,可縮小第一形狀與第二形狀之末端至末端空間。這是因為末端至末端空間不再受限於光微影解析度。
第1圖係某些實施例中,進行自我對準微影蝕刻(SALE)製程之方法100的流程圖。方法100包含「先切割」方法,因為在形成開口於多層硬遮罩前,先形成第一切割層以定義線路末端空間的方法可增加加線路末端空間。上述形成開口於多層硬遮罩之步驟對應SALE設計層之多個第一形狀。
步驟102提供基板。在某些實施例中,基板可包含一或多個介電層位於半導體主體上。在某些實施例中,基板更包含多層硬遮罩位於一或多個介電層上。多層硬遮罩可包含第一層與下方之第二層。
步驟104選擇性地形成第一切割層於基板上,以定義自我對準微影蝕刻(SALE)設計層之多個第一形狀的第一切割位置。第一切割層係設置以定義空間或「切割」於沿著線路末端的第一形狀中,以形成多個第一形狀定義的線路之間的末端至末端空間。在某些實施例中,第一切割層之形成方法為陳積阻擋層於多層硬遮罩上。
步驟106依據第一切割層切割並形成多個第一開口,露出多層硬遮罩的第二層。在某些實施例中,依據第一圖案化光阻層與第一切割層蝕刻多層硬遮罩,以形成多個第一開口。
步驟108選擇性地形成間隔物材料於基板上,以提供第二切割層,其可定義用於SALE設計層之多個第二形狀的第二切割位置。第二切割層設置以沿著線路末端切割多個第二形狀,可形成多個第二形狀定義之線路之間的末端至末端空間。在某些實施例中,多個第一形狀之間隔有多個第二形狀。
在某些實施例中,第二切割層的形成方法為形成第二切割層開口於多層硬遮罩中(步驟110)。接著形成間隔物材料於第二切割層開口中,以形成第二切割層(步驟112)。
步驟114依據第二切割層切割並形成多個第二開口,露出多層硬遮罩的第二層。在某些實施例中,依據第二圖
案化光阻層與包含第二切割層的間隔位材料,蝕刻多層硬遮罩以形成多個第二開口。
步驟116依據多個第一開口與多個第二開口,選擇性蝕刻多層硬遮罩的第二層。在某些實施例中,之後可依據多層硬遮罩的第二層蝕刻基板的一或多個介電層。
如此一來,在形成多個第一開口與第二開口之光微影製程前,先形成第一切割層與第二切割層之方法100,其形成的多個第一形狀與第二形狀之末端至末端空間不限於光微影解析度。
第2圖係某些實施例中,依據自我對準微影蝕刻製程所形成的積體晶片200。
積體晶片200包括多個第一形狀204與多個第二形狀206於積體晶片晶粒202上。第一形狀204與第二形狀206包含於SALE設計層(比如採用SALE微影製程形成的設計層)中。在某些實施例中,第一形狀204的形成方法可為SALE製程的第一光微影製程,而第二形狀206的形成方法可為SALE製程的第二光微影製程。在某些實施例中,SALE設計層可包含閘極層或線路末端的金屬化層。
多個第一形狀204與第二形狀206於第一方向隔有空間S,其小於單一光罩所能達到的最小空間(如G0空間)。舉例來說,積體晶片200中多個第一形狀204之形狀204a位於沿著第二方向210延伸之第一線路205中,而多個第二形狀206之相鄰的形狀206a與206b位於沿著第二方向210延伸之第二線路207中。形狀206a與206b於第一方向208與形狀204a隔有空間
S,其小於G0空間。
對準第一方向210之兩個以上的多個第一形狀204係位於一圖案中,此圖案具有第一末端至末端空間S1。對準第二方向210之兩個以上的多個第二形狀206係位於一圖案中,此圖案具有第二末端至末端空間S2。第一末端至末端空間S1與第二末端至末端空間S2之比例(S1:S2)為約2.5:1。
在某些實施例中,積體晶片200可包含靜態隨機存取記憶體(SRAM)陣列,其中多個第一形狀204與多個第二形狀206包含多個位元線。在其他實施例中,積體晶片200可包含SRAM陣列,其中多個第一形狀204與多個第二形狀206包含多個控制線。在又一實施例中,積體晶片200可包含末段製程部份或電晶體閘極部份。
第3圖係某些實施例中,自我對準微影蝕刻製程之方法300的流程圖。
本發明揭露的方法(如方法100、300、及/或1200)包含一系列的步驟或事件,但應理解下述說明中步驟或事件的順序並非用以侷限本發明。舉例來說,某些步驟可採用不同順序進行,及/或與其他步驟或事件同時進行,而不限於說明及/或敘述的順序。此外,本發明的一或多個實施例不必然進行所有步驟。此外,可分別進行一或多個步驟。
步驟302提供基板,其包含多層硬遮罩於半導體主體上。在某些實施例中,多層硬遮罩包含三層硬遮罩,其具有較上層、中心層、與較下層。
步驟304選擇性地形成第一切割層於多層硬遮罩
上,用以定義SALE設計層之多個第一形狀的第一切割位置。上述第一形狀之形成方法為SALE製程之第一光微影製程。第一切割層設置以切割沿著線路末端之多個第一形狀,以形成多個第一形狀定義的線路之間的末端至末端空間。在某些實施例中,第一切割層可包含阻擋層位於多層硬遮罩上。在某些實施例中,SALE設計層包含SRAM陣列。
步驟306選擇性地形成第二切割層開口於多層硬遮罩中,用以定義SALE設計層之多個第二形狀的第二切割位置。上述第二形狀的形成方法為SALE製程之第二光微影製程。第二切割層開口定義之第二切割層位置,係設置以切割沿著線路末端之多個第二形狀,以形成多個第二形狀定義的線路之間的末端至末端空間。在某些實施例中,第二切割層開口可包含多層硬遮罩之較上層中的開口。
步驟308形成第一圖案轉移層於第一切割層與第二切割層開口上。
步驟310形成第一遮罩層於第一圖案轉移層上。在某些實施例中,第一遮罩層可包含第一圖案化之光阻層。
步驟312依據第一遮罩層與第一切割層選擇性地蝕刻多層硬遮罩,即依據多個第一形狀形成多個第一開口於多層硬遮罩中。在某些實施例中,依據第一遮罩層與第一切割層選擇性地蝕刻多層硬遮罩之較上層之步驟,係經由第一圖案轉移層形成多個第一開口於較上層中。
步驟314移除第一遮罩層、第一圖案轉移層、與第一切割層。
步驟316選擇性地形成間隔物材料,使其填入多層硬遮罩中的第二切割層開口以形成第二切割層,並使其形成於蝕刻後的多層硬遮罩之側壁上。
步驟318形成第二圖案轉移層於間隔物材料上。
步驟320形成第二遮罩層於第二圖案轉移層上。在某些實施例中,第二遮罩層可包含第二圖案化光阻層。
步驟322依據第二遮罩層與包含第二切割層之間隔物材料選擇性地蝕刻多層硬遮罩,以依據多個第二形狀形成多個第二開口。藉由多層硬遮罩與蝕刻後之多層硬遮罩的側壁上之間隔物材料,可定義多個第二開口。在某些實施例中,依據第二遮罩層選擇性蝕刻多層硬遮罩的較上層,且此選擇性蝕刻經由第二圖案轉移層形成多個第二開口於較上層中。
步驟324依據多個第一開口與第二開口選擇性地蝕刻多層硬遮罩的中心層。
在某些實施例中,可依據多層硬遮罩的中心層選擇性蝕刻多層硬遮罩的較下層,且可依據較下層進一步蝕刻其下之基板(如一或多個介電層),比如形成用於薄金屬層之開口。
第4至11圖係某些實施例中,自我對準微影蝕刻製程之方法300的基板。可以理解的是,雖然第4至11圖之結構搭配方法300說明,但第4至11圖之結構不限於只由方法300形成。
第4圖係某些實施例中,依據步驟302至308之基板的上視圖418中,沿著剖線A-A'的剖視圖400。
如剖視圖400所示,三層硬遮罩403位於半導體主體402上。三層硬遮罩403包含較下層404、中心層406、與較上
層408。在某些實施例中,較下層404包含氮化鈦層,並位於半導體主體402上。在某些實施例中,中心層406包含TEOS層,並位於氮化鈦層上。在某些實施例中,較上層408包含矽層,並位於TEOS層上。
第一切割層410係選擇性地形成於三層硬遮罩403上,用以定義SALE設計層之多個第一形狀的第一切割位置。上述第一形狀的形成方法為SALE微影製程之第一光微影製程。在某些實施例中,第一切割層410之形成方法為沉積硬遮罩材料層至三層硬遮罩403的較上層408上。接著選擇性蝕刻硬遮罩材料層,以移除第一切割層410以外之硬遮罩材料。在某些實施例中,硬遮罩材料的蝕刻方法為多重蝕刻製程。舉例來說,硬遮罩材料之蝕刻方法包括具有第一蝕刻選擇性之主要蝕刻,以及蝕刻選擇性大很多的過蝕刻。在某些實施例中,第一切割層410之沉積方法為氣相沉積技術(如化學氣相沉積、物理氣相沉積、或類似氣相沉積)。
在某些實施例中,硬遮罩材之選擇性蝕刻採用的蝕刻品,對欲蝕刻之硬遮罩材料的蝕刻選擇性大於對三層硬遮罩403之較上層408之蝕刻選擇性。上述蝕刻選擇性可在圖案化硬遮罩材料時,不移除下方之三層硬遮罩403的較上層408。舉例來說,某些實施例之第一切割層410可包含氮化鈦(TiN)。在這些實施例中,主要蝕刻步驟之TiN與下方之矽層的蝕刻選擇性為2.3,即TiN層比矽層之蝕刻速率快2.3倍。在其他實施例中,第一切割層410包含氧化鈦(TiO)或其他膜狀物,其蝕刻選擇性比三層硬遮罩403之較上層408(如矽)高6倍,即比較上層
408之蝕刻速率快6倍。
第二切割層開口412係選擇性地形成於三層硬遮罩403中,用以定義SALE設計層之多個第二形狀的第二切割位置。上述第二形狀的形成方法為SALE微影製程之第二光微影製程。在某些實施例中,第二切割層開口412之形成方法為選擇性蝕刻三層硬遮罩403之較上層408,以形成開口露出下方之中心層406。
第一圖案轉移層413係形成於第一切割層410與第二切割層開口412上。第一圖案轉移層413係設置自上方的第一光阻層轉移圖案至三層硬遮罩403之較上層408。在某些實施例中,第一圖案轉移層413包含底層414形成於第一切割層410與第二切割層開口412上,以及中間層416形成於底層414上。在某些實施例中,底層414可包含碳層或氫層,其沉積方法可為氣相沉積技術或旋轉塗佈技術。在某些實施例中,中間層416可為氧化矽。
第5圖係某些實施例中,對應步驟310之基板的剖視圖500。
如剖視圖500所示,第一圖案化光阻層502係形成於第一圖案轉移層413上。第一圖案化光阻層502包含開口504,其對應SALE設計層上的多個第一設計形狀之位置。在某些實施例中,第一圖案化光阻層502之沉積方法可為旋轉塗佈製程。接著圖案化第一圖案化光阻層502,且圖案化方法可為光微影製程,以對應光罩之射線圖案選擇性地曝光第一圖案化光阻層502。接著以顯影液移除圖案化光阻層502之選擇區域,
以形成開口504。
第6圖係某些實施例中,對應步驟312之基板的剖視圖600與上視圖606。
如剖視圖600所示,依據第一圖案化光阻層502與第一切割層410蝕刻三層硬遮罩403之較上層602,以依據多個第一形狀形成多個第一開口604於較上層602中。蝕刻三層硬遮罩403之步驟可選擇性地移除三層硬遮罩403之較上層602,以形成多個第一開口604露出中心層406。由於第一切割層410包含阻擋層於三層硬遮罩403之較上層602上,因此下方之三層硬遮罩403的中心層406不露出於第一切割層410之區域中。由於第二切割層開口412包含開口於較上層602中,因此下方之中心層406露出於第二切割層開口412之區域中。
在某些實施例中,三層硬遮罩403之較上層602的蝕刻方法採用之蝕刻液,其對較上層602之蝕刻選擇性大於對第一切割層410之蝕刻選擇性。上述蝕刻選擇性可圖案化第一切割層410未覆蓋之較上層602。舉例來說,某些實施例之第一切割層410可包含氮化鈦(TiN),而較上層602可包含矽。在這些實施例中,主要蝕刻步驟對下方矽層的蝕刻選擇性為TiN之約6倍至20倍之間(即矽層的蝕刻速率比TiN層的蝕刻速率快6倍至20倍之間)。在某些實施例中,矽層的蝕刻方法可採用多重蝕刻製程(比如具有第一蝕刻選擇性之主要蝕刻,以及具有較大蝕刻選擇性之過蝕刻步驟)。
在某些實施例中,可經由第一圖案轉移層413蝕刻較上層602。舉例來說,可依據第意圖案化光阻層502選擇性蝕
刻中間層416,使第一圖案化光阻層502之圖案轉移至中間層416。同樣地,可依據中間層416選擇性蝕刻底層414,使中間層416之圖案轉移至底層414。藉由將第一圖案化光阻層502之圖案轉移至三層硬遮罩層403之較上層602,第一圖案轉移層413可改善控制較上層602之關鍵尺寸(CD)。舉例來說,上述步驟可降低光阻圖案之粗糙度與垂直度對最終圖案之CD一致性的影響。
如上視圖606所示,依據第一圖案化光阻層502與跟第二切割層開口412交會之第一切割層,蝕刻三層硬遮罩403之較上層602以形成多個第一開口604,即形成三層硬遮罩403之較上層602中的「H型開口」。多個第一開口604亦與第一切割層410相鄰,即開口604a與604b之間隔有第一切割層410。
第7圖係某些實施例中,對應步驟314之基板的剖視圖700與上視圖702。
如剖視圖700所示,移除第一切割層410。在某些實施例中,第一切割層410可由蝕刻劑移除,且蝕刻劑對第一切割層410之蝕刻選擇性比對多層硬遮罩之較上層602之蝕刻選擇性快。
如上視圖702所示,移除第一切割層410後的結構中,三層硬遮罩403之較上層602延伸於開口604a與604b之間。位於開口604a與604b之間的三層硬遮罩403之較上層602,具有寬度S0。
第8圖係某些實施例中,對應步驟314之基板的剖視圖800與上視圖808。
如剖視圖800所示,間隔物材料802係形成於三層硬遮罩403中蝕刻後的較上層602之開口側壁上。間隔物材料802填入三層硬遮罩403中的第二切割層開口412,以形成第二切割層806。在某些實施例中,間隔物材料802的形成方法可為沉積間隔物材料於基板上,接著自水平表面蝕刻移除間隔物材料。最終形成的間隔物材料802保留於三層硬遮罩403之蝕刻後的較上層602其側壁上,並保留寬度縮小之開口804。上述開口804露出下方之三層硬遮罩403的中心層406,且位於定義多個第一形狀之位置。
如上視圖808所示,間隔物材料802形成圍繞三層硬遮罩403之較上層602中的開口804之框狀物,進而縮小露出三層硬遮罩403之中心層406之開口804的寬度。間隔物材料802形成第一末端至末端空間S1於開口804a與804b之間。
第9圖係對應步驟318至320之基板的剖視圖900。
如剖視圖900所示,第二圖案轉移層901係形成於間隔物材料802上。在某些實施例中,第二圖案轉移層901包含底層902沉積於間隔物材料802上,以及中間層904沉積於底層902上。第二圖案化光阻層906係形成於第二圖案轉移層901上。第二圖案化光阻層906包含開口908,其對應SALE設計層之多個第二形狀的位置。
第10圖係某些實施例中,對應步驟322之基板的剖視圖1000與上視圖1006。
如剖視圖1000所示,依據第二圖案化光阻層906與包含第二切割層806之間隔物材料802選擇性蝕刻三層硬遮罩
403之較上層1002,以形成對應多個第二形狀之多個第二開口1004。蝕刻較上層1002之步驟可移除三層硬遮罩403之部份較上層1002,以形成多個第二開口1004露出中心層406。如上視圖1006所示,第二切割層806形成第二末端至末端的空間S2於開口1004a與1004b之間。第一末端至末端的空間S1與第二末端至末端的空間S2的比例為約2.5:1。
第11圖係某些實施例中,對應步驟324之基板的剖視圖1100與上視圖1108。
如剖視圖1100與上視圖1108所示,依據較上層1002及間隔物材料802定義之多個第一開口604與第二開口1004,選擇性蝕刻三層硬遮罩403之中心層1102,以分別形成開口1104與1106於中心層1102中。
第12圖係某些其他實施例中,自我對準微影蝕刻製程之方法1200的流程圖。
步驟1202提供基板,其包含切割定義層於多層硬遮罩上,且多層硬遮罩位於半導體主體上。在某些實施例中,多層硬遮罩包含三層硬遮罩,其具有較上層、中心層、與較下層。在某些實施例中,切割定義層可包含底層、中間層、硬遮罩層、與阻擋層。在某些實施例中,中間層與阻擋層可包含第一低溫膜,而硬遮罩層可包含第二低溫膜,且第一低溫膜不同於第二低溫膜。
步驟1204選擇性地形成第一切割層於切割定義層上,用以定義SALE設計層之多個第一形狀的第一切割位置。上述第一形狀的形成方法為SALE製程之第一光微影製程。在
某些實施例中,第一切割層可包含阻擋層位於硬遮罩層上。
步驟1206選擇性地形成第二切割層開口於切割定層中,用以定義SALE設計層之多個第二形狀的第二切割位置。上述第二形狀的形成方法為SALE製程之第二光微影製程。在某些實施例中,第二切割層開口可包含硬遮罩層中的開口。
步驟1208形成第一圖案轉移層於第一切割層與第二切割層開口上。
步驟1210形成第一遮罩層於第一圖案轉移層上。在某些實施例中,第一遮罩層可包含第一圖案化光阻層。
步驟1212依據第一遮罩層與第一切割層選擇性地蝕刻切割定義層。在某些實施例中,經由第一圖案轉移層選擇性蝕刻切割定義層。
步驟1214移除第一遮罩層與第一圖案轉移層。
步驟1216依據切割定義層與第二切割層選擇性蝕刻多層硬遮罩,以依據多個第一形狀形成多個第一開口於多層硬遮罩中。依據第二切割層蝕刻多層硬遮罩,可形成多層第二切割層開口於多層硬遮罩中。
步驟1218移除切割定義層。
步驟1220選擇性地形成間隔物材料以填入多層第二切割層開口並形成第二切割層,且間隔物材料形成於蝕刻後的多層硬罩之側壁上。
步驟1222形成第二圖案轉移層於間隔物材料上。
步驟1224形成第二遮罩層於第二圖案轉移層上。
在某些實施例中,第二遮罩層可包含第二圖案化光阻層。
步驟1226依據第二遮罩層與包含第二切割層之間隔物材料選擇性蝕刻多層硬遮罩,以依據多個第二形狀形成多個第二開口。多層硬遮罩與位於蝕刻後之多層硬遮罩其側壁上的間隔物材料,可定義多個第二開口。在某些實施例中,經由第二圖案轉移層選擇性蝕刻多層硬遮罩,可形成多個第二開口於較上層中。
步驟1228依據多個第一開口與第二開口選擇性蝕刻多層硬遮罩的中心層。
在某些實施例中,可依據多層硬遮罩的中心層選擇性蝕刻多層硬遮罩的較下層。在某些實施例中,可依據較下層進一步蝕刻下方之基板(如一或多個介電層),比如形成用於薄金屬層之開口。
第13至20圖係某些實施例中,進行自我對準微影蝕刻製程之方法的基板。可以理解的是,雖然第13至20圖之結構搭配方法1200說明,但第13至20圖之結構不限於只由方法1200形成。
第13圖係某些實施例中,對應步驟1202至1206之基板的剖視圖1300。
如剖視圖1300所示,三層硬遮罩403位於半導體主體402上。三層硬遮罩403包含較下層404、中心層406、與較上層1302。在某些實施例中,較下層404包含氮化鈦層,其位於半導體主體402上。在某些實施例中,中心層406包含TEOS層,其位於TiN層上。在某些實施例中,較上層1302包含矽層,其
位於TEOS層上。
切割定義層1301位於三層硬遮罩403上。切割定義層1301包含底層1304、中間層1306、硬遮罩層1308、與阻擋層1310。在某些實施例中,底層1304包含碳層。在某些實施例中,中間層1306與阻擋層1310可包含第一低溫膜,而硬遮罩1308可包含第二低溫膜,且第一低溫膜不同於第二低溫膜。
在某些實施例中,中間層1306與阻擋層1310之第一低溫膜包含低溫氧化物膜。在某些實施例中,硬遮罩層1308之第二低溫膜包含低溫氮化鈦膜。在某些實施例中,低溫氧化物膜與低溫氮化鈦膜的形成溫度介於約100℃至約200℃之間。在其他實施例中,第一低溫膜與第二低溫膜可包含其他材料,且兩者之蝕刻選擇比大於6。舉例來說,第一低溫膜之蝕刻速率比第二低溫膜之蝕刻速率快超過6倍。
選擇性蝕刻阻擋層,以形成第一切割層1310於硬遮罩層1308上。第一切割層1310定義用於SALE設計層之多個第一形狀的第一切割位置,且第一形狀的形成方法為SALE微影製程之第一光微影製程。第二切割層開口1312係選擇性地形成於硬遮罩層1308中,用以定義SALE設計層之多個第二形狀之第二切割位置,且第二形狀的形成方法為SALE微影製程之第二光微影製程。在某些實施例中,第二切割層開口1312之形成方法為選擇性蝕刻硬遮罩層1308以形成開口。
第14圖係某些實施例中,對應步驟1208至1210之基板的剖視圖1400。
如剖視圖1400所示,第一圖案轉移層1401係形成
於第一切割層1310與第二切割層開口1312上。第一圖案化光阻層1406係形成於第一圖案轉移層1401上。第一圖案化光阻層1406包含開口1408,其對應多個第一形狀的位置。
第一圖案轉移層1401設置將圖案自上方的第一圖案化光阻層1406轉移至硬遮罩層1308。在某些實施例中,第一圖案轉移層1401可包含底層1402形成於第一切割層1310上與第二切割層開口1312上,以及中間層1404形成於底層1402上。在某些實施例中,底層1402可包含碳層或氫層,其沉積方法為氣相沉積技術或旋轉塗佈技術。在某些實施例中,中間層1404可包含氧化矽層。
第15圖係某些實施例中,對應步驟1212之基板的剖視圖1500與上視圖1506。
如剖視圖1500所示,依據第一圖案化光阻層1406與第一切割層1310蝕刻硬遮罩層1502(對應硬遮罩層1308)。蝕刻硬遮罩層1502之步驟可選擇性移除部份硬遮罩層1502,以形成開口1504露出中間層1306。由於第一切割層1310包含阻擋層於硬遮罩層1308上,中間層1306不會露出於第一切割層1310之區域中。由於第二切割層開口1312包含開口於硬遮罩層1308中,中間層1306將露出於第二切割層開口1312之區域中。
如上視圖1506所示,開口1504之形成方法為依據第一圖案化光阻層1406與第二切割層開口1312之交會處,蝕刻三層硬遮罩403的硬遮罩層1308以形成H型開口於硬遮罩層1308中。開口1504亦與第一切割層1310相鄰,因此開口1504a與1504b之間隔有第一切割層1310。
第16圖係某些實施例中,對應步驟1214至1218之
基板的剖視圖1600與上視圖1608。
如剖視圖1600所示,依據切割定義層1301選擇性蝕刻三層硬遮罩403之較上層1602,使硬遮罩層1308中的開口轉移為較上層1602之多個第一開口1604,且第一開口1604對應多個第一形狀。接著移除切割定義層1301。如上視圖1608所示,三層硬遮罩403之較上層1602延伸於開口1604a與1604b之間。
第17圖係某些實施例中,對應步驟1220之基板的剖視圖1700與上視圖1704。
如剖視圖1700所示,間隔物材料802係形成於三層硬遮罩403之蝕刻後的較上層1602其側壁上。間隔物材料802填入三層硬遮罩403中的第二切割層開口1312,以形成第二切割層1702。在某些實施例中,間隔物材料802之形成方法可為沉積間隔物材料於基板上,接著蝕刻間隔物材料以自水平表面移除間隔物材料。上述步驟使間隔物材料保留於三層硬遮罩403之蝕刻後的較上層1602其側壁上,使寬度縮小之開口804在定義多個第一形狀之位置露出三層硬遮罩403之下方的中心層406。
如上視圖1704所示,間隔物材料802形成之框狀物圍繞三層硬遮罩403之較上層1602中的開口1606,即可縮小三層硬遮罩403之中間層406其露出區域的寬度。
第18圖係某些實施例中,對應步驟1222至1224之基板的剖視圖1800。
如剖視圖1800所示,第二圖案轉移層1801係形成於間隔物材料802上。在某些實施例中,第二圖案轉移層1801包含底層1802沉積於間隔物材料802上,以及中間層1804沉積於底層1802上。第二圖案化光阻層1806係形成於第二圖案轉移層1801上。第二圖案化光阻層1806包含開口1808,其對應多個第二形狀的位置。
第19圖係某些實施例中,對應步驟1226之基板的剖視圖1900與上視圖1906。
如剖視圖1900所示,依據第二圖案化光阻層1806與包含第二切割層1702之間隔物材料802,選擇性蝕刻三層硬遮罩403之較上層406。蝕刻三層硬遮罩403之較上層406,可形成對應多個第二形狀的多個第二開口1904。多個第二開口1904露出下方之三層硬遮罩403的中心層406。
第20圖係某些實施例中,對應步驟1228之基板的剖視圖2000與上視圖2008。
如剖視圖2000與上視圖2008所示,依據多個第一開口804與第二開口1904選擇性蝕刻三層硬遮罩403之中心層1102,以分別形成開口2004與2006於中心層2002中。上述第一開口804與第二開口1904係由三層硬遮罩403之較上層1902與間隔物材料802所定義。
第21圖係某些實施例中,用以進行自我對準微影蝕刻製程之遮罩產生工具2100的方塊圖。
遮罩產生工具2100包含記憶單元2102。在多種實施例中,記憶單元2102可包含內部記憶體或計算機可讀介質。
記憶單元2102設置以儲存積體晶片(IC)佈局2104,其包含積體晶片之圖形表示。積體晶片佈局2104包含自我對準微影蝕刻(SALE)設計層之多個第一形狀與第二形狀,第一形狀的形成方法為第一SALE光微影製程,且第二形狀的形成方法為第二SALE光微影製程。在某些實施例中,SALE設計層可包含靜態隨機存取記憶(SRAM)單元中的設計層。在某些實施例中,積體晶片佈局2104可包含GDS或GDSII檔案、CIF檔案、OASIS檔案、或其他類似的檔案格式。
記憶單元2120更設置以儲存第一切割層資料2106與第二切割層資料2108。第一切割層資料2106定義用於SALE設計層之多個第一形狀的第一切割位置。第二切割層資料2108定義用於SALE設計層之多個第二形狀的第二切割位置。在某些實施例中,記憶單元2102亦設置以儲存計算機可讀指令2110。計算機可讀指令可依據上述方法(如方法100、300、或1200),提供操作遮罩產生工具之一或多個構件的方法。
遮罩切割佈置工具2112係設置以存取積體電路佈局2104,並確認第一與第二切割層之位置。舉例來說,某些實施例中的遮罩切割佈置工具2112係由第一切割層資料2106確認多個第一形狀中的第一切割位置,以及由第二切割層資料2108確認多個第二形狀中的第二切割位置。
遮罩寫入工具2114係設置以存取第一切割層資料2106與第二切割層資料2108。基於第一切割層資料2106,遮罩寫入工具2114可設置以產生第一切割遮罩。基於第二切割層資料2108,遮罩寫入工具2114可設置以產生第二切割遮罩。第一
切割遮罩係設置以切割多個第一形狀,而第二切割遮罩係設置以切割多個第二形狀。
可以理解的是,本技術領域中具有通常知識者在閱讀及/或理解說明書與附圖後,應可進行等效置換及/或改良。本發明包含但不限於這些置換與改良。舉例來說,雖然圖示及內容中提及IC佈局包含的多個設計形狀可為方形或矩形,但應理解實際形狀不限於此。上述揭露的方法與裝置可用之設計形狀可為符合設計規則的任何幾何形狀。
此外,一或多個實施方式揭露的特定結構或實施例,可依需要與其他實施方式中一或多個其他結構及/或實施例隨意組合。此外,用語「包含」、「具有」,「含」、及/或其變化,可延伸解釋為包括性的意義,比如「包括」。此外,「實例」僅僅是某一實例而非最佳實例。可以理解的是,上述結構、層、及/或單元對應另一者之特定尺寸及/或方向,僅用於簡化說明和方便理解,其實際尺寸及/或方向可能不同於上述內容。
如此一來,本發明關於進行自我對準微影蝕刻製程的方法與裝置,可提供微小的線路末端至線路末端空間。
在某些實施例中,本發明關於自我對準微影蝕刻製程。上述方法包括形成第一切割層於基板上,基板包括多層硬遮罩層,其具有第一層與下方之第二層。上述方法亦包含依據第一切割層切割形成多個第一開口以露出多個第一位置之第二層,且第一位置對應SALE設計層之多個第一形狀。上述方法更包括選擇性形成間隔物材料於多層硬遮罩之側壁上,以
形成具有間隔物材料之第二切割層。上述方法亦包括依據第二切割層切割形成多個第二開口以露出多個第二位置之第二層,且第二位置對應SALE設計層之多個第二形狀。上述方法亦包括依據第一開口與第二開口蝕刻第二層。
在其他實施例中,本發明關於自我對準微影蝕刻製程。此方法包括提供基板,基板包括三層硬遮罩,其具有較上層、中心層、以及較下層於半導體主體上。上述方法亦包含形成第一切割層於較上層上,用以定義SALE設計層之多個第一形狀之第一切割位置;以及形成第二切割層開口於較上層中,用以定義SALE設計層之多個第二形狀之第二切割位置。此方法亦包含依據第一圖案化光阻層與第一切割層蝕刻較上層,以形成對應第一形狀的多個第一開口。此方法亦包括沉積間隔物材料於第二切割層開口中以形成第二切割層,且間隔物材料亦沉積於較上層之側壁上。此方法亦包括依據第二圖案化光阻層與包含第二切割層之間隔物材料,蝕刻較上層以定義對應第二形狀的多個第二開口。此方法亦包含依據第一開口與第二開口蝕刻中心層。
在又一實施例中,本發明關於積體晶片。積體晶片包括:自我對準微影蝕刻(SALE)設計層之多個第一形狀,其具有第一末端至末端空間。積體晶片亦包括自我對準微影蝕刻設計層之多個第二形狀,其具有第二末端至末端空間。第一末端至末端空間與第二末端至末端空間的比例為約2.5:1。
Claims (20)
- 一種自我對準微影蝕刻製程,包括:形成一第一切割層於一基板上,該基板包括一多層硬遮罩層,其具有一第一層與下方之一第二層;依據該第一切割層切割形成多個第一開口以露出多個第一位置之該第二層,且該些第一位置對應一SALE設計層之多個第一形狀;選擇性形成一間隔物材料於該多層硬遮罩之側壁上,以提供具有該間隔物材料之一第二切割層;依據該第二切割層切割形成多個第二開口以露出多個第二位置之該第二層,且該些第二位置對應該SALE設計層之多個第二形狀;以及依據該些第一開口與該些第二開口蝕刻該第二層。
- 如申請專利範圍第1項所述之自我對準微影蝕刻製程,其中提供該第二切割層之步驟包括:形成一第二切割層開口於該多層硬遮罩中;以及沉積該間隔物材料於該些第二切割層開口中。
- 如申請專利範圍第2項所述之自我對準微影蝕刻製程,其中該第一切割層包括一阻障層位於該多層硬遮罩之該第一層上;其中該第二切割層包括該間隔物材料位於該第二切割層開口中,且該第二切割層開口位於該多層硬遮罩之該第一層中。
- 如申請專利範圍第1項所述之自我對準微影蝕刻製程,其中 該第一切割層包括氮化鈦或氧化鈦。
- 如申請專利範圍第3項所述之自我對準微影蝕刻製程,其中該第一切割層之蝕刻選擇性比該多層硬遮罩之該第一層高超過6倍。
- 如申請專利範圍第3項所述之自我對準微影蝕刻製程,更包括:形成一第一圖案轉移層於該第一切割層上;光微影圖案化位於該第一圖案轉移層上的一第一光阻層;以及依據該第一光阻層與該第一切割層蝕刻該多層硬遮罩,以形成該些第一開口。
- 如申請專利範圍第6項所述之自我對準微影蝕刻製程,更包括:在依據該第一光阻層與該第一切割層蝕刻該多層硬遮罩後,移除該第一光阻層、該第一圖案轉移層、與該第一切割層。
- 如申請專利範圍第7項所述之自我對準微影蝕刻製程,更包括:形成一第二圖案轉移層於該間隔物材料上;光微影圖案化位於該第二圖案轉移層上的一第二光阻層;以及依據該第二光阻層與包括該第二切割層之該間隔物材料蝕刻該多層硬遮罩,以形成該些第二開口。
- 如申請專利範圍第1項所述之自我對準微影蝕刻製程,其中 該第一切割層包括一第二低溫膜,其位於一切割定義層之一第一低溫膜上,且該切割定義層位於該多層硬遮罩上;其中該第二切割層包括該間隔物材料位於該多層硬遮罩之該第一層的一開口中,且該第二切割層係由該第一低溫膜中的一開口所定義。
- 如申請專利範圍第9項所述之自我對準微影蝕刻製程,其中該第一低溫膜包括氧化物膜,其沉積於該多層硬遮罩上的溫度小於200℃;其中該第二低溫膜包括一氮化鈦膜,其沉積於該第一低溫膜上的溫度小於200℃。
- 如申請專利範圍第9項所述之自我對準微影蝕刻製程,其中該第二低溫膜之蝕刻選擇性比該第一低溫膜高超過6倍。
- 如申請專利範圍第9項所述之自我對準微影蝕刻製程,更包括:形成一第一圖案轉移層於該第一切割層上;微影圖案化位於該第一圖案轉移層上的一第一光阻層;以及依據該第一光阻層與該第一切割層蝕刻該第一低溫膜。
- 如申請專利範圍第12項所述之自我對準微影蝕刻製程,更包括:在依據該第一光阻層與該第一切割層蝕刻該第一低溫膜後,移除該第一光阻層與該第一圖案轉移層。
- 如申請專利範圍第13項所述之自我對準微影蝕刻製程,更包括: 依據該切割定義層蝕刻該多層硬遮罩,以形成該些第一開口。
- 如申請專利範圍第14項所述之自我對準微影蝕刻製程,更包括:形成一第二圖案轉移層於該間隔物材料上;微影圖案化位於該第二圖案轉移層上的一第二光阻層;以及依據該光阻層與包含該第二切割層的該間隔物材料蝕刻該多層硬遮罩,以形成該些第二開口。
- 一種自我對準微影蝕刻製程,包括:提供一基板,該基板包括三層硬遮罩,其具有一較上層、一中心層、以及一較下層於一半導體主體上;形成一第一切割層於該較上層上,用以定義一SALE設計層之多個第一形狀之一第一切割位置;形成一第二切割層開口於該較上層中,用以定義該SALE設計層之多個第二形狀之一第二切割位置;依據一第一圖案化光阻層與該第一切割層蝕刻該較上層,以形成對應該些第一形狀的多個第一開口;沉積一間隔物材料於該第二切割層開口中以形成一第二切割層,且該間隔物材料亦沉積於該較上層之側壁上;依據一第二圖案化光阻層與包含該第二切割層之該間隔物材料,蝕刻該較上層以定義對應該些第二形狀的多個第二開口;以及依據該些第一開口與該些第二開口,蝕刻該中心層。
- 如申請專利範圍第16項所述之自我對準微影蝕刻製程,其中該第一切割層包括一阻擋層位於該三層硬遮罩之該較上層上;其中該第二切割層包括該間隔物材料位於該第二切割層開口中,且該第二切割層開口位於該三層硬遮罩之該較上層中。
- 如申請專利範圍第16項所述之自我對準微影蝕刻製程,其中該第一切割層包括一第二低溫膜,位於一切割定義層之一第一低溫膜上,且該切割定義層位於該三層硬遮罩上;其中該第二切割層包括該間隔物材料位於該三層硬遮罩之該第一層中的一開口中,且該第二切割層係由該第一低溫膜中的一開口定義。
- 如申請專利範圍第18項所述之自我對準微影蝕刻製程,其中該第一低溫膜包括一氧化物膜,其沉積於該三層硬遮罩上的溫度小於200℃;其中該第二低溫膜包括一氮化鈦膜,其沉積於該第一低溫膜上的溫度小於200℃。
- 一種積體晶片,包括:一自我對準微影蝕刻設計層之多個第一形狀,其具有一第一末端至末端空間;以及該自我對準微影蝕刻設計層之多個第二形狀,其具有一第二末端至末端空間;其中該第一末端至末端空間與該第二末端至末端空間的比例為約2.5:1。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109427688A (zh) * | 2017-08-31 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 静态随机存取存储(sram)器件及其相关的制造方法和系统 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9368349B2 (en) | 2014-01-14 | 2016-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cut last self-aligned litho-etch patterning |
US9425049B2 (en) | 2014-01-14 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cut first self-aligned litho-etch patterning |
US9406511B2 (en) | 2014-07-10 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned double patterning |
US9806083B2 (en) * | 2014-12-03 | 2017-10-31 | Qualcomm Incorporated | Static random access memory (SRAM) bit cells with wordlines on separate metal layers for increased performance, and related methods |
US9876017B2 (en) * | 2014-12-03 | 2018-01-23 | Qualcomm Incorporated | Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells |
US9490136B1 (en) * | 2015-08-31 | 2016-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trench cut |
US10192021B1 (en) * | 2017-02-21 | 2019-01-29 | Cadence Design Systems, Inc. | Generating and inserting metal and metal etch shapes in a layout to correct design rule errors |
KR102435522B1 (ko) | 2018-03-27 | 2022-08-23 | 삼성전자주식회사 | 집적회로 장치 및 그 제조 방법 |
KR102617139B1 (ko) * | 2018-04-09 | 2023-12-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
US10446395B1 (en) * | 2018-04-11 | 2019-10-15 | Globalfoundries Inc. | Self-aligned multiple patterning processes with layered mandrels |
KR102572514B1 (ko) * | 2018-04-17 | 2023-08-31 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
US10504775B1 (en) * | 2018-05-31 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming metal layer structures in semiconductor devices |
TWI766060B (zh) * | 2018-07-03 | 2022-06-01 | 聯華電子股份有限公司 | 圖案化方法 |
US10726187B2 (en) * | 2018-09-27 | 2020-07-28 | International Business Machines Corporation | Self-aligned double patterning-aware routing in chip manufacturing |
DE102019120765B4 (de) * | 2018-09-27 | 2024-02-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zum bilden eines halbleiterbauelements |
KR20200086147A (ko) | 2019-01-08 | 2020-07-16 | 삼성전자주식회사 | 집적 회로 및 그것의 레이아웃 설계 방법 |
US11087993B2 (en) | 2019-08-05 | 2021-08-10 | International Business Machines Corporation | Double replacement metal line patterning |
TWI703619B (zh) * | 2020-01-22 | 2020-09-01 | 華邦電子股份有限公司 | 半導體元件及其製造方法 |
US11742247B2 (en) | 2020-07-17 | 2023-08-29 | Synopsys, Inc. | Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET) |
US11915984B2 (en) | 2020-07-17 | 2024-02-27 | Synopsys, Inc. | Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET |
US11710634B2 (en) * | 2020-07-17 | 2023-07-25 | Synopsys, Inc. | Fabrication technique for forming ultra-high density integrated circuit components |
US11798842B2 (en) | 2021-09-23 | 2023-10-24 | International Business Machines Corporation | Line formation with cut-first tip definition |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100674970B1 (ko) * | 2005-04-21 | 2007-01-26 | 삼성전자주식회사 | 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 |
US7429536B2 (en) * | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
JP4551913B2 (ja) * | 2007-06-01 | 2010-09-29 | 株式会社東芝 | 半導体装置の製造方法 |
KR101565796B1 (ko) * | 2008-12-24 | 2015-11-06 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
JP4815519B2 (ja) * | 2009-09-14 | 2011-11-16 | 東京エレクトロン株式会社 | マスクパターンの形成方法及び半導体装置の製造方法 |
US7871909B1 (en) * | 2010-01-19 | 2011-01-18 | Sandisk 3D Llc | Methods of using single spacer to triple line/space frequency |
US8298943B1 (en) * | 2011-05-27 | 2012-10-30 | International Business Machines Corporation | Self aligning via patterning |
US8921034B2 (en) * | 2012-09-28 | 2014-12-30 | Micron Technology, Inc. | Patterned bases, and patterning methods |
US8930860B2 (en) * | 2012-11-14 | 2015-01-06 | United Microelectronics Corp. | Layout decomposition method and method for manufacturing semiconductor device applying the same |
US9274413B2 (en) * | 2013-09-11 | 2016-03-01 | United Microelectronics Corp. | Method for forming layout pattern |
US9165770B2 (en) * | 2013-09-26 | 2015-10-20 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits using improved masks |
US9177797B2 (en) * | 2013-12-04 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using high selectivity spacers for pitch reduction |
US9425049B2 (en) * | 2014-01-14 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cut first self-aligned litho-etch patterning |
US10269576B1 (en) * | 2017-11-15 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etching and structures formed thereby |
-
2014
- 2014-01-14 US US14/154,439 patent/US9425049B2/en active Active
- 2014-12-22 DE DE102014019674.7A patent/DE102014019674A1/de active Granted
- 2014-12-29 TW TW103146011A patent/TWI588620B/zh active
-
2016
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-
2017
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-
2018
- 2018-10-18 US US16/163,878 patent/US11521857B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109427688A (zh) * | 2017-08-31 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 静态随机存取存储(sram)器件及其相关的制造方法和系统 |
CN109427688B (zh) * | 2017-08-31 | 2021-12-28 | 台湾积体电路制造股份有限公司 | 静态随机存取存储(sram)器件及其相关的制造方法和系统 |
Also Published As
Publication number | Publication date |
---|---|
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