CN104658980B - 存储器线路结构以及其半导体线路制作工艺 - Google Patents
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Abstract
本发明公开了一种用以形成特定图形特征的半导体制作工艺，其步骤包含：在基底上形成一目标层以及等间隔排列的内核体、共形地形成一间隙壁材质层、在间隙壁材质层上形成第一光致抗蚀剂，其中该第一光致抗蚀剂涵盖一预定区域，该预定区域包含两个以上的该些内核体、进行一第一蚀刻制作工艺去除该预定区域以外部分的间隙壁材质层，以裸露出部分内核体、去除该些裸露的内核体、在该预定区域内形成一第二光致抗蚀剂，其至少涵盖该预定区域中所有的凹槽、以及进行一第二蚀刻制作工艺图形化该目标层。
Description
技术领域
本发明大体上涉及一种存储器线路结构以及其半导体制作工艺，具体言之，其是关于一种以间隙壁自对准双图案法(Spacer Self-Aligned Double Patterning,SADP)制作存储型闪存存储器(NAND flash)线路结构的制作工艺。
背景技术
光刻制作工艺为利用曝光显影步骤来将掩模上的电路图案缩微转印至晶片上，用于制作出特定线路图形的制作工艺。然，随着半导体制作工艺的微缩，传统的光学光刻技术已面临了实作瓶颈。以现今主流的193纳米(nm)波长的氟化氩(ArF)激光光源为例，其可达到的最小晶体管半间距(half-pitch)为65纳米，若再搭配业界现有的浸润式光刻(Immersion Lithography)技术，晶体管半间距则可以再推进至45纳米，但这已是光刻曝光的物理极限。若要实现45纳米以下制作工艺半间距的要求，则须仰赖更高阶的光刻技术，如浸润式光刻搭配双图案法(Double Patterning)技术、极紫外光(Extreme Ultra Violet,EUV)技术、无掩模光刻(Maskless Lithography,ML2)技术，以及纳米转印(Nano-imprint)等技术。
在上述所提的各种光刻技术中，间隙壁自对准双图案法(Spacer Self-AlignedDouble Patterning,SADP)是目前有别于双光刻蚀刻法(litho-etch-litho-etch)、在商用化实作中最成熟的技术之一，其能够使用现有的设备来达成更微细的线路制作，而无需换购极为昂贵黄光机台或是进行大规模的资本投资。在业界双图案技术与相关设备逐渐成熟的环境下，原本面临物理极限的193纳米浸润式光刻因而得以延伸应用至32纳米与22纳米制作工艺节点，成为下一世代光刻制作工艺的主流技术。
所谓的双图案技术，即为将原本单一绸密的半导体线路图形分成两个交错或互补的图案，并通过浸润式光刻等光刻技术分别转印之，再将曝光在晶片上的两个图案结合达到最后完整的电路图案，其可减轻依赖第一次掩模与与第二次掩模重叠精准度的需求。将此技术应用在现今存储型闪存存储器(NAND flash)的制作工艺中，其可在存储区块(block)中制作出间距在28纳米以下的字符线(word line)或位线(bit line)结构，有效地增进存储器在单位面积下所能达到的存储容量。
对于现今一般现有的自对准双图案技术在存储型闪存存储器的制作中，特别是关于线串列区(string)中字符线与选择栅(select gate,SG)等结构的制作中，由于字符线与选择栅的宽度差距极大，且其间的间距已经微缩到了数十个纳米的等级，在如此低的特征尺寸环境下，制作工艺中因线路特征的疏密程度所造成的微负载效应(micro loadingeffect)愈形明显，使得线路图形中疏区与密区所形成的图形特征难以获得较佳、一致的线宽(critical dimension uniformity,CDU)、线宽粗糙度(line width roughness)、以及线缘粗糙度(line edge roughness)等性质。对此，目前业界普遍作法为在疏密图形的交界处，如字符线与选择栅的交界，设置额外的虚置图形特征(dummy pattern)，如数条虚置的字符线。此虚置图形特征是作为一牺牲结构来取代原先一般制作工艺手段中所会产生的不均一线路图形。如此，虚置图形以外的正常图形将可以获得较为均一的线路性质。
除了采用上述虚置图案的作法外，目前业界也有采用规律图案来制作不同宽度的线路图案的作法。现在请参照图1，其绘示出目前先前技术中使用规律图案来制作选择栅的作法截面示意图。如图1所示，基底10上形成有多晶硅层12用以制作字符线与选择栅，此多晶硅层102上已经使用双图案法制作出间隙体14图案界定出字符线图案，一由可平坦化材料构成的平坦层16，例如一抗反射层，覆盖住间隙体14与多晶硅层12。此作法直接以一光致抗蚀剂18设置在平坦层16上来界定出所欲制作的选择栅区域，光致抗蚀剂18会涵盖数个间隙体14的范围，且较佳是光致抗蚀剂18的两端分别位在两间隙体14上方且不超出该两间隙体的边界，如此制作出来的选择栅与邻近的字符线会有规律的间距。
然而在任何制作工艺中，光致抗蚀剂是无法百分的百精确地定位在吾人所欲的位置上，无可避免地一定会发生叠层偏移(overlay shift)的情况。以光刻机台制作工艺能力的极限为F来定义，从图1中可以清楚的看出，光致抗蚀剂18有机会产生F/2的叠层偏移量，特别是在现今字符线间距已微缩到数十个纳米以下的等级，此F/2的偏移量可能就相当于是一半的字符线间距d，在叠层偏移如此严重的情况下，后续制作出的选择栅与邻近字符线之间的间距会偏离预定值，造成电性不稳的问题。故此，在现今半导体线路布局的图形线宽与密度日趋致密的趋势下，如何改良目前业界现有的双图案技术以符合其需求，是为本领域的技艺人士所需努力研究开发者。
发明内容
作为现有技术的改良方案，本发明特以提出了一种新颖的存储器线路结构以及其半导体线路制作工艺。此制作工艺属于半导体技术中正型自对准双图案制作工艺(positive self-aligned double patterning,P-SADP)的改良，其通过特定的制作工艺步骤而得以在存储器线路布局的线串列区中形成性质均一的线图形，不需如一般传统作法般需于线路布局中设置额外的虚置图形特征，且其特征在于使用规律图案即可制作出不同宽度的线路图案，减少制作工艺设计的复杂度。
本发明的目的之一在于提供一种用以形成特定图形特征的半导体制作工艺，其步骤包含：依序在一基底上形成一目标层以及多个等间隔排列的内核体，该些内核体具有一相同宽度、在该目标层与该些内核体上共形地形成一间隙壁材质层，如此该间隙壁材质层上形成有多个沟槽，各该沟槽是位于两相邻内核体之间、在该间隙壁材质层上形成一第一光致抗蚀剂，其中该第一光致抗蚀剂涵盖一预定区域，该预定区域包含至少两个该些内核体、以该第一光致抗蚀剂为掩模进行一第一蚀刻制作工艺去除该预定区域以外部分的间隙壁材质层，以裸露出位于该预定区域以外的该些内核体、去除该些裸露的内核体以裸露出其下方的该目标层、在该预定区域内的该间隙壁材质层上形成一第二光致抗蚀剂，该第二光致抗蚀剂至少涵盖该预定区域中所有的该沟槽、以及以剩余的该间隙壁材质层以及该第二光致抗蚀剂为掩模进行一第二蚀刻制作工艺，以图形化该目标层。
本发明的另一目的在于提供一种存储器线路结构，包含一基底、多间隔排列的字符线设置在该基底上且彼此间隔一间距，其中该字符线的宽度为F、以及一选择栅设置在该些字符线旁，其中该选择栅的宽度为(7+4n)F，n为大于等于1的正整数。
无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，以使阅者对本发明实施例有进一步的了解。该些图示是描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1绘示出先前技术中使用规律图案来制作选择栅的作法的截面示意图；以及
图2-图7绘示出根据本发明实施例一半导体线路制作工艺的主要步骤流程。
须注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。
符号说明
10 基底
12 多晶硅层
14 间隙体
16 平坦层
18 光致抗蚀剂
100 基底
102 目标层
102a 较大图形特征
102b 较小图形特征
104 内核体
106 间隙壁材质层
106a 间隙体
107 沟槽
108 平坦层
110 第一光致抗蚀剂
112 沟槽
114 第二光致抗蚀剂
d1 间距
E1 第一蚀刻制作工艺
E2 第二蚀刻制作工艺
R1 预定区域
R2 额外区域
具体实施方式
在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例方式来表示、描述。这类实施例会说明足够的细节以使该领域的一般技艺人士得以具以实施。阅者须了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。再者，本发明通篇说明书与随附权利要求中会使用某些词汇来指称特定的组成元件。该领域的技术人士将理解到，半导体元件制造商可能会以不同的名称来指称一相同的元件，如间隙壁与间隙壁(spacer)、绝缘层与介电层等。
现在下文中将提供实施例搭配图示来说明本发明的方法。其中，图2-图7是依序绘示出根据本发明较佳实施例中一半导体制作工艺的截面示意图。本发明方法为间隙壁自对准双图案法(Spacer Self-Aligned Double Patterning,SADP)的改良，其中所主张的各细节步骤将可解决一般现有SADP制作工艺因光刻机台的叠层精准度极限无法制作出规律一致的图形特征的问题，进而改善装置的电性表现。
请参照图2，首先提供一基底100，其作为本发明结构中半导体元件设置的基础。基底100上依序形成有一目标层102，如一导体层，以及多个等间隔排列的内核体104。目标层102是设定于后续制作工艺中被图案化以形成各种半导体元件的组成结构或导电线路。以本实施例为例，此目标层102是用来形成导电线路，如一存储器线路布局中的字符线(wordline)、位线(bit line)、或选择栅(select gate)等线路结构。在本实施例中，基底100的材质可包含硅基底、含硅基底、三五族覆硅基底(例如GaN-on-silicon)、石墨烯覆硅基底(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator，SOI)基底等，但不限定为半导体基底，本发明也可以应用于显示面板等的其他技术领域，故基底也可为绝缘的玻璃基板或石英基板等；目标层102的材质可包含多晶硅、非晶硅、金属硅化物或金属材料等等，但本发明的目标层不限定为导体材料，其也可为半导体或绝缘材料等，如四乙氧基硅烷(TEOS,tetra-ethoxysilane)；内核体104的材质则可包含氮化硅、氧化硅、多晶硅、非晶硅等，不特别加以限定，但其须与目标层102具有不同蚀刻选择比，亦即对一蚀刻制作工艺而言，内核体104与目标层102会具有不同的蚀刻速率，以利于后续制作工艺中选择性地移除内核体104。
复参照图2，在本实施例中，多个内核体104可通过使用光刻蚀刻制作工艺图形化一内核层(未示出)而形成，这些内核体104在俯瞰视角下是呈间隔排列的线条态样，如存储器线路布局中一线串列区(string)中的字符线串列。上述的光刻暨蚀刻制作工艺为本领域现有的技术手段，故于此不多予赘述。内核体104的宽度可设定为制作工艺中所使用的光刻机台的能力极限F，如主流193纳米(nm)波长的氟化氩(ArF)激光光源可形成的线特征宽度为65纳米。在本实施例中，内核体104彼此之间的间距是设定为内核体104宽度F的三倍(即3F)。以如此设置方式，后续的间隙壁自对准双图案法流程将可使目标层102变成等宽且等间隔排列的较小图形特征，如线串列区中规律排列的字符线或位线特征，其在后述实施例中将有详尽的说明。
从图2可以了解到，在本实施例中，用以定义内核体104的光致抗蚀剂图形皆为尺寸均一、密度一致的规律图形(regular pattern)，内核体宽度皆为F，其间距皆为3F，故不论在前述光刻制作工艺形成内核体104的步骤中，或是在后述以内核体104为图形基础进行的制作工艺步骤中，都能够显着地减轻因图形特征密度的不同所引起的微负载效应。再者，在其他实施例中，内核体104形成后还可再受到一缩减制作工艺(trimming)来进一步减少该些内核体104的宽度，以在后续制作工艺中制作出更微细的线特征。
现在请参照图3，在界定出内核体104后，接下来进行一沉积制作工艺在基底100上形成一间隙壁材质层106。此间隙壁材质层106共形地形成在目标层102及每一内核体104的表面，如采用原子层沉积法(atomic layer deposition,ALD)，因此会具有一致的厚度，如此，间隙壁材质层106于两内核体104之间会形成一沟槽107。在此实施例中，间隙壁材质层106的厚度设定成与内核体104的宽度F相同，如此，沟槽107也会具有同样的宽度F，以利在后续制作工艺中形成等宽等间距的图形特征。在本发明实施例中，间隙壁材质层106的材质可包含氮化硅、氧化硅、多晶硅等，不加以限定，但其须与内核层104具有不同蚀刻选择比，亦即对一蚀刻制作工艺而言，内核体104与间隙壁材质层106会具有不同的蚀刻速率，以利于后续制作工艺中选择性地移除内核体104。在本发明方法中，间隙壁材质层106的功用为在内核体104两侧形成间隙体结构，间隙壁材质层106的厚度将会是最终所欲形成的较小图形特征(如字符线)的宽度。
复参照图3，在形成共形的间隙壁材质层106后，可选择性地在间隙壁材质层106上形成一平坦层108，如一抗反射层(BARC)的单一或是三层结构(tri-layer)，以提供平坦化的效果。之后，平坦层108上会再形成一光致抗蚀剂110(后文中称之为第一光致抗蚀剂)。在本实施例中，第一光致抗蚀剂110会涵盖一预定区域R1，此预定区域R1用来界定所欲形成的较大图型特征，如对应存储器线路布局中的选择栅部位。由于第一光致抗蚀剂110用来界定一较大的图形特征，故此预定区域R1基本上会涵盖至少两个以上的内核体104(本实施例中以涵盖两个内核体104为例)，其所涵盖的内核体104数目会视所欲界定的大图形特征的宽度而定。前述平坦层108的平坦化效果可使第一光致抗蚀剂110更确实地定义在基底面上，其抗反射效果可使光刻制作工艺图形界定更为精确。另一方面，图中的虚框表现出第一光致抗蚀剂110分别向左右发生叠层偏移(overlay shift)的情况，以光刻机台制作工艺能力的极限为F来定义，其偏移量最大会是F/2，不会使第一光致抗蚀剂110涵盖到两侧的沟槽107以外的范围，故不会影响到后续图形定义的正确性。须注意在某些情况下，本发明方法也可不需设置平坦层108，直接在间隙壁材质层106上设置第一光致抗蚀剂110。
现在请参照图4。在形成平坦层108以及第一光致抗蚀剂110界定出预订区域R1后，接下来以第一光致抗蚀剂110为掩模进行一蚀刻制作工艺E1(后文中称之为第一蚀刻制作工艺)。在本实施例中，第一蚀刻制作工艺E1为一各向异性的回蚀(etch back)制作工艺，其会蚀去一定垂直厚度的平坦层108以及间隙壁材质层106，特别可完全移除位在预定区域R1以外所有内核体104上方的间隙壁材质层106，使该些内核体104得以裸露出来。预定区域R1内的间隙壁材质层106以及内核体104由于受到上方第一光致抗蚀剂110的保护而不受影响。从图4可以看出，进行第一蚀刻制作工艺E1后会有部分的平坦层108残留在间隙壁材质层106界定出的沟槽107中，也可能会无任何平坦层108残留。间隙壁材质层106则因为裸露出内核体104之故而分离成多个凹字形的间隙体106a，每个间隙体106a上都具有一沟槽107。
现在请参照图5。在进行第一蚀刻制作工艺E1后，接下来去除基底面上的第一光致抗蚀剂110、残余的平坦层108、以及裸露出的内核体104，如此将会得到多个突出的凹字型的间隙体106a，间隙体106a之间有沟槽112裸露出下方的目标层102。在本实施例中，由于预定区域R1涵盖了至少两个以上的内核体104，故其间隙壁材质层106上会具有至少一个沟槽107。为了防止后续的蚀刻制作工艺蚀穿该(该些)预定区域R1中的沟槽107而破坏了较大图型特征的界定，预定区域R1内的间隙壁材质层106上会形成另一光致抗蚀剂114(后文中称之为第二光致抗蚀剂)来作为掩模。在本实施例中，此第二光致抗蚀剂114所涵盖的区域可比预定区域R1小，但为了要达成其功能，其至少要涵盖预定区域R1中所有的沟槽107，如图5所示。
现在请参照图6。在移除部分内核体104以及形成第二光致抗蚀剂114后，接下来以剩余的间隙壁材质层106以及第二光致抗蚀剂114为掩模再次进行一蚀刻制作工艺E2(后文中称之为第二蚀刻制作工艺)。在本实施例中，第二蚀刻制作工艺E2同样为一各向异性的回蚀制作工艺，其会蚀去一定垂直厚度的间隙壁材质层106以及下方裸露出的目标层102，特别是可完全蚀去图5中预定区域R1外的沟槽107下方的间隙壁材质层106垂直厚度，使得该些沟槽107下方的目标层102裸露出来并受到蚀刻。须注意此第二蚀刻制作工艺E2对目标层102的蚀刻率较对间隙壁材质层106来得高，故除了预定区域R1外沟槽107下方厚度较薄的间隙壁材质层106区域，其他厚度较大的间隙壁材质层106并不会被完全蚀除，而预定区域R1内的沟槽107下方区域会受到第二光致抗蚀剂114保护之故，不会有任何目标层102裸露出来受到蚀刻，故可以维持预定区域R1所欲界定的较大图形特征。以此设计，在第二蚀刻制作工艺E2过程中，预定区域R1外的凹字型的间隙体106a会逐渐转变为等宽等间隔排列的小间隙体106b，其即为吾人所欲界定的较小图形特征，如字符线，而预定区域R1内并无任何部位会被蚀穿裸露出下方的目标层，整个预定区域R1维持住其原来形状而成为吾人所欲界定的较大图形特征106c，如一选择栅。
第二蚀刻制作工艺E2会以图6所形成的图形为掩模继续蚀刻目标层102，故最终会形成如图7所示，等宽度F且等间隔F排列的较小图形特征102b，如多条字符线，以及较大图型特征102a，如一选择栅。本发明所提出的半导体制作工艺方法于此完成。
本发明上述一系列制作工艺步骤所形成的最终目标层图形会具有轮廓均一的较小图形特征，其不须如现有作法般在最初定义图形时须于邻近两侧对应选择栅的位置处设置一或多个牺牲用的虚置图形(如牺牲用的字符线)，可有效增加可用的电路布局空间。此功效是导因于本发明一系列制作工艺中所形成的各种图形是以图2中多个等间距排列的内核体104为基础演变而成，此均一的图形密度基础将可显着减少制作纳米层级的微细线条图形时微负载效应所带来的不良影响。此外，在本发明步骤中，第一光致抗蚀剂110的形成只须考量要涵盖到两个以上的内核体104，其叠层偏移容许值可以提高到1.5F，而第二光致抗蚀剂114的形成只须考量要涵盖到预定区域R1中的沟槽107，其叠层偏移容许值也可以提高到1.5F，两者皆低于现时光刻机台的制作工艺极限，故不会有先前技术中所述的叠层偏移问题。
另一方面，本发明的半导体制作工艺由于使用规律图形，其会制作出具有特定结构特征的线路图形。如图5所示，预定区域R1涵盖了两个内核体104，其总共是基底面上7F宽度的区域(包含两个内核体厚度2F、两个间隙壁厚度2F、以及一个内核体间距3F)。如果预定区域R1涵盖了更多数目的内核体104，每多涵盖一个内核体104即多出图中所示的额外区域R2，其宽度为4F，故在本实施例中预定区域R1的宽度可以(7+4n)F来表示，其也是后续制作出的较大图型特征102a的宽度，其中此较大图型特征102a与较小图形特征102b之间的间距为(2n-1)F，n为大于等于1的正整数。
所以，根据本发明提出的半导体制作工艺，其可形成具有特定图形特征的存储器线路结构，如图7所示，其结构包含：一基底；多条间隔排列的字符线，设置在该基底上且彼此间隔一间距，其中该字符线的宽度为F；以及一选择栅，设置在该些字符线旁，其中该选择栅的宽度为(7+4n)F，n为大于等于1的正整数。其中该选择栅与该字符线相隔F或3F的间距。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种半导体制作工艺，其包含下列步骤：
依序在一基底上形成一目标层以及多个等间隔排列的内核体，该些内核体具有一相同宽度；
在该目标层与该些内核体上共形地形成一间隙壁材质层，如此该间隙壁材质层形成有多个沟槽，各该沟槽位于两相邻的内核体之间；
在该间隙壁材质层上形成一第一光致抗蚀剂，其中该第一光致抗蚀剂涵盖一预定区域，该预定区域涵盖至少两个该些内核体以及至少一该沟槽；
以该第一光致抗蚀剂为掩模进行一第一蚀刻制作工艺去除该预定区域以外部分的该间隙壁材质层，以裸露出位于该预定区域以外的该些内核体；
去除该些裸露的内核体以裸露出其下方的该目标层；
在该预定区域内的该间隙壁材质层上形成一第二光致抗蚀剂，该第二光致抗蚀剂至少涵盖该预定区域中所有的该沟槽；以及
以剩余的该间隙壁材质层以及该第二光致抗蚀剂为掩模进行一第二蚀刻制作工艺，以图形化该目标层。
2.如权利要求1所述的半导体制作工艺，另包含在形成该第一光致抗蚀剂前在该间隙壁材质层上形成一平坦层。
3.如权利要求2所述的半导体制作工艺，其中该第一蚀刻制作工艺为一各向异性蚀刻制作工艺，其会移除该预定区域以外的部分该平坦层。
4.如权利要求3所述的半导体制作工艺，其中该去除该些裸露的内核体的步骤包含去除该第一光致抗蚀剂以及剩余的该平坦层。
5.如权利要求2所述的半导体制作工艺，该平坦层包含抗反射层。
6.如权利要求1所述的半导体制作工艺，其中该些内核体之间的等间距为该些内核体的宽度的三倍。
7.如权利要求1所述的半导体制作工艺，其中该间隙壁材质层具有一致的厚度，且该厚度对应到所欲形成的字符线或位线的宽度。
8.如权利要求1所述的半导体制作工艺，其中该预定区域对应到所欲形成的选择栅。
9.如权利要求1所述的半导体制作工艺，其中所述半导体制作工艺用以形成多条字符线或位线以及一选择栅图形。
10.如权利要求1所述的半导体制作工艺，其中该第二蚀刻制作工艺为一各向异性蚀刻制作工艺，其会去除该预定区域外、各该沟槽下方的该间隙壁材质层，使得该预定区域外的该间隙壁材质层变为多个等宽且等间隔的间隙体。
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