CN112447528A - 集成电路的制作方法 - Google Patents

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赖建文
刘如淦
赖志明
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Abstract

一种集成电路的制作方法，利用极紫外光制程及单个或多个自对准沉积制程的组合在一个基材上制作一个具有四条信号线的集成电路单位晶胞。极紫外光制程及自对准沉积制程在一个位于基材上的硬遮罩上制作多个间隔物。这些间隔物定义了一个位于基材的单位晶胞上的多个信号线的微影图样。极紫外光制程及自对准沉积制程制作出具有相较于被极紫外光制程所定义的各种特征还微小的更精准被定位的多个信号线。

Description

集成电路的制作方法
技术领域
本揭露是有关于一种集成电路的制作方法。
背景技术
在集成电路的制造过程，具有预定功能的单位晶胞是被使用的。预先设计的单位晶胞布局被储存在晶胞收藏库中。当要设计一个集成电路，这些预先被设计的单位晶胞布局会从晶胞收藏库中被取出并且被配置在一个集成电路布局中的单个或多个位置。接着会透过电路规划将信号线连接至各个不同的单位晶胞。此集成电路布局接着会透过一种预先决定的半导体制程被制造成集成电路。
单位晶胞会特别被布置于金属电路网，定义出水平与垂直方向的轨道并形成一个覆盖全晶胞的金属电路。特别注意到，单位晶胞的高度会被延伸自此晶胞边界的最顶部至最底部的水平方向电路轨道(即，信号线)的数目所决定，并且单位晶胞的宽度会被延伸自此晶胞边界最左侧至最右侧的垂直方向电路轨道的数目所决定。特别提到，为了促进布局以及电路规划，大部分在晶胞收藏库中的晶胞都具有相同的高度(或其中具有多个高度)并且位于单位晶胞中的最顶部及最底部的水平轨道分别被预留给电源线路VDD及VSS。
低能量特殊应用集成电路(ASICs)倾向使用低高度、高密度晶胞。晶胞高度是被晶胞内所包含的信号线数目决定的。晶胞高度因此限制了在晶胞内第一金属层用于内部电路规划的信号线数目。在先进技术节点，举例来说，N10以及超越N10的制程，四信号线单位晶胞使用四条延着水平信号线延伸的信号线。电源线路以及信号线都形成在相同金属层，例如，位于一个半导体基材上的第一个金属层。
发明内容
根据本揭露的一些实施例，一种制造集成电路的方法包含：以第一微影制程形成多个第一间隔物于位在基材上的硬遮罩上，第一间隔物定义第一开口，第一开口对应于用于一单位晶胞的第一及第二电源线路与单位晶胞位于第一及第二电源线路之间的第一及第二信号线的图案；形成第二间隔物于硬遮罩上以于第二间隔物与第一间隔物中的两者之间定义第二开口，其中第二开口对应于用于单位晶胞位于第一及第二电源线路之间的第三及第四信号线的图案，其中形成第二间隔物包含：沉积自组装材料于第一间隔物中的两者之间，其中自组装材料自组装成第一材料以及第二材料；相对于第一材料选择性地移除第二材料；以及形成第二间隔物于移除第二材料所遗留下的间隙中。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本揭露的一实施例。注意，根据行业中的标准实施方法，各种特征未按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增加或减小。
图1A为根据本揭露的一实施例绘示的一些实施例的集成电路截面图；
图1B为根据本揭露的一实施例绘示的一些实施例的图1A的集成电路俯视图；
图2A-图27为根据本揭露的一实施例绘示的一些实施例的各种制造阶段的集成电路的各种不同方向截面的截面图及俯视图；
图28-图30为根据本揭露的一实施例绘示一些实施例的形成一个集成电路的流程图。
【符号说明】
100:集成电路
102:基材
103:第一硬遮罩层
104A,104B:电源线路
106A,106B,106C,106D:信号线
110:第二硬遮罩层
112:心轴
113:第一间隔层
114:第一间隔物
115,127:遮罩堆叠
116,130:底层
118,132:中间层
120,134:顶层
121:沟槽
122,126,147:开口
124:有机电介质材料
140:第一聚合物材料
142:第二聚合物材料
144,155:间隙
146:第二间隔物
150:电介质材料层
152:掺杂物种
154:高度掺杂区域
159:第三间隔层
160:第三间隔物
162:第四间隔物
163:第二开口
2800,2900,3000:方法
2802,2804,2806,2808,2810,2902,2904,2906,
2908,3002,3004,3006,3008:步骤
具体实施方式
以下揭露内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本揭露的一实施例。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或之上的第一特征的形成可以包括其中第一和第二特征直接接触形成的实施例，并且还可以包括其中在第二特征之间形成附加特征的实施例。第一和第二特征，使得第一和第二特征可以不直接接触。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在…之下”、“在…下方”、“下方的”、“在…上方”、“上面的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在该元件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对术语可以同样的被相对应地解释。
图1A为一根据本揭露的一实施例的集成电路100于制造过程中的截面图。集成电路100包含有基材102。集成电路100包含有位于基材102上的电源线路104A、104B。集成电路100也包含四条信号线106A至106D在位于基材102上的电源线路104A、104B之间。
图1B为图1A根据本揭露的一实施例中集成电路100的俯视图。在图1B中，电源线路104A、104B及信号线106A至106D沿着基材102的表面基本上彼此平行的延伸，然而在图1B的视角中，信号线106A至106D可能包含曲线、弯曲、断口以及彼此相互连结。
根据图1A及图1B，在一实施例中，电源线路104A和104B及信号线106A至106D展示了一个具有四条信号线的单位晶胞。当集成电路特征持续微缩，信号线106A至106D的间隙和临界尺寸也随之缩小。在一实施例中，间隙(即，一条信号线106的中点至相邻信号线106的中点之间的距离)介于20nm到40nm之间。在一实施例中，间隙的临界尺寸(即，最小特征尺寸，在此例中指相邻信号线之间的距离)介于10nm至20nm之间。在一实施例中，间隙为36nm并且其临界尺寸为18nm。在不脱离本揭露的一实施例的范围的情况下，其余间隙以及其临界尺寸数值可被应用。
在一实施例中，电源线路104A和104B以及信号线106A至106D包含导电材料。导电材料包含一种或多种铜、铝、硅、金或者其他导电材料。在一实施例中电源线路104A和104B以及信号线106A至106D为铜。在不脱离本揭露的一实施例的范围的情况下，其他材料以及合金可以被使用。上述术语“电源线路”在这里代指传输供应电压的较宽的金属轨，并且术语“信号线”在这里代指位于电源线路之间较细的金属线，电源线路以及信号线皆可以代指金属线、金属轨或其他可互换的术语。
在一实施例中，基材102可以包含一个单晶半导体基材。单晶半导体基材可以包含晶体管、二极管以及其他种类的常用于与半导体基材构成连接的电路元素。部分电路元素可以完全被形成在半导体基板之内。其他部分的电路元素可以建构在半导体基材的表面。电源线路104A和104B以及信号线106A至106D可以提供供应电压以及在一个半导体基材相连的不同电路元素之间提供往来的传输信号。半导体基材可以包含一种或多种材料如硅、锗、硅锗、镓、砷化镓或其他种类的半导体材料。上述未提及的许多种类的半导体材料可以被应用。
在一实施例中，基材102可以包含单层或多层的电介质材料。单层或多层的电介质材料可以包含氧化硅、氮化硅、多孔氧化硅或其他集成电路制程中常用的电介质材料。在不脱离本揭露的一实施例的范围的情况下，上述未提及的其他多种半导体材料可以被应用。
在一实施例中，基材102可以包含各种半导体材料、电介质材料以及导电材料的层状结构。根据一实施例，基材102可以代指一组位于电源线路104A、104B以及信号线106A至106D之下的层状结构。在不脱离本揭露的一实施例的范围的情况下，上述未提及的许多种类的层状结构材料可以被应用。
图2A-图27包含集成电路100在制造过程中的各种截面图及俯视图。图2A-图27绘示了图1A以及图1B中，各种实施例在制造具有电源线路104A、104B以及信号线106A至106D的集成电路100的制作步骤。
图2A为根据一实施例所绘示在制造过程中的集成电路100的截面图。集成电路100包含基材102、位于基材102之上的第一硬遮罩层103、位于第一硬遮罩层103之上的第二硬遮罩层110以及位于第二硬遮罩层110之上的多个心轴112。
在一实施例中，第一硬遮罩层103为一个金属硬遮罩层。金属硬遮罩层可以包含有钌。钌可以具有介于5nm至200nm的厚度。在不脱离本揭露的一实施例的范围的情况下，其他材料与厚度可以被应用在第一硬遮罩层103上。
在一实施例中，第一硬遮罩层103可以通过单次或多次薄膜制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在第一硬遮罩层103上。
在一实施例中，第二硬遮罩层110包含一种相对于第一硬遮罩层103可以被选择性蚀刻的材料。在一实施例中，第二硬遮罩层110包含氮化钛。第二硬遮罩层110具有介于5nm至200nm之间的厚度。在不脱离本揭露的一实施例的范围的情况下，其他材料与厚度可以被应用在第二硬遮罩层110上。
在一实施例中，第二硬遮罩层110可以通过单次或多次薄膜制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在第二硬遮罩层110上。
在一实施例中，心轴112被应用做于形成电源线路104A和104B以及信号线106A至106D的第一图案化步骤。心轴通常由沉积一电介质材料层而形成。电介质材料层可以包含二氧化硅或其他电介质材料。作为心轴112的电介质材料层厚度可以介于10nm至500nm之间。在不脱离本揭露的一实施例的范围的情况下，其他材料及厚度可以被应用作为心轴112的材料。
心轴112的宽度大约与电源线路104A和104B的宽度相同。此外，心轴112之间的距离大约与电源线路104A和104B之间的距离相同。根据较佳的状况，心轴112的临界尺寸为信号线106A至106D的临界尺寸的两倍。因此，在形成心轴112时有相对较松散的微影制程条件。
在一实施例中，通过对电介质材料层进行第一微影制程而形成心轴112。特别是，光阻剂被沉积在电介质材料层上。光阻剂接着透过一个遮罩被极紫外光照射。此遮罩定义了心轴的图案。光阻剂被极紫外光照射后将进行化学变化并且透过标准微影制程被选择性地移除。在光阻剂被图案化后电介质层被蚀刻。蚀刻制程最终在第二硬遮罩层110上形成心轴112。蚀刻制程可以包含湿式蚀刻、干式蚀刻或其他适合用于形成心轴112的电介质层的蚀刻制程。
图2B为图2A根据本揭露的一实施例中集成电路100的俯视图。图2B的俯视图绘示形成在第二硬遮罩层110上的心轴112。部分第二硬遮罩层110暴露在心轴112之间。如先前所述，每个心轴112的宽度都大约等于电源线路104A及104B的宽度。介于心轴112之间的间隙宽度大约等于电源线路104A及104B的宽度。
图3A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图3A中，第一间隔层113被沉积在心轴112的顶表面、在心轴112的侧壁以及在被暴露出的第二硬遮罩层110上。
在一实施例中，第一间隔层113的厚度与介于电源线路104A或104B以及相邻信号线106A至106D之间想要形成的间隙相关。第一间隔层113的厚度也与相邻信号线106A至106D之间的间隙相关。于是，在一实施例中，第一间隔层113的厚度与单位晶胞的临界尺寸相关。此临界尺寸，在一实施例中，大约为电源线路104A和104B的宽度的三分之一。
在一实施例中，第一间隔层113的材料包含相对于心轴112的材料是一种可以被选择性蚀刻的材料。第一间隔层可以包括一种金属材料、电介质材料或绝缘材料。在一实施例中，第一间隔层113为氧化钛。第一间隔层的厚度介于10nm至20nm之间。在不脱离本揭露的一实施例的范围的情况下，其他材料及厚度可以被应用作为第一间隔层113的材料。
在一实施例中，第一间隔层113可以通过单次或多次薄膜沉积制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在第一间隔层113上。
在一实施例中，一个三层遮罩堆叠115被沉积在第一间隔层113上。此遮罩堆叠115包含一个底层116、一个中间层118以及一个顶层120。在一实施例中，底层116为第一光阻层。底层116可以包含一种有机光阻层。或者，底层116可以是电介质材料层例如氮化硅或二氧化硅。底层116可以通过单次或多次薄膜沉积制程而被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在底层116上。
在一实施例中，中间层118为电介质材料层。在一实施例中，中间层118为氧化钛。第一间隔层113的厚度介于10nm至20nm之间。在不脱离本揭露的一实施例的范围的情况下，其他材料及厚度可以被应用于中间层118上。
在一实施例中，中间层118可以通过单次或多次薄膜沉积制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在中间层118上。
在一实施例中，顶层120包含一种有机电介质材料。此有机电介质材料的厚度介于10nm至500nm之间。在一实施例中，顶层120可以通过单次或多次薄膜沉积制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在遮罩堆叠中的顶层120上。
遮罩堆叠115的目的为形成制作信号线106A及106D断口的图案。即使没有呈现在图3A中，沟槽121在遮罩堆叠115中被制造出来。这些沟槽的位置与信号线106A及106D中的欲形成断口的位置相关。沟槽121可以透过标准微影制程制作。沟槽可以具有明显的宽度足够在最后切断信号线，在下文会做更详细的叙述。顶层120会填补这些沟槽并且将他们放置在第一间隔层113上要切断信号线106A及106D的位置。示例的断口位置可以在图4B的俯视图中被观察到，其中剩余的部分有机电介质材料124会在下文中详细叙述。
图3B为图3A中集成电路100的俯视图。一个沟槽121通过微影制程被形成在顶层120中。举例来说，顶层120可以通过暴露在穿过一个用于形成沟槽121的遮罩的辐射照射下被图案化。中间层118以及底层116可以接着通过单次或多次蚀刻制程被蚀刻并将第一间隔层113暴露在沟槽之下。举例来说，第一蚀刻制程可以蚀刻至暴露部分的中间层118。第二蚀刻制程可以蚀刻至暴露部分的底层116。
在一实施例中，在第一间隔层113透过沟槽121被暴露后，顶层120将透过单次或多次蚀刻制程被移除。一有机电介质材料124接着被沉积在第一间隔层113上的沟槽121中。此有机电介质材料124可以通过单次或多次薄膜沉积制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在有机电介质材料124上。在不脱离本揭露的一实施例的范围的情况下，其他材料可以被应用于有机电介质材料124上。
在有机电介质材料124被沉积后，此有机电介质材料124以及中间层118会透过单次或多次蚀刻制程而被回蚀。单次或多次蚀刻制程可以包含湿式蚀刻、干式蚀刻、湿式蚀刻及干式蚀刻的组合或是其他种类的蚀刻制程。底层116接着透过如上所述的单次或多次蚀刻制程或其他的蚀刻制程被完全移除。
图4A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。图4B为图4A根据本揭露的一实施例中集成电路100的俯视图。在图4A及图4B中，顶层120、中间层118以及底层116已经透过如上所述的单次或多次蚀刻制程被移除。如图4B所示的，已经被沉积在沟槽121中的有机电介质材料124被保留下来。有机电介质材料124的位置和信号线106D上欲形成断口的位置相关。虽然图4A和图4B中只有一个断口位置被示出，实际上，在信号线106D上具有多个断口，在信号线106A也是，这些断口可以通过形成多个沟槽121并依照图3A及3B中所叙述的关系，于沟槽中填入有机电介质材料124(或者，在其他实施例中，填充其他材料)被形成。如图3A-图4B所描述的关系，标记信号线106A及106D断口位置的制程可以被应用在信号线106B及106C上形成断口，下文会做更详细的描述。
图5A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图5A中，第一间隔层113被部分地移除。第一间隔层113可以通过一个计时的、非等向性的蚀刻制程被局部移除。非等向性的蚀刻为选择性地朝向下方蚀刻。因此，非等向性蚀刻不会显著地在水平方向蚀刻第一间隔层113。在计时的状态去蚀刻并移除位于心轴112之上的第一间隔层113以及心轴112之间较薄的第一间隔层113区域的垂直厚度，但是没有太显著蚀刻其余部分。结果，第一间隔层113被保留在心轴112的侧壁上，但是位于心轴112以及开口122的顶面部分的第一间隔层113被移除，留下部分的第二硬遮罩层110暴露在外。第一间隔物114与剩余部分的第一间隔层113相关。依时间非等向性蚀刻制程选择性蚀刻相对于有机电介质材料124(或其他材料)的第一间隔物114材料，并应用于信号线106A及106D断口的图案化。
图5B为图5A根据本揭露的一实施例中集成电路100的俯视图。心轴112的顶部被暴露。包覆心轴112的第一间隔物114的顶部被暴露。第二硬遮罩层110的顶面在开口122中被暴露。标记了位于信号线106D上断口位置的有机电介质材料124也被暴露。
图6A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图6A中，心轴112通过一次或多次蚀刻制程而被移除。一次或多次蚀刻制程可以包含单次干式蚀刻、单次湿式蚀刻、湿式蚀刻及干式蚀刻的组合或其他蚀刻制程。一次或多次蚀刻制程相对于第一间隔物114的材料选择性地蚀刻心轴112的材料。因此，在移除心轴112之后，覆盖住心轴112侧壁的第一间隔物114被保留在第二硬遮罩层110上。位于开口122中曾经具有心轴112的位置上，第二硬遮罩层110的顶面被暴露。
图6B为图6A根据本揭露的一实施例中集成电路100的俯视图。在图6B中，在开口126和122中，第二硬遮罩层110的顶面被暴露。开口(或间隙或沟槽)122定义了用于第一及第二电源线路104A和104B以及信号线106A和106D的图案。
图7A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图7A中，遮罩堆叠127被形成在第二硬遮罩层110、第一间隔物114以及有机电介质材料124(或其他材料)被暴露的部分。遮罩堆叠127包含一底层130、一中间层132与一顶层134。底层130、中间层132与顶层134的材料以及厚度可以分别对应到遮罩堆叠115的底层116、中间层118与顶层120的相同材料及厚度。又或者，遮罩堆叠127的材料、厚度以及沉积制程可以不同于遮罩堆叠115。
在图7A中，遮罩堆叠127的顶层134通过透过一遮罩辐射照射被图案化。在一实施例中，顶层134通过193nm浸润式(193i)微影制程被图案化。或者，在不脱离本揭露的一实施例的范围的情况下，顶层134可以通过其他标准微影技术被图案化。部分遮罩堆叠127的中间层132被暴露。
图7B为图7A一根据本揭露的一实施例中集成电路100的俯视图。图7B绘示了遮罩堆叠127中顶层134以及中间层132暴露部分。
图7C为图7A根据本揭露的一实施例中集成电路的缩小图。图7C绘示多个单位晶胞如何一次性地被图案化。特别是，图7C绘示顶层134如何在多个单位晶胞上被图案化。顶层134的图案会作为一个形成信号线106B和106C图案的起始点。图7C包含一个水平位置指标，此指标显示电源线路104A和104B以及信号线106A-106D在两个单位晶胞上的会形成的水平位置，然而实际上在基材102上电源线路104A及104B会形成在较低的垂直位置上。图7C也绘示出各电源线路104A或104B将如何被两个相邻的单位晶胞所共用。为了简化，随后的图示会还原成较近距离的视角如图1A-图7B。
图8A为根据实施例所绘示的在制造过程中的集成电路100的截面图。在图8A中，底层130与中间层132通过一次或多次蚀刻制程被蚀刻。一次或多次蚀刻制程为非等向性蚀刻制程并选择性地朝向下方蚀刻。顶层134被用作于蚀刻底层130以及中间层132的遮罩。一次或多次蚀刻制程相对于第一间隔物114材料以及第二硬遮罩层110材料选择性地蚀刻底层130材料以及中间层132材料。此蚀刻制程终止于部分第一间隔物114以及部分第二硬遮罩层110被暴露。
图8B为图8A根据本揭露的一实施例中集成电路100的俯视图。在图8B中绘示了暴露的部分顶层134、第一间隔物114以及第二硬遮罩层110。
图9A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图9A中，一次或多次的蚀刻制程已经被执行并且移除顶层134以及中间层132。蚀刻制程可以包含一次或多次干式蚀刻、一次或多次湿式蚀刻、湿式蚀刻和干式蚀刻的组合或其他蚀刻制程。
在移除顶层134以及中间层132后，底层130通过一次或多次蚀刻制程被回蚀。蚀刻制程将底层130蚀刻至与第一间隔物114相同高度。蚀刻制程可以包含一次或多次湿式蚀刻、一次或多次干式蚀刻、湿式蚀刻和干式蚀刻的组合或其他蚀刻制程。在一实施例中，蚀刻制程包含透过一次计时蚀刻去移除一段被选择的底层130厚度，此制程是建立在已知此选定蚀刻制程在定量时间内的蚀刻速率的基础上。在不脱离本揭露的一实施例的范围的情况下，其他蚀刻制程可以被应用于此。
图9B为图9A一根据本揭露的一实施例中集成电路100的俯视图。在图9B中绘示了暴露的部分第一间隔物114、底层130、第二硬遮罩层110以及有机电介质材料124(或其他材料)。
图2A-图9B中描述的过程是关于形成电源线路104A和104B以及信号线106A和106D的图案。特别是，如下文所详细叙述，电源线路104A和104B以及信号线106A和106D将会根据图9A和图9B中所示，被形成在基材102上被部分保留的底层130的位置。另外，图2A-图9B中描述的过程为最后图案化信号线106B和106C提供了一个基础。根据图9A和图9B中所示，信号线106B和106C会被置于基材102上的第二硬遮罩层110所暴露部分的位置上。
图10A-图15B中绘示根据本揭露的一实施例中完整形成电源线路104A和104B以及信号线106A至106D的第一制程。图16A-图21中绘示根据本揭露的一实施例中完整形成电源线路104A和104B以及信号线106A-106D的第二制程。图22-图27中绘示根据本揭露的一实施例中完整形成电源线路104A和104B以及信号线106A-106D的第三制程。
图10A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图10A中一自组合(DSA)聚合物被沉积在集成电路100的暴露部分。特别是，DSA聚合物覆盖了暴露出的部分底层130、第一间隔物114以及第二硬遮罩层110。DSA聚合物可以在液态通过一个旋转过程被沉积。在不脱离本揭露的一实施例的范围的情况下，其他沉积制程可以被应用于DSA聚合物上。
在一实施例中，DSA聚合物自组合成两种不同的聚合物材料。两种不同的聚合物材料会基于不同位置上暴露出的材料而自组合在集成电路100上对应的位置。在一实施例中，DSA材料以图10A所绘示的方式自组合成第一聚合物材料140以及第二聚合物材料142。在一实施例中，第一聚合物材料140为聚甲基丙烯酸甲酯(PMMA)以及第二聚合物材料142为聚苯乙烯。在不脱离本揭露的一实施例的范围的情况下，其他材料可以被应用作为定向自组合材料。
在一实施例中，自组合值得注意的特征为第一聚合物材料140会在第一间隔物114所暴露出的侧壁上以及在第二硬遮罩层110所暴露出的部分自组合。第二聚合物材料会在第二硬遮罩层110所暴露的部分且不邻近第一间隔物层113所暴露出的侧壁的位置自组合。下文将会详细叙述，自组合特征对于形成信号线106B和106C的图案有所帮助。
图10B为图10A一根据本揭露的一实施例中集成电路100的俯视图。图10B绘示了自组合后的第一聚合物材料140和第二聚合物材料142的位置。事实上，能自组合的第一以及第二聚合物材料可能比图10A和图10B上绘示于底层130暴露部分顶面以及第一间隔物114顶面还要少量。然而，如前述所示，其中一个希望自组合具备的特征为第一聚合物材料140能够形成在第一间隔物114所暴露的侧壁上并且在于第一间隔物114所暴露的侧壁上形成的部分第一聚合物材料140之间的间隙中形成第二聚合物材料142。另一个希望DSA材料的第一和第二聚合物材料具备的特征为第一及第二聚合物材料可以相对于彼此被选择性地蚀刻。
图11A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图11A中，蚀刻制程被执行而移除第二聚合物材料142。蚀刻制程可以包含一次或多次干式蚀刻、一次或多次湿式蚀刻或是其他蚀刻制程。在第二聚合物材料被移除后，第一聚合物材料被回蚀至与第一间隔物114和底层130大约同等高度。蚀刻制程可以包括一次或多次计时蚀刻、一次干式蚀刻、一次湿式蚀刻、一次平坦化过程或其他种类的蚀刻制程。蚀刻制程最终以间隙144被定位在第一聚合物材料140的剩余部分之间为结束。第二硬遮罩层110在间隙中被暴露。
图11B为图11A一根据本揭露的一实施例中集成电路100的俯视图。图11B的俯视角度绘示了第一间隔物114、底层130、第一聚合物材料140以及第二硬遮罩层110的顶面。
图12为一根据本揭露的一实施例所绘示的在制造过程中的集成电路100的俯视图。在图12中，一个第二间隔层被沉积在集成电路100所暴露的表面上，并且更特指在介于剩余第一聚合物材料140之间的间隙144中。在沉积第二聚合物层之后，第二间隔物层借着一个蚀刻制程自第一聚合物材料140、第一间隔物114以及底层130的顶面被去除。结果为第二间隔物146被保留。
在一实施例中，第二间隔物146为一种可相对于第一聚合物材料140被选择性蚀刻的材料。第二间隔物146可以包含一种金属材料、电介质材料或绝缘材料。在一实施例中，第二间隔物146为氧化钛。在一实施例中，第二间隔物146为与第一间隔物114相同的材料。在不脱离本揭露的一实施例的范围的情况下，其他材料可以被应用于第二间隔物146。
在一实施例中，第二间隔物层可以通过单次或多次薄膜沉积制程被沉积。薄膜沉积制程可以包含单次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在第二间隔层上。
在一实施例中，在第二间隔物146形成后，第一聚合物材料140通过蚀刻制程被移除。蚀刻制程相对于第一间隔物114、第二间隔物146、底层130以及第二硬遮罩层110选择性地蚀刻第一聚合物材料140。
即使没有显示在图10A-图15B中，在移除第一聚合物材料140后，但在最终移除底层130之前，一图案化信号线106B和106C的断口的制程可以被执行。此制程可以与之前应用在信号线106D上的断口制程相同，即是，针对图3A-图4B所绘示及描述的剩余有机电介质材料124(或其他材料)。特别指的是一个和遮罩堆叠115具有相同材料及性质的遮罩堆叠可以在暴露的部分集成电路100上被形成。类似于沟槽121的沟槽可以被形成在根据信号线106B和106C所需要的断口位置上。有机电介质层或其他材料可以被沉积在沟槽中并且被回蚀，如图3A-图4B中所描述的，留下选定给信号线断口的有机电介质材料124沉积物。
图13为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图13中，第一聚合物材料140以及底层130皆透过一次或多次蚀刻制程被移除，并且在介于第二间隔物146及第一间隔物114之间留下开口(或间隙或沟槽)147。第一间隔物114及第二间隔物146被留在第二硬遮罩层110上。部分第二硬遮罩层110沿着由第一间隔物114及第二间隔物146所形成的图案被暴露而出。介于第二间隔物146以及邻近第一间隔物114之间的开口147定义用于信号线106B和106C的图案。剩余的第一间隔物114和第二间隔物146的宽度是依据单位晶胞的临界尺寸的，换句话说，相邻电源线路与信号线之间的距离。这些临界尺寸能更有利地通过相较于临界尺寸具有更高解析度的微影制程形成。
图14为一根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图14中，一次或多次微影制程在被暴露的部分第二硬遮罩层110上被执行。一次或多次蚀刻制程相对于第一间隔物114和第二间隔物146选择性地蚀刻第二硬遮罩层110。
图15A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图15A中，通过一次或多次蚀刻制程暴露的部分第一硬遮罩层103相对于第二硬遮罩层110被选择性地蚀刻。接着通过一次或多次蚀刻制程，第一间隔物114、第二间隔物146以及第二硬遮罩层110被移除。
在一实施例中，电源线路104A和104B以及信号线106A-106D通过沉积一种导体材料在集成电路100上被形成。电源线路104A、104B、信号线106A-106D的材料可以通过一次或多次薄膜沉积制程被沉积。薄膜沉积制程可以包含一次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在电源线路104A、104B以及信号线106A-106D的材料上。在沉积电源线路104A、104B以及信号线106A至106D材料后，蚀刻以及平坦化制程被执行而产生如图15A所绘示的电源线路104A、104B以及信号线106A-106D。
图15B为图15A根据本揭露的一实施例中集成电路100的俯视图。图15B的俯视角度绘示了电源线路104A和104B以及信号线106A-106D如何延伸跨越集成电路100。图15B也绘示了信号线106B-106D上的断口。
在一实施例中，电源线路104A和104B以及信号线106A-106D，如图1A和图1B所示，可以通过移除剩余的部分第一硬遮罩层103而获得。剩余的部分第一硬遮罩层103可以通过一次或多次蚀刻制程，包含一次或多次湿式蚀刻、一次或多次干式蚀刻或其他形式的蚀刻制程而被移除。
图16A-图21绘示了能获得如图1A和图1B所示的电源线路104A和104B以及信号线106A-106D的第二制程，由如图9A和图9B所绘示的一实施例的结构开始。
图16A为根据一实施例所绘示的在制造过程中的集成电路100的截面图。在图16A中的实施例对图2A-图9B的制程进行了一个调整。特别是，在形成心轴112之前，电介质材料层150先被沉积。电介质材料层150可以包含一种或多种氧化硅、氮化硅或其他种类的电介质层。电介质材料层150的厚度可以介于10nm至500nm之间。电介质材料层可以如前所述的通过一次或多次薄膜沉积制程被沉积。在不脱离本揭露的一实施例的范围的情况下，电介质材料层150可以包含与前所述不同的材料、厚度以及沉积制程。图16A假设第一间隔物114和底层130以图9B中所绘示的关系被形成。
在一实施例中，掺杂物种152在集成电路100中通过一次或多次掺杂物布植制程被布植。例如，掺杂物种152可以透过离子布植制程，即在两个不同角度下用离子轰击集成电路100，而被布植。被选择的离子布植角度能使电介质材料层150所暴露的中心区域自两个角度接收到掺杂物离子，且其他电介质材料层150所暴露的部分只能接收到单一个方向的掺杂物离子。最终使得一个高度掺杂区域154在电介质材料层150中形成。高度掺杂区域154相较于电介质材料层150所暴露的邻近高度掺杂区域154的部分被高度掺杂。
在一实施例中，掺杂物种包含硼。或者，在不脱离本揭露的一实施例的范围的情况下，掺杂物种可以包含除了硼以外的掺杂物。在一实施例中，掺杂物浓度在高度掺杂区域154为介于10^7cm^-3以及10^10cm^-3。在不脱离本揭露的一实施例的范围的情况下，其他掺杂物浓度可以被应用。
图16B为图16A一根据本揭露的一实施例中集成电路100的俯视图。图16B的俯视角度绘示了高度掺杂区域154与第一间隔物114沿相同方向延伸。
图17为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图17中，底层130透过一次或多次蚀刻制程被移除。一次或多次蚀刻制程相对于电介质材料层150和第一间隔物114选择性地蚀刻底层130。一次或多次蚀刻制程可以包含一次或多次干式蚀刻、湿式蚀刻、干式或湿式蚀刻的组合或其他蚀刻制程。
图18为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图18中，电介质材料层150通过蚀刻制程被蚀刻。蚀刻制程中，相对于高度掺杂区域154选择性地蚀刻电介质材料层150中未被掺杂或轻微掺杂的部分。一次或多次蚀刻制程为非等向性蚀刻并且选择性地朝向下方蚀刻。
高度掺杂区域154定义用于信号线106B和106C的图案。特别是，信号线106B和106C依据在基材102上介于剩余的电介质材料层150以及高度掺杂区域154之间的间隙位置被形成。对电介质材料层150蚀刻并且在介于高度掺杂区域154及与其相邻的第一间隔物114之间留下开口或间隙155。
图19为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图19中，高度掺杂区域154以及第一间隔物114被当作蚀刻第二硬遮罩层110以及第一硬遮罩层103的遮罩。第一及第二硬遮罩层103、110可以被连续蚀刻制程所蚀刻。第一蚀刻制程可以蚀刻第二硬遮罩层110的暴露区域。第二蚀刻制程可以蚀刻第一硬遮罩层103的暴露区域。
在一实施例中，在蚀刻第二硬遮罩层110之后，第一间隔物114、电介质材料层150以及高度掺杂区域154可以透过一次或多次蚀刻制程被移除。暴露的部分第一硬遮罩层103可以接着通过使用第二硬遮罩层110作为遮罩而被蚀刻。
图20为一根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图20中，第二硬遮罩层110已经被移除。
图21为一根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。导体材料被沉积、蚀刻并且平坦化进而如图16A和图16B中所示，在介于剩余的部分第一硬遮罩层103之间形成电源线路104A和104B以及信号线106A-106D。至此，第一硬遮罩层103可以被移除，并制作出如图1A和图1B中所示具有电源线路104A和104B以及信号线106A-106D的单位晶胞结构。
虽然没有在图16A-图21中示出，在形成高度掺杂区域154之后并在蚀刻电介质材料层150之前，一个图案化信号线106B和106C断口的制程可以被执行。此制程可以与之前应用在信号线106D上的断口制程相同，即是，针对图3A-图4B所绘示及描述的剩余有机电介质材料124(或其他材料)。特别指的是一个和遮罩堆叠115具有相同材料及性质的遮罩堆叠可以在暴露的部分集成电路100上被形成。类似于沟槽121的沟槽可以依据信号线106B和106C所需要的断口位置上被形成。一有机电介质层或其他材料可以被沉积在沟槽中并且被回蚀，如图3A-图4B中描述的留下选定给信号线断口的有机电介质材料124沉积物。
图22-图27为根据本揭露的一实施例绘示了能获得电源线路104A和104B以及信号线106A-106D的第三制程。
图22为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。由如图9A和图9B所绘示的一实施例结构开始，第三间隔层159被沉积在暴露的集成电路100表面。第三间隔层159的厚度基本上等于第一间隔物114原本沉积的厚度。第三间隔层159可以通过一次或多次薄膜沉积制程沉积。薄膜沉积制程可以包括一次或多次化学气相沉积、电浆化学气相沉积、物理气相沉积、电浆物理气相沉积、溅射、原子层沉积或者其他种类的薄膜沉积制程。在不脱离本揭露的一实施例的范围的情况下，其他未被叙述的薄膜沉积制程可以被应用在第三间隔层159上。
第三间隔层159可以包含一种金属、一种电介质材料或是其他种类的材料。第三间隔层159包括一种材料能相对于第一间隔物114被选择性蚀刻。在一实施例中，第三间隔层159包含钌。在不脱离本揭露的一实施例的范围的情况下，其他材料、厚度以及沉积制程可以被应用在形成第三间隔层159上。
图23为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图23中，第三间隔层159被计时蚀刻而使第三间隔层159的一个可被选择的厚度被蚀刻掉。特别是，第三间隔层159通过蚀刻去移除位于底层130、第一间隔物114和第二硬遮罩层110顶部的第三间隔层159。因为增加了第三间隔层159的厚度，在第一间隔物114侧壁留有剩余的第三间隔物160。因为增加了第三间隔层的厚度，因此计时蚀刻没有完全蚀刻掉第三间隔层。
图24为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。第四间隔层被沉积并回蚀使得第四间隔物162被置于位于第二硬遮罩层110上的剩余的部分第三间隔物160之间。第四间隔层所使用的材料可以与第一间隔物114相同。第三间隔物160是能相对于第四间隔物162被选择性地蚀刻的。
图25为一根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。在图25中，底层130以及第三间隔物160透过一次或多次蚀刻制程被移除。第四间隔物162以及第一间隔物114被保留，根据他们定义出开口122和第二开口163并用于第一和第二电源线路104A和104B以及信号线106A-106D的图案。
图26为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。第二硬遮罩层110透过以第一间隔物114和第四间隔物162做为遮罩并进行一次或多次蚀刻制程而被移除。第一硬遮罩层103透过以第一间隔物114和第四间隔物162做为遮罩并进行一次或多次蚀刻制程而被移除。或者，在蚀刻第二硬遮罩层110之后，第一间隔物114和第四间隔物162可以在蚀刻第一硬遮罩层103之前被移除。
图27为根据本揭露的一实施例所绘示的在制造过程中的集成电路100的截面图。导电材料被沉积、蚀刻和平坦化并在如图16A和图16B中所述的关系于介在剩余的部分第一硬遮罩层103之间形成电源线路104A和104B以及信号线106A-106D。由此，第一硬遮罩层103可以被移除，并制作出如图1A和图1B中所示的具有电源线路104A和104B以及信号线106A-106D的单位晶胞结构。
虽然没有在图22-图27中示出，在移除第三间隔层且在底层130之前，一个图案化信号线106B和106C断口的制程可以被执行。此制程可以与之前应用在信号线106D上的断口制程相同，即是，针对图3A-4B所绘示及描述的剩余有机电介质材料124(或其他材料)。特别是，一个和遮罩堆叠115具有相同材料及性质的遮罩堆叠可以在暴露的部分集成电路100上被形成。类似于沟槽121的沟槽可以依据信号线106B和106C所需要的断口位置被形成。有机电介质层或其他材料可以被沉积在沟槽中并且被回蚀，如图3A-图4B中描述的留下选定给信号线断口的有机电介质材料124沉积物。
图28是根据本揭露的一实施例的用于形成集成电路的方法2800的流程图。在步骤2802中，方法2800包含透过第一微影制程在位于基材的硬遮罩上形成多个第一间隔物，第一间隔物定义的第一开口定义出一个用于单位晶胞第一及第二电源线路以及介于第一及第二电源线路之间的第一及第二信号线的图案。一实施例中，第一间隔物为图5A中的第一间隔物114。一实施例中，硬遮罩为图2A中的第一及第二硬遮罩层103、110。一实施例中，一基材为图1A中的基材102。一实施例中，第一开口为图6A中的开口122。一实施例中，第一及第二电源线路为图1A中的电源线路104A和104B。一实施例中，第一及第二信号线为图1A中的信号线106A和106D。在步骤2804中，方法2800包含在硬遮罩上形成一个第二间隔物并在介于第二间隔物与两个第一间隔物之间定义出第二开口，其中第二开口定义一个用于单位晶胞中介于第一及第二电源线路之间的第三及第四信号线的图案。一实施例中，第二间隔物为图12中的第二间隔物146。一实施例中，第二开口为图13中的开口147。一实施例中，第三及第四信号线为图1A中的信号线106B和106C。在步骤2806中，形成第二间隔物包含在介于两个第一间隔物之间沉积一种自组合材料，其中自组合材料将自组合成一种第一材料和一种第二材料。一实施例中，第一材料为图10A中的第一聚合物材料140。一实施例中，第二材料为图10A中的第二聚合物材料142。在步骤2810中，形成第二间隔物包含相对于第一材料选择性地移除第二材料。在步骤2810中，形成第二间隔物可以包含在移除第二材料所留下的间隙之间形成第二间隔物。
图29是根据本揭露的一实施例的用于形成集成电路的方法2900的流程图。在步骤2902中，方法2900包含在基材上形成硬遮罩。一实施例中，硬遮罩为图2A中的第一及第二硬遮罩层103和110。一实施例中，基材为图1A中的基材102。在步骤2904中，方法2900包含在硬遮罩上形成电介质材料层。一实施例中，电介质材料层为图16A中的电介质材料层150。在步骤2906中，方法2900包含透过第一微影制程在电介质材料层上形成多个第一间隔物并且这些第一间隔物透过定义用于单位晶胞第一及第二电源线路以及介于第一及第二电源线路之间的单位晶胞信号线的第一间隙相互被分开。一实施例中，第一间隔物为图5A中的第一间隔物114。一实施例中，第一开口为图6A中的开口122。一实施例中，第一及第二电源线路为图1A中的第一及第二电源线路104A和104B。一实施例中，第一及第二信号线为图1A中的信号线106A和106D。在步骤2908中，方法2900包含在电介质材料层上介于两个第一间隔物之间形成一个高度掺杂区域，其中在介于高度掺杂区域和两个第一间隔物之间为第二间隙，第二间隙定义用于介于第一及第二信号线之间的单位晶胞第三和第四信号线的图案。一实施例中，高度掺杂区域为图16A中的高度掺杂区域154。一实施例中，第二间隙为图18中的间隙155。
图30是根据本揭露的一实施例的用于形成集成电路的方法3000的流程图。在步骤3002中，方法3000包含在位于基材上的硬遮罩上形成多个第一间隔物，第一间隔物定义的第一开口定义了用于单位晶胞第一及第二电源线路以及介于第一及第二电源线路之间的单位晶胞第一及第二信号线的图案。一实施例中，第一间隔物为图5A中的第一间隔物114。一实施例中，硬遮罩为图2A中的第一及第二硬遮罩层103和110。一实施例中，基材为图1A中的基材102。一实施例中，第一开口为图6A中的开口122。一实施例中，第一及第二电源线路为图1A中的第一及第二电源线路104A和104B。一实施例中，第一及第二信号线为图1A中的信号线106A和106D。在步骤3004中，方法3000包含在两个第一间隔物之间形成两个第二间隔物，其中相对于第一间隔物第二间隔物能被选择性地蚀刻。一实施例中，第二间隔物为图23中的间隔物160。在步骤3006中，方法3000包含在硬遮罩上介于第二间隔物之间的间隙形成一个第三间隔物。一实施例中，第三间隔物为图24中的第四间隔物162。在步骤3008中，方法3000包含在介于第三间隔物以及两个第一间隔物之间的位置，通过移除第二间隔物定义第二开口，其中第二开口定义用于介在第一及第二电源线路之间的单位晶胞第三及第四信号线的图案。一实施例中，第二开口为图25中的第二开口163。一实施例中，第三及第四信号线为图1A中的信号线106B和106C。
一实施例为制作一个集成电路的方法，包含透过第一微影制程在位于基板上的第一硬遮罩上形成多个第一间隔物。第一间隔物定义出第一开口，第一开口定义于用于单位晶胞第一及第二电源线路以及介于第一及第二电源线路之间的单位晶胞第一及第二信号线的图案。此方法包含在硬遮罩上形成一个第二间隔物并在介于第二间隔物及两个第一间隔物之间的位置定义第二开口。第二开口定义用于位于第一及第二电源线路之间的单位晶胞第三及第四信号线的图案，其中形成第二间隔物包含形成一个第二间隔物包含在介于两个第一间隔物之间沉积一种自组合材料，其中第一间隔物材料会自组合成第一材料和第二材料，相对于第一材料选择性地移除第二材料，并且在通过移除第二材料所留下的间隙中形成第二间隔物。在一些实施例中，方法更进一步包含移除第一材料，在第一间隔物及第二间隔物的存在下通过蚀刻硬遮罩而图案化硬遮罩，以及通过沉积金属在基材由硬遮罩所暴露的区域上而形成第一及第二电源线路及第一、第二、第三和第四信号线。在一些实施例中，信号线之间距小于20nm。在一些实施例中，第一及第二电源线路各具有一个宽度，此宽度为单位晶胞的个别信号线宽度的至少2倍。在一些实施例中，方法进一步包含基于一第二微影制程在第一开口中的选定位置通过沉积有机介电材料于硬遮罩上而定义用于第一及第二信号线中的一或多个断口的图案。在一些实施例中，方法进一步包含基于第二微影制程在第二开口中的选定位置通过沉积有机介电材料于硬遮罩上而定义用于第三及第四信号线中的一或多个断口的图案。在一些实施例中，第一及第二材料包含聚苯乙烯及聚甲基丙烯酸甲酯。在一些实施例中，第一微影制程为一种极紫外光微影制程。
一实施例为制作一个集成电路的方法，包含形成一个硬遮罩在基板上，形成一电介质材料层在硬遮罩上，以及透过第一微影制程形成多个第一间隔物在电介质材料层上，并且第一间隔物通过第一间隙相互分离，第一间隙定义用于单位晶胞第一及第二电源线路以及介于第一及第二电源线路之间的单位晶胞第一及第二信号线的图案。此方法包含在电介质材料上介于两个第一间隔物之间形成一个高度掺杂区域。在介于高度掺杂区域以及两个第二间隔物之间有第二间隙，第二间隙定义用于介于第一及第二电源线路的单位晶胞第三及第四信号线的图案。在一些实施例中，方法进一步包含以不蚀刻高度掺杂区的蚀刻剂蚀刻介电材料层由第一间隔物所暴露的部位。在一些实施例中，方法进一步包含在第一间隔物该高度掺杂区的存在下通过蚀刻硬遮罩而图案化硬遮罩，以及通过沉积金属于基材由硬遮罩所暴露的区域而形成第一及第二电源线路及第一、第二、第三及第四信号线。在一些实施例中，介电材料层包含二氧化硅。在一些实施例中，高度掺杂区的掺杂浓度高于1E7 cm^-3。在一些实施例中，形成高度掺杂区包含执行离子布植制程于选定的角度以在介电材料层于第一间隔物的两者之间的中心区域相对于介电材料层于第一间隔物的两者之间的外围区域有更大量的掺杂。在一些实施例中，掺杂物包含硼。
一实施例为制作一个集成电路的方法，包含在位于基材上的硬遮罩上形成多个第一间隔物。第一间隔物定义第一开口，第一开口定义用于单位晶胞第一及第二电源线路以及介于第一及第二电源线路之间的单位晶胞第一及第二信号线的图案。方法包含在介于两个第一间隔物形成两个第二间隔物，其中第二间隔物相对于第一间隔物是能被选择性地蚀刻的，在硬遮罩上位于两个第二间隔物之间的间隙形成第三间隔物，以及在介于第三间隔物以及两个第一间隔物之间透过移除第二间隔物去定义第二开口。第二开口定义用于介于第一及第二电源线路的单位晶胞第三及第四信号线的图案。在一些实施例中，方法进一步包含在第一间隔物及第三间隔物的存在下通过蚀刻硬遮罩而图案化硬遮罩，以及通过沉积金属于基材由硬遮罩所暴露的区域形成第一及第二电源线路与第一、第二、第三及第四信号线。在一些实施例中，第一间隔物及该第三间隔物为相同材料。在一些实施例中，第一间隔物包含二氧化钛。在一些实施例中，方法包含形成第一间隔物包含沉积介电材料层在该硬遮罩上，通过微影制程图案化介电材料层而自介电材料层定义多个心轴，沉积第一间隔层于心轴上及硬遮罩在心轴间的暴露区域，以及通过从心轴顶部移除第一间隔层而自第一间隔层定义第一间隔物。
前述内容概述了几个实施例的特征，使得本领域技术人员能够更好理解本揭露的一实施例的内容。本领域技术人员应当理解，他们可以轻易地将本揭露的一实施例的内容用于设计或修改其他过程和结构基础，以实现与本揭露的一实施例相同的目的和优点。本领域技术人员也应该理解，这样等效的构造不脱离本揭露的一实施例的精神以及范围，并且在不脱离本揭露的一实施例的精神及范围的情况下，他们可以进行各种改变、替换和变更。

Claims (1)

1.一种制造集成电路的方法，其特征在于，包含：
以一第一微影制程形成多个第一间隔物于位在一基材上的一硬遮罩上，该些第一间隔物定义第一开口，该些第一开口对应于用于一单位晶胞的第一及第二电源线路与该单位晶胞位于该第一及第二电源线路之间的第一及第二信号线的一图案；
形成一第二间隔物于该硬遮罩上以于该第二间隔物与该些第一间隔物中的两者之间定义第二开口，其中该些第二开口对应于用于该单位晶胞位于该第一及第二电源线路之间的第三及第四信号线的一图案，其中形成该第二间隔物包含：
沉积一自组装材料于该些第一间隔物中的该两者之间，其中该自组装材料自组装成一第一材料以及一第二材料；
相对于该第一材料选择性地移除该第二材料；以及
形成该第二间隔物于移除该第二材料所遗留下的一间隙中。
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