KR101564474B1 - 고밀도 패턴 형성 방법 - Google Patents

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거테즈 에스. 샌두
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마이크론 테크놀로지, 인크.
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Abstract

집적 회로(200)에서 절연된 피처의 밀도를 증가시키는 것을 포함하는 방법이 개시된다. 하나 이상의 실시예에서, 집적 회로(200)에서 절연된 피처의 시작 밀도보다 2배 이상 큰 절연된 피처의 최종 밀도를 갖는 절연된 피처의 패턴을 갖도록 집적 회로(200)를 형성하는 방법이 제공된다. 본 방법은 밀도 X를 갖는 기둥(122)의 패턴을 형성하는 단계 및 기둥(122) 사이에 적어도 X 밀도를 갖는 홀(140)의 패턴을 형성하는 단계를 포함할 수 있다. 기둥(122)은 선택적으로 제거되어 적어도 2X 밀도를 갖는 홀(141)의 패턴을 형성할 수 있다. 일부 실시예에서는, 밀도 2X를 갖는 기둥의 패턴을 제공하기 위해, 기판(100)에 대한 에피택셜 퇴적에 의한 것과 같이, 홀(141)의 패턴에 플러그(150)가 형성될 수 있다. 다른 실시예에서, 홀(141)의 패턴은 에칭에 의해 기판(100)으로 전사될 수 있다.

Description

고밀도 패턴 형성 방법{METHOD FOR FORMING HIGH DENSITY PATTERNS}
본 발명의 실시예는 반도체 공정에 관한 것으로서, 더 구체적으로는, 마스킹 기술에 관한 것이다.
보다 빠르고 작은 집적 회로에 대한 지속적인 요구가 있는데, 집적 회로를 형성하는 개별 소자 또는 전자 디바이스의 크기 및 그들 사이의 분리 간격을 감소시킴으로써 보다 빠르고 작은 집적 회로를 만들 수 있다. 기판 전역에서 회로 소자의 밀도를 증가시키는 이러한 공정을 통상적으로 "스케일링(scaling)"이라고 한다. 보다 빠르고 작은 집적 회로에 대한 요구의 결과로서, 절연된 피처(isolated features)를 고밀도로 형성하는 스케일링 방법에 대한 지속적인 요구가 있다.
첨부된 도면은, 반드시 실척일 필요가 없는 개략적인 것으로, 본 발명의 실시예를 예시하기 위한 것이지 제한하려는 것은 아니다.
도 1A는 본 발명의 하나 이상의 실시예에 따라서 공정을 예시하는 흐름도이다.
도 1B는 본 발명의 하나 이상의 실시예에 따라서 공정을 예시하는 다른 흐름도이다.
도 2는 본 발명의 하나 이상의 실시예에 따라서 부분적으로 형성된 집적 회로의 측단면도(cross-sectional side view)를 예시한다.
도 2A는 본 발명의 하나 이상의 실시예에 따라서 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 2B는 도 2A에 표시된 단면선(sectional line) 2B에 따른 도 2A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 3A는 본 발명의 하나 이상의 실시예에 따라서 기둥 패턴이 트리밍된 이후의 도 2A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 3B는 도 3A에 표시된 단면선 3B에 따른 도 3A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 4A는 본 발명의 하나 이상의 실시예에 따라서 기둥 패턴을 하부 마스킹 층으로 전사한 이후의 도 3A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 4B는 도 4A에 표시된 단면선 4B에 따른 도 4A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 5A는 본 발명의 하나 이상의 실시예에 따라서 마스킹 층 중 하나가 제거된 이후의 도 4A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 5B는 도 5A에 표시된 단면선 5B에 따른 도 5A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 6A는 본 발명의 하나 이상의 실시예에 따라서 기둥에 스페이서 재료를 퇴적하는 동안의 도 5A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 6B는 도 6A에 표시된 단면선 6B에 따른 도 6A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 7A는 본 발명의 하나 이상의 실시예에 따라서 스페이서 재료를 퇴적한 이후의 도 6A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 7B는 도 7A에 표시된 단면선 7B에 따른 도 7A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 8A는 본 발명의 하나 이상의 실시예에 따라서 스페이서 재료를 에칭한 이후의 도 7A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 8B는 도 8A에 표시된 단면선 8B에 따른 도 8A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 9A는 본 발명의 하나 이상의 실시예에 따라서 추가로 스페이서 재료를 에칭한 이후의 도 8A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 9B는 도 9A에 표시된 단면선 9B에 따른 도 9A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 10A는 본 발명의 하나 이상의 실시예에 따라서 기둥을 에칭한 이후의 도 9A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 10B는 도 10A에 표시된 단면선 10B에 따른 도 10A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 11A는 본 발명의 하나 이상의 실시예에 따라서 플러그를 형성한 이후의 도 10A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 11B는 도 11A에 표시된 단면선 11B에 따른 도 11A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
도 12A는 본 발명의 하나 이상의 실시예에 따라서 스페이서 재료를 제거한 이후의 도 11A의 부분적으로 형성된 집적 회로의 상면도를 예시한다.
도 12B는 도 12A에 표시된 단면선 12B에 따른 도 12A의 부분적으로 형성된 집적 회로의 측단면도를 예시한다.
여기에서 설명되는 실시예는 고밀도의 절연된 피처 패턴을 형성하는 방법을 제공한다. 하나 이상의 실시예에서, 집적 회로에서 시작 피처 밀도보다 2배 이상 높은 최종 피처 밀도를 갖는 피처 패턴으로 집적 회로를 형성하는 방법이 제공된다. 본 방법은 밀도 X의 절연된 기둥 패턴(pattern of isolated pillars)을 형성하는 단계를 포함할 수 있다. 본 방법은, 기둥 위 및 주위에(on and around) 스페이서 재료를 블랭킷 퇴적(blanket deposit)하는 것 등에 의해 기둥 주위에 스페이서를 형성하고, 이어서 스페이서 재료를 등방성 에칭하여 적어도 약 X의 밀도를 갖는 홀 패턴을 형성하는 단계를 더 포함할 수 있다. 기둥을 선택적으로 제거하여 적어도 약 2X의 밀도를 갖는 홀 패턴을 갖는 마스크를 형성할 수 있다. 일부 실시예에서는, 적어도 2X의 밀도를 갖는 기둥 패턴을 제공하기 위해, 기판에 대한 에피택셜 퇴적(epitaxial deposition) 등에 의해 마스크의 홀 패턴에 플러그를 형성할 수 있다. 다른 실시예에서는, 마스크의 홀 패턴을 기판으로 에칭하여 기판에 홀 패턴을 마련할 수 있다.
이제부터는 유사 참조 번호가 전체에 걸쳐 유사 부분을 의미하는 도면을 참조할 것이다.
도 1A는 본 발명의 일부 실시예에 따른 공정 단계의 일반적인 순서를 예시한다. 도 1A의 단계 1에서는, 기판 위에 형성되는 층 또는 적층으로 에칭하거나 복수개 기둥을 디파인하는 패턴으로 기판 위에 재료를 형성하는 것 등에 의해, 기판 상에 복수의 기둥을 형성한다. 예를 들어, 포토리소그래피에 의해, 포토레지스트를 선택적으로 노광하고 이어서 그 포토레지스트를 현상하여 포토레지스트에 의해 형성되는 기둥 패턴을 남김으로써 기둥을 형성할 수 있다. 여기에서 사용되는 바와 같이, 구조를 "형성하는 것"은 구조를 만들기 위한 단계들을 수행하거나 이미 만들어진 구조를 제공하는 것을 포함한다. 단계 3에서는, 기둥 사이에 개구부 패턴(pattern of openings)을 남기면서 기둥 사이의 공간을 채우도록 기둥 위 및 주위에 스페이서 재료를 형성한다. 단계 5에서는, 스페이서 재료를 에칭하여 하부 재료까지 완전히 개방되는 홀 패턴을 형성하는데, 홀의 밀도는 적어도 기둥 패턴의 밀도와 같다. 단계 7에서는, 기둥을 제거하여 추가의 홀을 형성함으로써, 이전에 기판 상에 형성된 기둥 패턴의 밀도의 적어도 2배의 밀도를 갖는 홀 패턴을 제공한다.
도 1B 내지 도 12B는 본 발명의 일부 실시예에 따른 공정 단계의 세부 순서를 개략적으로 예시한다. 단계 10에서는, 기판(100)을 제공하고 그 위에 제1 하드마스크 층(110)을 형성한다. (도 2는 단계 12가 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다.) 기판(100)은 반도체 공정에 적당한 다양한 워크피스(workpieces) 중 하나 이상을 포함할 수 있다. 예를 들어, 기판은 실리콘 웨이퍼를 포함할 수 있다. 하나 이상의 실시예에서, 제1 하드마스크 층(110)은, 다른 재료의 예시된 이미징 또는 마스킹 스택에 관해 우수한 에칭 선택성을 갖는 것으로 밝혀진 비정질 탄소, 예를 들어 투명 탄소를 포함한다. 비정질 탄소를 형성하는 방법은 A. Helmbold, D. Meissner, Thin Solid Films, 283 (1996) 196-203 및 2006년 9월 21일에 "PITCH REDUCED PATTERNS RELATIVE TO PHOTOLITHOGRAPHY FEATURES"라는 명칭으로 공개된 미국 특허 출원 공개 제2006/0211260호에 개시되어 있는데, 이들 전체는 참조로서 본원에 원용된다. 예시된 실시예에서는, 이후 단계들에서의 에칭 동안 제1 하드마스크 층(110)을 보호하고 및/또는 포토리소그래피에 의한 패턴 형성의 정확성을 향상시키기 위해, 제1 하드마스크 층(110) 위에 제2 하드마스크 층(112)을 또한 형성한다. 하나 이상의 실시예에서, 제2 하드마스크 층(112)은 원치않는 광 반사를 방지하여 포토리소그래피를 용이하게 할 수 있는, DARC 또는 BARC/DARC 등의 반사 방지 코팅(ARC; anti-reflective coating)을 포함한다.
단계 12에서는, 제2 하드마스크 층(112) 상에 선택적으로 디파인가능한 층(120; selectively definable layer)을 형성한다. 선택적으로 디파인가능한 층(120)은 반도체 제조시에 마스크를 제공하기 위한 주지 공정에 따라 포토레지스트를 이용하여 형성될 수 있다. 예를 들어, 포토레지스트는 157nm, 193nm, 248nm 또는 365nm 파장 시스템, 193nm 파장 이머전(immersion) 시스템, (13.7nm 파장 시스템을 포함하는) 극자외선 시스템 또는 전자 빔 리소그래피 시스템에 적합한 임의의 포토레지스트일 수 있다. 또한, 마스크리스(maskless) 리소그래피 또는 마스크리스 포토리소그래피를 이용하여 선택적으로 디파인가능한 층(120)을 디파인할 수 있다. 바람직한 포토레지스트 재료의 예로는 ArF(argon fluoride) 감광성 포토레지스트, 즉 ArF 광원과 함께 사용하기에 적합한 포토레지스트와, KrF(krypton fluoride) 감광성 포토레지스트, 즉 KrF 광원과 함께 사용하기에 적합한 포토레지스트가 있다. ArF 포토레지스트는 바람직하게는 비교적 단파장인 광, 예를 들어 193nm를 이용하는 포토리소그래피 시스템과 함께 사용된다. KrF 포토레지스트는 바람직하게는 248nm 시스템과 같은 장파장 포토리소그래피 시스템과 함께 사용된다. 다른 실시예에서, 선택적으로 디파인가능한 층(120)과 임의의 후속 레지스트 층은 나노-임프린트(nano-imprint) 리소그래피에 의해, 예를 들어 몰드 또는 기계적인 힘을 이용하여 레지스트를 패터닝하는 것에 의해 패터닝될 수 있는 레지스트로 형성될 수 있다. 도 2A 및 도 2B는 단계 12가 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 도 2A 및 도 2B에 도시된 바와 같이, 선택적으로 디파인가능한 층(120)은, 실질적으로 원형 단면을 갖는 복수의 기둥(121)을 포함하는 마스크 패턴을 포함할 수 있다. 선택적으로 디파인가능한 층(120)에서의 기둥(121)의 폭은 A이다. 기둥(121)은 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 하나 이상의 실시예에서, A는 리소그래피 기술을 이용하여 형성 가능한 최소 피처 크기와 실질적으로 같을 수 있다. 다른 실시예에서, 기둥(121)은, 포토리소그래피에 의해 형성되는 패턴의 정확성을 향상시키기 위해, 포토리소그래피에 의해 형성되고 이어서 트리밍되는 형성 가능한 최소 피처 크기보다 큰 폭 A를 갖도록 형성될 수 있다. 포토리소그래피 기술은 통상적으로 그 기술의 크기 한도를 넘는 크기를 가진 피처를 더욱 쉽고 정확하게 형성할 수 있다는 것을 알 수 있을 것이다.
도 2A에 도시된 바와 같이, 기둥(121a)과 기둥(121b) 사이와 같은, 가장 인접한 기둥들(121)의 중심 사이의 거리는 B이다. 예시된 실시예에서, B는 실질적으로 폭 A의 2배와 같은데, 이는 여기에서 설명되는 바와 같이 행과 열로 배열되는 홀 패턴을 형성하는 데에 유리하다. 폭 A가 거리 B의 1/2보다 큰 실시예에서는, 이하 설명되는 바와 같이 치수(C, D 및 E)를 실현하기 위해, 트리밍 단계 14 동안에 선택적으로 디파인가능한 층(120)의 기둥(121)을 트리밍한다. 도 2A 및 도 2B에 도시된 마스크 패턴은 중심이 정사각형의 꼭지점에 위치하는 기둥(121)을 포함하지만, 이하 더욱 상세하게 설명되는 바와 같이, 다른 패턴도 가능하다.
도 3A 및 도 3B는 도 1B의 단계 14가 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 단계 14에서는, 선택적으로 디파인가능한 층(120)을 O2/Cl2 또는 O2/HBr 플라즈마에 가하는 것 등에 의해 선택적으로 디파인가능한 층(120)을 트리밍한다. 도 3B는 트리밍 단계 14 이후에, 폭 A보다 작은 폭 C를 갖는 선택적으로 디파인가능한 층(120)의 기둥(121)을 도시한다. 따라서, 트리밍 단계 14는 바람직하게는 선택적으로 디파인가능한 층(120)을 패터닝하는 데에 이용되는 리소그래피 기술을 이용하여 형성 가능한 최소 피처 크기보다 작은 피처 크기를 제공할 수 있다. 하나 이상의 실시예에서, 폭 C는 실질적으로 다음의 수학식 1과 동일하다.
Figure 112010043302849-pct00001
또한, 도 3B는, 트리밍 단계 14 이후에, 기둥(121a)과 기둥(121c) 사이와 같은, 선택적으로 디파인가능한 층(120)의 멀리 떨어진 2개의 기둥(121) 사이의 거리가 E라는 것을 나타낸다. 하나 이상의 실시예에서, 거리 E는 실질적으로 다음의 수학식 2와 동일하다.
Figure 112010043302849-pct00002
도 3A는, 트리밍 단계 14 이후에, 기둥(121a)과 기둥(121b) 사이와 같은, 선택적으로 디파인가능한 층(120)의 인접한 기둥(121) 사이의 거리가 D라는 것을 나타낸다. 하나 이상의 실시예에서, 거리 D는 실질적으로 수학식 3과 동일하다.
Figure 112010043302849-pct00003
Y는 여기에서 거리의 치수를 가진 승수로서 사용되어 하나 이상 실시예의 패턴에서의 다양한 치수 사이의 관계를 명료하게 한다. 도 3A 및 도 3B에서 C는 실질적으로 수학식 4와 동일하지만,
Figure 112010043302849-pct00004
Y는, 공지의 리소그래피 기술을 이용하여 형성 가능한 최소 피처 크기를 포함하는, 0보다 큰 임의의 실수일 수 있으며, 단계 12 이후의 기둥(121)의 폭 A에 대해 반드시 어떤 관계를 가질 필요는 없다.
이들 치수의 패턴을 가진 선택적으로 디파인가능한 층(120)은, 후속 단계에서, 바람직하게는 선택적으로 디파인가능한 층(120)에서의 기둥 패턴(121)과 정렬되는 스페이서 디파인 홀 패턴(pattern of spacer-defined holes)을 생성할 수 있다. 특히, 도 3A에 도시된 선택적으로 디파인가능한 층(120)의 패턴은 열과 행으로 형성되는 한 세트의 기둥(121)으로 설명될 수 있는데, 이 경우, 가장 왼쪽의 기둥(121a)은 제1 열 제2 행에 배치되고, 가장 위쪽의 기둥(121b)은 제2 열 제1 행에 배치되며, 가장 아래쪽 기둥(121d)은 제2 열 제3 행에 배치되고, 가장 오른쪽 기둥(121c)은 제3 열 제2 행에 배치된다. 앞서 설명된 치수를 이용하여 마스크 패턴을 형성하는 경우, 후속 단계들에서 형성되는 홀은 바람직하게는 동일한 열과 행의 비어있는 위치(open positions)에 배치됨으로써, 홀 패턴이 기둥 패턴과 정렬된다. 이하 더 상세하게 설명되는 도 8A는 홀(140a)이 제1 열 제1 행에 배치되고, 다른 홀(140d)이 제1 열 제3 행에 배치되며, 또 다른 홀(140c)이 제2 열 제2 행에 배치되고, 또 다른 홀(140b)이 제3 열 제1 행에 배치되며, 또 다른 홀(140e)이 제3 열 제3 행에 배치되는 홀(140) 패턴을 나타낸다.
도 1B의 단계 16에서는, 선택적으로 디파인가능한 층(120)을 통해 제2 하드마스크 층(112)을 이방성 에칭하는 것 등에 의해, 선택적으로 디파인가능한 층(120)의 기둥 패턴(121)을 제2 하드마스크 층(112)으로 전사한다.
도 4A 및 도 4B는, 도 1B의 단계 20이 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 단계 20에서는, 선택적으로 디파인가능한 층(120) 및 제2 하드마스크 층(112)을 통해 제1 하드마스크 층(110)을 이방성 에칭하는 것에 의해 제1 하드마스크 층(110)에 기둥(122)을 형성한다. 도 4A 및 도 4B에 도시된 바와 같이, 단계 20에서 형성되는 기둥(122)은 선택적으로 디파인가능한 층(120)에서의 패턴과 실질적으로 동일한 패턴을 가질 수 있다. 선택적으로 디파인가능한 층(120)은 에칭 단계 20 동안에 또는 이후에 제거될 수 있다. 제2 하드마스크 층(112)을 포함하는 실시예에서, 제2 하드마스크 층(112)은, 습식 스트립 에칭(wet strip etch)을 수행하는 것 등에 의해, 단계 22에서 제거될 수 있다. 다른 실시예에서, 선택적으로 디파인가능한 층(120)은 제1 하드마스크 층(110)에 기둥(122)을 디파인하는 데에 사용되는 동일한 에칭에 의해 제거된다. 도 5A 및 도 5B는 선택적으로 디파인가능한 층(120)을 제거한 후에 부분적으로 형성된 집적 회로(200)를 예시한다.
도 1B의 단계 30에서는, 기둥(122) 상에 스페이서 재료(130)(도 6A, 도 6B)를 퇴적한다. 도 6A 및 도 6B는, 도 1B의 단계 30이 수행되는 동안에 부분적으로 형성된 집적 회로(200)를 예시한다. 스페이서 재료는, 산화물, 예를 들어 실리콘 산화물과 같은 절연 재료, 특히 기둥(122) 및 다른 노출 표면의 재료에 대하여 선택적으로 에칭 가능한 재료를 포함할 수 있다. 다른 스페이서 재료의 예로는 실리콘 질화물, Al2O3, TiN 등이 있다. 하나 이상의 실시예에서, 퇴적 단계 30은, 스페이서 재료(130)를 CVD(chemical vapor deposition)에 의해 블랭킷 퇴적하는 것 등에 의해, 기둥(122) 및 기판(100) 상에 스페이서 재료(130)를 균일하게 퇴적하는 단계를 포함한다.
도 6A 및 도 6B는, 스페이서 재료(130)가 기둥(122)에 퇴적됨에 따라, 스페이서 재료(130)가 두께 F를 갖는 층을 형성하는 시점에서, 스페이서 재료(130)가 인접 기둥(122) 사이의 공간을 채우는 것을 나타낸다. 하나 이상의 실시예에서, 두께 F는 실질적으로 수학식 5와 동일하다.
Figure 112010043302849-pct00005
바람직하게는, 스페이서 재료(130)는 가장 가까운 인접 기둥(122) 사이의 공간을 채우는 것 이상으로 계속해서 퇴적됨으로써, 가장 가까운 인접 기둥(122)을 둘러싸는 스페이서 재료(130)가 모여 실질적으로 원형 단면을 갖는 공동(voids)을 형성한다. 바람직하게는, 선구체와 상호 작용하는 비교적 높은 표면적을 갖는 코너로 인해, 모여 형성되는 코너에서의 퇴적 속도가 기둥(122) 사이의 다른 부분에서의 퇴적 속도보다 커서, 기둥(122) 사이의 개방 공간의 코너가 둥글게 된다는 것이 밝혀졌다.
도 7A 및 도 7B는, 퇴적 단계 30이 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 도 7A 및 도 7B에 도시된 바와 같이, 충분한 스페이서 재료(130)가 퇴적되어 실질적으로 원형 단면을 갖는 홀(140)을 형성한다. 홀(140)은, 앞서 설명된 바와 같이, 기둥(122)의 패턴과 정렬되는 패턴으로 생성되고, 홀의 밀도는 부분적으로 형성된 집적 회로의 예시된 부분에서의 기둥(122)의 밀도보다 크다.
홀(140)의 둥근 단면을 실현하기 위해, 홀(140)의 폭이 기둥의 폭 C보다 작아지도록 스페이서 재료(130)를 많이 퇴적해야 할 수도 있다. 도 1B의 단계 32에서는, 홀(140)의 폭을 균일하게 확장하도록 등방성 에칭하는 것 등에 의해, 스페이서 재료(130)를 트리밍할 수 있다. 도 8A 및 도 8B는, 도 1B의 단계 32가 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 도 8B에 도시된 바와 같이, 홀(140)을 확장하기 위한 임의의 에칭 이후에, 스페이서 재료(130)의 층은 두께 G를 갖고, 홀(140)은 폭 H를 갖는 홀(141)을 형성하도록 확장된다. 하나 이상의 실시예에서, 폭 H 및 두께 G는 모두 실질적으로 기둥(122)의 폭 C와 동일하여, 바람직하게는 실질적으로 동일한 크기의 홀(141) 및 기둥(122)의 패턴을 제공한다. 도 1B의 단계 30 및 32는 원하는 형상과 크기의 홀(141)을 실현하기 위해 원하는 바에 따라 반복될 수 있다.
도 1B의 단계 34에서는, 스페이서 재료(130)(도 9A, 도 9B)를 이방성 에칭하여 기둥(122) 및 기판(100)의 상면을 노출시킨다. 도 9A 및 도 9B는, 도 1B의 단계 34가 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 홀(141)의 폭 H 및 홀(141)과 기둥(122) 사이의 스페이서 재료(130)의 두께 G는 실질적으로 단계 34 이전과 동일한 상태를 유지한다. 일부 실시예에서는, 단계 32 및 단계 34의 순서를 바꿀 수 있고, 그에 따라, 스페이서 재료(130)는, 예를 들어 등방성 에칭에 의해 트리밍되기 전에 이방성 에칭된다. 그러한 실시예에서는, 상이한 폭을 가진 홀이 형성될 수도 있다.
도 1B의 단계 40에서는, 스페이서 재료(130)에 대하여 제1 하드마스크 층(110)을 선택적으로 에칭하여 기둥(122)을 제거하는 것 등에 의해, 기둥(122)(도 9A, 도 9B)을 에칭한다. 도 10A 및 도 10B는, 도 1B의 단계 40이 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 이 단계에서는, 선택적으로 디파인가능한 층(120)에 형성된 피처의 밀도의 약 2배보다 크거나 같은 밀도를 갖는 홀(141) 패턴이 실현되었다. 더 나아가, 홀(141)은 포토리소그래피에 의해 선택적으로 디파인가능한 층(120)에 처음 형성된 기둥(121)보다 작은 피처 크기를 갖고, 홀(141)은 선택적으로 디파인가능한 층(120)에서의 기둥 패턴(121)과 정렬되는 패턴으로 생성된다.
도 1B의 단계 50에서는, 홀(141)에 플러그(150)(도 11A, 도 11B)를 형성한다. 도 11A 및 도 11B는, 도 1B의 단계 50이 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 플러그(150)는 기판(100)과 동일한 재료로 형성될 수 있다. 스페이서 재료(130)는 플러그(150)를 형성하는 재료에 대하여 선택적으로 에칭 가능하게 선택된다. 하나 이상의 실시예에서, 플러그(150)는 폴리실리콘으로 형성되고, 스페이서 재료(130)는 실리콘 산화물로 형성된다. 퇴적 단계 50은, CVD, PECVD(plasma enhanced chemical vapor deposition), 또는 스핀 코팅을 포함하지만 그것으로 제한되는 것은 아닌, 주지의 퇴적 공정에 따라 수행될 수 있다. 일부 실시예에서, 플러그(150)(도 11A 및 도 11B)는 에피택셜 성장에 의해 형성될 수 있다.
단계 60에서는, 스페이서 재료(130)를 선택적으로 에칭하는 것 등에 의해, 스페이서 재료(130)(도 11A, 도 11B)를 제거한다. 단계 50에서 스핀 코팅, CVD 또는 PECVD를 이용하여 플러그(150)를 퇴적하는 공정에서는, CMP(chemical mechanical polishing) 공정 등에 의해 먼저 표면을 평탄화하거나, 스페이서 재료(130)를 노출시키기 위해 플러그 재료 에치백(etch back) 공정을 수행해야 할 수도 있다.
도 12A 및 도 12B는, 단계 60이 수행된 이후에 부분적으로 형성된 집적 회로(200)를 예시한다. 선택적으로 디파인가능한 층(120)에 형성된 기둥의 밀도의 약 2배보다 크거나 같은 밀도로 플러그(150) 패턴이 기판(100)에 형성되었다. 더 나아가, 플러그(150)는 선택적으로 디파인가능한 층(120)에 처음 형성된 기둥(121)보다 작은 피처 크기를 갖고, 플러그(150)는 선택적으로 디파인가능한 층(120)에서의 기둥 패턴(121)과 정렬되는 패턴으로 생성된다.
앞서 설명된 방법은 선택적으로 디파인가능한 층(120)에 형성된 피처의 밀도의 약 2배보다 크거나 같은 밀도를 갖는 플러그 패턴을 제공할 수 있지만, 본 방법은 또한 원래 패턴의 밀도의 약 4배보다 크거나 같은 피처의 밀도로 패턴을 생성하도록 반복될 수 있다. 이어서, 본 방법은 원래 패턴의 밀도의 약 8배보다 크거나 같은 피처의 밀도로 패턴을 실현하도록 반복될 수 있고, 원하는 밀도에 도달될 때까지 반복될 수 있다. 예를 들어, 층(130)(도 10A 및 도 10B)을 마스크로서 이용하여 기판(100)에 패터닝되는 플러그(150) 또는 기둥이 본 방법의 후속 반복에서는 기둥(122)으로서 이용될 수 있다는 것을 알 수 있을 것이다. 예를 들어, 이들 기둥을 형성한 후에, 단계 30-60을 반복할 수 있다. 그에 따라, 밀도 2n을 갖는 절연된 피처를 형성할 수 있는데, 여기에서 n은 도 1A 및 도 1B의 방법이 반복되는 횟수이다.
여기에서 설명되는 실시예의 많은 변형이 가능하다. 예를 들어, 홀(141)과 기둥(122)이 앞서 설명된 방법에서는 동일한 크기를 갖지만, 일부 응용에서는, 기둥보다 크거나 작은 홀을 형성하는 것이 바람직할 수도 있다. 따라서, 스페이서 재료의 두께는 원하는 결과를 실현하도록 조정될 수 있다.
추가적으로, 앞서 설명된 방법은 대체로 원형 단면을 갖는 기둥 및 홀을 제공하지만, 다른 형태도 가능하다. 예를 들어, 기둥 및 홀이 대체로 정사각형, 직사각형, 또는 타원 형태의 단면을 가질 수 있다.
더 나아가, 앞서 설명된 방법은 기둥(122)의 패턴과 정렬되는 패턴으로 홀(140)을 제공하지만, 앞서 설명된 것과는 상이한 기둥 패턴, 예를 들어 기둥의 중심이 정사각형의 코너에 있는 패턴으로부터 시작하는 것에 의해, 기둥에 대하여 다른 위치에 홀을 배치할 수도 있다. 사용될 수 있는 다른 패턴의 일례로는 3개 기둥의 패턴을 들 수 있는데, 이 패턴은 3개 기둥 사이에 홀을 형성하는 데에 사용될 수 있다.
더 나아가, 앞서 설명된 실시예는 다른 영역을 제외한 집적 회로의 일부 영역에서 더 높은 밀도로 패턴을 선택적으로 생성하는 데에 사용될 수 있다. 새로운 더 높은 밀도 패턴이 형성되어야 하는 영역에서는, 피처가 스페이서 재료의 두께에의해 채워질 수 있을 정도로 작은 간격으로 피처들이 서로 떨어져 있을 수 있다. 더 높은 밀도 패턴을 원하지 않는 영역에서는, 피처가 스페이서 재료에 의해 채워질 수 없을 정도로 큰 간격으로 서로 떨어져 있을 수 있고, 및/또는 선택적으로 보호 마스크를 이용하여 스페이서 재료에 의해 형성되는 패턴이 기판(110)으로 전사되는 것을 방지하거나 스페이서 재료(130)에 의해 형성되는 동일한 개구부들에서의 퇴적을 방지할 수 있다. 이런 식으로, 고밀도 패턴이 다른 영역을 제외한 집적 회로의 일부 영역에 선택적으로 제공될 수 있다.
또한, 포토레지스트, ARC, 및 비정질 탄소를 포함하는 이미징 스택의 사용이 바람직하게는 스페이서 재료의 퇴적을 용이하게 하는 데에 적용될 수 있다는 것을 알 수 있을 것이다. 스페이서 재료의 CVD에 통상적으로 사용되는 온도는 바람직하지 않게는 포토레지스트를 변형시킬 수 있고, 그에 따라, 스페이서 재료가 위에 퇴적되는 기둥을 형성하는 데에 비정질 탄소가 사용된다. 저온 퇴적 공정(예를 들어, 원자층 퇴적)이 스페이서 재료를 퇴적하는 데에 사용되는 다른 실시예에서, ARC 및 비정질 탄소 층은 생략될 수 있고, 포토레지스트로 형성되는 기둥에 스페이서 재료가 퇴적될 수 있다.
앞서 설명된 실시예에 따르면, 일 방법이 제공된다. 그러한 방법은, 예를 들어, 기판을 제공하는 단계와 기판 상에 제1 세트의 기둥을 형성하는 단계를 포함할 수 있다. 본 방법은 제1 세트의 기둥 상에 스페이서 재료를 퇴적하여 제1 패턴의 홀을 형성하는 단계를 더 포함할 수 있는데, 홀들 중 적어도 하나는 제1 세트의 기둥들 사이에 배치되고, 퇴적 이후에, 스페이서 재료가 제1 세트의 제1 기둥과 제1 세트의 가장 가까운 인접 기둥 사이의 공간을 채운다.
다른 실시예에서, 일 방법이 제공된다. 본 방법은 기판을 제공하는 단계와 기판 상에 밀도 X를 갖는 복수의 기둥을 형성하는 단계를 포함할 수 있다. 본 방법은 기둥들 상에 재료를 블랭킷 퇴적하여 기둥들의 레벨 상에 적어도 X의 밀도를 갖는 홀들의 패턴을 형성하는 단계를 더 포함할 수 있다.
또 다른 실시예에서, 일 방법이 제공된다. 본 방법은 기판을 제공하는 단계와 기판 상에 기둥들의 세트를 형성하는 단계를 포함할 수 있고, 기둥들은 대략 수학식 6의 폭을 갖고,
Figure 112010043302849-pct00006
제1 기둥은 제2 기둥으로부터 대략 수학식 7의 거리만큼 떨어지며,
Figure 112010043302849-pct00007
제1 기둥은 제3 기둥으로부터 대략 수학식 8의 거리만큼 떨어진다.
Figure 112010043302849-pct00008
본 방법은 기둥들의 세트 상에 재료를 퇴적하는 단계를 더 포함할 수 있다. 본 방법은 재료를 에칭하여 홀들의 패턴을 형성하는 단계를 더 포함할 수 있는데, 패턴은 제1 기둥과 제3 기둥 사이의 홀을 구비한다.
또 다른 실시예에서, 일 방법이 제공된다. 본 방법은 기판 상에 2 이상의 행 및 2 이상의 열로 정렬되는 기둥들의 세트를 제공하는 단계를 포함할 수 있다. 본 방법은 기둥들의 세트 상에 스페이서 재료를 블랭킷 퇴적하여 기둥들에 인접한 홀들의 패턴을 형성하는 단계를 더 포함할 수 있다. 본 방법은 스페이서 재료를 등방성 에칭하여 홀들의 폭을 확장하는 단계를 더 포함할 수 있다. 본 방법은 스페이서 재료를 이방성 에칭하여 기둥들을 노출시키는 단계를 더 포함할 수 있다.
당업자라면, 본 발명의 범위를 벗어나지 않으면서, 앞서 설명된 방법 및 구조에 대한 다양한 다른 생략, 추가, 및 변경이 이루어질 수 있다는 것을 알 수 있을 것이다. 그러한 모든 변화는, 첨부된 청구항에 의해 정의되는, 본 발명의 범위내에 해당된다.

Claims (35)

  1. 고밀도 패턴 형성을 위한 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 세트의 기둥들을 형성하는 단계 - 상기 제1 세트의 기둥들을 형성하는 단계는, 기둥들의 패턴을 포함하는 선택적으로 디파인가능한(definable) 층을 제공하는 단계; 및 상기 기둥들의 패턴을 트리밍하는 단계를 포함하고, 트리밍된 기둥들은 상기 제1 세트의 기둥들을 형성함 -; 및
    상기 제1 세트의 기둥들 상에 스페이서 재료를 퇴적하여 홀들의 제1 패턴을 형성하는 단계 - 상기 홀들 중 적어도 하나는 상기 제1 세트의 기둥들 사이에 배치되고, 퇴적 이후에, 상기 제1 세트의 제1 기둥과 상기 제1 세트의 상기 제1 기둥의 가장 가까운 인접 기둥을 둘러싸는 스페이서 재료가 모임(converge) -
    를 포함하는 고밀도 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 세트의 기둥들은 적어도 하나의 열과 적어도 하나의 행을 포함하고, 상기 적어도 하나의 열은 상기 적어도 하나의 행과 교차 배향되며, 상기 적어도 하나의 열과 상기 적어도 하나의 행은 각각 복수의 기둥들을 포함하는 고밀도 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 홀들의 제1 패턴은 적어도 3개의 열과 적어도 3개의 행을 포함하는 고밀도 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제1 세트의 기둥들은 원형 단면을 갖는 기둥들을 포함하는 고밀도 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 홀들의 제1 패턴은 원형 단면을 갖는 홀들을 포함하는 고밀도 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 스페이서 재료는 절연 재료인 고밀도 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 스페이서 재료는 반도체 재료 또는 도체 재료인 고밀도 패턴 형성 방법.
  8. 제1항에 있어서,
    제1 세트의 기둥들을 형성하는 단계는, 또한
    상기 선택적으로 디파인가능한 층을 제공하기 전에 상기 기판 위에 제1 하드마스크 층을 형성하는 단계; 및
    상기 선택적으로 디파인가능한 층을 통해 상기 제1 하드마스크 층을 에칭하여 트리밍된 기둥들의 패턴을 상기 제1 하드마스크 층으로 전사하는 단계
    를 포함하는 고밀도 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 선택적으로 디파인가능한 층의 기둥들을 트리밍하는 단계는 상기 선택적으로 디파인가능한 층을 습식 에칭하는 단계를 포함하는 고밀도 패턴 형성 방법.
  10. 제8항에 있어서,
    상기 선택적으로 디파인가능한 층을 형성하기 이전에 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계 - 상기 선택적으로 디파인가능한 층은 상기 제2 하드마스크 층 위에 형성됨 - ; 및
    상기 제1 하드마스크 층을 에칭하기 이전에 상기 선택적으로 디파인가능한 층을 통해 상기 제2 하드마스크 층을 에칭하는 단계
    를 더 포함하는 고밀도 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 스페이서 재료를 퇴적한 이후에, 상기 스페이서 재료를 등방성 에칭하여 상기 홀들의 폭을 증가시키는 단계를 더 포함하는 고밀도 패턴 형성 방법.
  12. 제11항에 있어서,
    등방성 에칭 이후에, 상기 홀들의 폭은 상기 기둥들의 폭의 50%와 150% 사이인 고밀도 패턴 형성 방법.
  13. 제1항에 있어서,
    상기 스페이서 재료를 퇴적한 이후에, 상기 스페이서 재료를 이방성 에칭하여 상기 제1 세트의 기둥들을 노출시키는 단계를 더 포함하는 고밀도 패턴 형성 방법.
  14. 제13항에 있어서,
    상기 제1 세트의 기둥들을 노출시킨 이후에, 상기 제1 세트의 기둥들을 선택적으로 에칭하여 홀들의 제2 패턴을 형성하는 단계 - 상기 홀들의 제2 패턴은 상기 홀들의 제1 패턴의 홀들과 상기 제1 세트의 기둥들을 선택적으로 에칭하여 생성되는 홀들을 포함함 - 를 더 포함하는 고밀도 패턴 형성 방법.
  15. 제14항에 있어서,
    상기 홀들의 제2 패턴에 기둥들을 퇴적하여 제2 세트의 기둥들을 형성하는 단계를 더 포함하는 고밀도 패턴 형성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 고밀도 패턴을 형성하기 위한 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 기둥들의 세트를 형성하는 단계 - 상기 기둥들은
    Figure 112015039802338-pct00009
    의 폭을 갖고, 제1 기둥은 제2 기둥으로부터
    Figure 112015039802338-pct00010
    의 거리만큼 떨어지고, 상기 제1 기둥은 제3 기둥으로부터
    Figure 112015039802338-pct00011
    의 거리만큼 떨어짐 - ; 및
    상기 기둥들의 세트 상에 재료를 퇴적하여 홀들의 패턴을 형성하는 단계 - 상기 패턴은 상기 제1 기둥과 상기 제3 기둥 사이의 홀을 포함하고, Y는 0보다 큰 실수임 -
    를 포함하는 고밀도 패턴 형성 방법.
  26. 제25항에 있어서,
    기둥들의 세트를 형성하는 단계는 원형 단면을 갖는 기둥들을 형성하는 단계를 포함하는 고밀도 패턴 형성 방법.
  27. 제25항에 있어서,
    퇴적하는 단계는 상기 제1 기둥과 상기 제2 기둥 사이의 공간을 채우는 단계를 포함하는 고밀도 패턴 형성 방법.
  28. 제25항에 있어서,
    상기 패턴은 원형 단면을 갖는 홀들을 포함하는 고밀도 패턴 형성 방법.
  29. 제28항에 있어서,
    상기 홀들은
    Figure 112015039802338-pct00012
    의 직경을 갖는 고밀도 패턴 형성 방법.
  30. 고밀도 패턴을 형성하기 위한 방법으로서,
    기판 상에 2 이상의 행과 2 이상의 열로 정렬되는 기둥들의 세트를 제공하는 단계;
    상기 기둥들의 세트 상에 스페이서 재료를 블랭킷 퇴적하여 상기 기둥들에 인접한 홀들의 패턴을 형성하는 단계 - 퇴적 이후에, 상기 기둥들의 세트의 제1 기둥과 상기 제1 기둥의 가장 가까운 인접 기둥을 둘러싸는 스페이서 재료는 모임 -;
    상기 스페이서 재료를 등방성 에칭하여 상기 홀들의 폭을 확대시키는 단계; 및
    상기 스페이서 재료를 이방성 에칭하여 상기 기둥들을 노출시키는 단계
    를 포함하는 고밀도 패턴 형성 방법.
  31. 제30항에 있어서,
    상기 기둥들의 세트는 밀도 X를 갖고, 스페이서 재료를 퇴적하여 상기 스페이서 재료에 의해 디파인되는 홀들의 패턴을 형성하고, 상기 홀들은 적어도 X의 밀도를 갖는 고밀도 패턴 형성 방법.
  32. 제31항에 있어서,
    상기 기둥들을 선택적으로 제거하여 적어도 2X의 밀도를 갖는 홀들의 패턴을 형성하는 단계를 더 포함하는 고밀도 패턴 형성 방법.
  33. 제30항에 있어서,
    상기 기둥들은 원형 단면을 갖는 고밀도 패턴 형성 방법.
  34. 제30항에 있어서,
    등방성 에칭 이후에, 상기 홀들은 원형 단면을 갖는 고밀도 패턴 형성 방법.
  35. 제30항에 있어서,
    상기 스페이서 재료를 등방성 에칭하는 단계는 상기 스페이서 재료를 이방성 에칭하는 단계 이전에 수행되는 고밀도 패턴 형성 방법.
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US11/952,017 US7659208B2 (en) 2007-12-06 2007-12-06 Method for forming high density patterns

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Publication Number Publication Date
KR20100106455A KR20100106455A (ko) 2010-10-01
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Family Applications (1)

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KR1020107014880A KR101564474B1 (ko) 2007-12-06 2008-10-28 고밀도 패턴 형성 방법

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US (3) US7659208B2 (ko)
EP (1) EP2232530A4 (ko)
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TW (1) TWI505324B (ko)
WO (1) WO2009075959A1 (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7759201B2 (en) * 2007-12-17 2010-07-20 Sandisk 3D Llc Method for fabricating pitch-doubling pillar structures
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US7887999B2 (en) * 2007-12-27 2011-02-15 Sandisk 3D Llc Method of making a pillar pattern using triple or quadruple exposure
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7981592B2 (en) 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
US7786015B2 (en) * 2008-04-28 2010-08-31 Sandisk 3D Llc Method for fabricating self-aligned complementary pillar structures and wiring
US7732235B2 (en) 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US7781269B2 (en) * 2008-06-30 2010-08-24 Sandisk 3D Llc Triangle two dimensional complementary patterning of pillars
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8659165B2 (en) * 2008-08-12 2014-02-25 Texas Instruments Incorporated Contact and VIA interconnects using metal around dielectric pillars
US8076056B2 (en) * 2008-10-06 2011-12-13 Sandisk 3D Llc Method of making sub-resolution pillar structures using undercutting technique
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR20100083581A (ko) * 2009-01-14 2010-07-22 삼성전자주식회사 반도체 소자의 형성방법
JP5330004B2 (ja) * 2009-02-03 2013-10-30 株式会社東芝 半導体装置の製造方法
CN101963756B (zh) * 2009-06-26 2014-12-17 罗门哈斯电子材料有限公司 形成电子器件的方法
US7923305B1 (en) 2010-01-12 2011-04-12 Sandisk 3D Llc Patterning method for high density pillar structures
US8026178B2 (en) * 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
KR101231294B1 (ko) * 2011-05-31 2013-02-07 삼성에스디에스 주식회사 데이터의 병렬 수신을 위한 스트림 제어 방법 및 장치
US8822137B2 (en) * 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
KR102015568B1 (ko) 2012-08-27 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
KR102037874B1 (ko) 2013-02-07 2019-10-29 삼성전자주식회사 반도체 소자의 홀 패턴들을 형성하는 방법
US8802551B1 (en) 2013-02-21 2014-08-12 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using voids in a sacrificial layer
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9184059B2 (en) * 2014-03-21 2015-11-10 Inotera Memories, Inc. Method for increasing pattern density
KR20160085043A (ko) * 2015-01-07 2016-07-15 에스케이하이닉스 주식회사 패턴 형성 방법
TWI640042B (zh) 2015-03-09 2018-11-01 聯華電子股份有限公司 半導體裝置之圖案化結構的製作方法
KR102325201B1 (ko) 2015-04-22 2021-11-11 삼성전자주식회사 반도체 소자의 제조 방법
KR102274738B1 (ko) 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105800549B (zh) * 2016-01-16 2018-08-21 苏州工业园区纳米产业技术研究院有限公司 金属纳米点阵列和用于形成纳米点装置的方法
US11067895B2 (en) 2017-01-13 2021-07-20 International Business Machines Corporation Method and structures for personalizing lithography
US10283362B2 (en) * 2017-08-17 2019-05-07 Nanya Technology Corporation Method of forming fine line patterns of semiconductor devices
US10204783B1 (en) * 2017-09-03 2019-02-12 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US10115594B1 (en) * 2017-09-05 2018-10-30 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US11114299B2 (en) * 2019-07-05 2021-09-07 Applied Materials, Inc. Techniques for reducing tip to tip shorting and critical dimension variation during nanoscale patterning

Family Cites Families (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237Y2 (ko) 1978-12-28 1982-10-22
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
EP0238690B1 (en) * 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JP2805702B2 (ja) * 1987-07-24 1998-09-30 ソニー株式会社 半導体メモリ装置
JPS6435916U (ko) 1987-08-28 1989-03-03
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
DE4034612A1 (de) 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5933742A (en) * 1996-09-06 1999-08-03 Powerchip Semiconductor Corp. Multi-crown capacitor for high density DRAMS
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100231134B1 (ko) * 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6020255A (en) 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
US6204115B1 (en) * 1999-06-03 2001-03-20 Stanford University Manufacture of high-density pillar memory cell arrangement
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6362057B1 (en) 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
AU2003280498A1 (en) 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US20040018738A1 (en) 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6764949B2 (en) 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US8486287B2 (en) 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7220982B2 (en) * 2004-07-27 2007-05-22 Micron Technology, Inc. Amorphous carbon-based non-volatile memory
US7074666B2 (en) 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7175944B2 (en) 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
TW200705541A (en) 2005-07-25 2007-02-01 Li Bing Huan Manufacturing method of nano-sticker
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
TWI293207B (en) * 2006-01-11 2008-02-01 Promos Technologies Inc Dynamic random access memory structure and method for preparing the smae
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns

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