KR101091298B1 - 반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스 - Google Patents

반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스 Download PDF

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Abstract

타깃 층 상에 피처들을 형성하는 방법. 상기 피처들은 마스크로서 사용되는 레지스트 층의 부분들의 임계 치수에 비하여 3배 또는 4배 축소된 임계 치수를 갖는다. 타깃 층 위에 중간 층이 성막되고 상기 중간 층 위에 상기 레지스트 층이 형성된다. 상기 레지스트 층을 패터닝한 후, 상기 레지스트 층의 남아 있는 부분들의 측벽들 상에 제1 스페이서들이 형성되어, 상기 중간 층의 부분들을 마스킹한다. 상기 중간 층의 상기 부분들의 측벽들 상에 제2 스페이서들이 형성된다. 상기 중간 층의 상기 부분들을 제거한 후, 상기 제2 스페이서들이 마스크로서 사용되어 상기 타깃 층 상에 상기 피처들을 형성한다. 부분적으로 제조된 집적 회로 디바이스도 개시된다.
반도체 디바이스, 피처(feature), 임계 치수(critical dimension), 스페이서

Description

반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스{METHODS TO REDUCE THE CRITICAL DIMENSION OF SEMICONDUCTOR DEVICES AND PARTIALLY FABRICATED SEMICONDUCTOR DEVICES HAVING REDUCED CRITICAL DIMENSIONS}
<우선권 주장>
이 출원은 2006년, 11월 29일에 출원된 미국 특허 출원 일련 번호 11/606,613, "METHODS TO REDUCE THE CRITICAL DIMENSION OF SEMICONDUCTOR DEVICES AND PARTIALLY FABRICATED SEMICONDUCTOR DEVICES HAVING REDUCED CRITICAL DIMENSIONS"의 출원일의 이익을 주장한다.
<기술분야>
본 발명의 실시예들은 일반적으로 반도체 디바이스의 제조에 관한 것으로, 더 상세하게는, 반도체 디바이스의 임계 치수(critical dimension; CD)를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스에 관한 것이다.
집적 회로("IC") 설계자들은 IC 내의 개별 피처(feature)들의 사이즈를 축소하고, 반도체 기판 상의 이웃 피처들 사이의 분리 거리를 축소하는 것에 의해 그 피처들의 집적도, 또는 밀도를 증가시키기를 원한다. 피처 사이즈의 계속적인 축소는, 포토리소그래피와 같은, 그 피처들을 형성하기 위해 이용되는 기법들을 더 많이 요구한다. 이들 피처들은 통상적으로 절연체 또는 도체 등의 재료 내의 개구들에 의해 정의되고, 그러한 재료에 의해 서로 이격된다. 이웃 피처들 내의 동일한 점(point)들 사이의 거리는 업계에서 "피치"(pitch)라고 불린다. 예를 들면, 피치는 통상적으로 피처들 사이의 중심간(center-to-center) 거리로서 측정된다. 그 결과, 피치는 한 피처의 폭과 그 피처와 이웃 피처를 분리하는 간격의 폭의 합계와 대략 같다. 피처의 폭은 또한 CD 또는 라인의 최소 피처 사이즈(minimum feature size)("F")라고 불린다. CD는 통상적으로 포토리소그래피와 같은 주어진 기술을 이용하여 IC 제조 중에 형성되는, 상호 접속 라인, 콘텍트, 또는 트렌치의 폭과 같은 가장 작은 기하학적 피처이다. 피처에 인접한 간격의 폭은 통상적으로 피처의 폭과 같기 때문에, 피처의 피치는 통상적으로 2 × 피처 사이즈(2F)이다.
종래의 248 nm 포토리소그래피는 100 nm 내지 200 nm의 최소 라인 폭이 형성되는 것을 가능하게 한다. 그러나, 피처 사이즈 및 피처를 축소하기 위한 압력에 의해, 피치 더블링(pitch doubling) 기법들이 개발되었다. 미국 특허 번호 5,328,810은 반도체 기판에 고르게 이격된 트렌치들을 형성하기 위해 스페이서(spacer) 또는 맨드릴(mandrel)을 이용하여 피치 더블링하는 방법을 개시하고 있다. 트렌치들은 같은 깊이를 갖는다. 소모 가능한 층(expendable layer)이 반도체 기판 상에 형성되고 패터닝되어, F의 폭을 가진 스트립들을 형성한다. 이 스트립들은 에칭되어, F/2의 폭을 가진 맨드릴 스트립들을 생성한다. 이 맨드릴 스트 립들 위에 부분적으로 소모 가능한 스트링거 층(partially expendable stringer layer)이 컨포멀하게(conformally) 성막되고 에칭되어 맨드릴 스트립들의 측벽들 상에 F/2의 두께를 가진 스트링거 스트립들을 형성한다. 이 스트링거 스트립들이 반도체 기판 상에 남아 있는 동안에 맨드릴 스트립들은 에칭된다. 스트링거 스트립들은 반도체 기판에 F/2의 폭을 가진 트렌치들을 에칭하기 위한 마스크로서 기능한다. 상기 특허에서의 피치는 실제로는 반감(halve)되지만, 그러한 피치의 축소는 업계에서 "피치 더블링" 또는 "피치 멀티플리케이션"(pitch multiplication)이라고 불린다. 즉, 특정 인수(factor)에 의한 피치의 "멀티플리케이션"은 그 인수에 의해 피치를 축소하는 것을 포함한다. 이 종래의 기술은 여기서 계속 유지된다.
미국 특허 번호 6,239,008은 피치 더블링의 방법을 개시하고 있다. 반도체 재료 층 위에 포토레지스트가 패터닝된다. 하나의 포토레지스트와 하나의 인접한 간격의 치수는 x로 정의된다. 포토레지스트 구조들은 ½x까지 트리밍된다. 구조들 사이의 간격들은 ¾x까지 증가된다. 반도체 재료 층의 노출된 부분들은 에칭되어 반도체 재료 층에 구조들을 형성한다. 포토레지스트 구조들은 제거된다. 반도체 재료 층 구조들 위에 블랭킷(blanket) 층이 성막된다. 블랭킷 층은 에칭되어 반도체 재료 층 구조들의 측벽들 상에 스페이서들을 형성하다. 반도체 재료 층 구조들, 스페이서들, 및 스페이서들 위에 제2 블랭킷 층이 성막되어, 스페이서들 내에 제2 구조 세트를 형성한다. 제2 블랭킷 층은 반도체 재료 층 구조들을 이루는 재료와 유사하거나 동일한 재료이다. 반도체 재료 층 구조들, 스페이서들, 및 제2 구조 세트는 평탄화된다. 스페이서들은 제거된다. 반도체 재료 층 구조들 및 제2 구조 세트 및 그 사이의 스페이서들을 ¼x의 치수를 갖는다.
미국 특허 번호 6,638,441는 피치 트리플링(pitch tripling)의 방법을 개시하고 있다. 기판 위에 포토레지스트 층이 패터닝된다. 패턴 위에 층이 형성된다. 이 제1 층은 에칭되어 기판을 노출시킨다. 패턴 위에 제2 층이 형성된다. 이 제2 층은 에칭되어 기판을 노출시킨다. 패턴 레지스트가 제거된다. 제1 및 제2 층들 및 기판 위에 제3 층이 형성된다. 이 제3 층은 에칭되어 기판을 노출시킨다. 제1, 제2, 및 제3 층들 및 기판 위에 제4 층이 형성된다. 제4 층의 재료는 제1 층의 재료와 동일하다. 제4 층은 에칭되어 제1, 제2, 및 제3 층들을 노출시킨다. 제2 및 제3 층들은 제거된다. 제1 및 제4 층들은 트리플링된 피치를 갖는 패턴을 형성한다.
193 nm 포토리소그래피는 248 nm 포토리소그래피보다 더 작은 피처들을 형성할 수 있다. 그러나, 193 nm 포토레지스트 재료는 128 nm 포토레지스트 재료에 비하여 증가된 라인 에지 조도(line edge roughness; LER)를 갖는다. 또한, 248 nm 포토레지스트 재료는 193 nm 포토레지스트 재료보다 더 강하다.
그러므로, 당업계에서는 248 nm 포토레지스트를 이용하여 피처의 CD를 축소할 수 있는 피치 축소 공정이 요구되고 있다.
본 명세서는 본 발명으로서 간주되는 것을 각별히 지적하고 뚜렷하게 청구하는 청구항들로 끝맺지만, 이 발명의 실시예들은 다음의 첨부 도면들과 함께 발명의 상세한 설명이 읽힐 때 더욱 쉽게 확인될 수 있다.
도 1은 부분적으로 제조된 집적 회로 디바이스 상의 타깃층 위에 형성된 중간 층(intermediate layer), 반사 방지 층(anti-reflective layer), 및 레지스트 층의 실시예를 도시한다.
도 2는 원하는 CD로 패터닝된 도 1의 레지스트 층의 실시예를 도시한다.
도 3은 도 2의 피처들 위에 형성된 제1 스페이서 층의 실시예를 도시한다.
도 4는 도 3의 제1 스페이서 층으로부터 형성된 제1 스페이서들의 실시예를 도시한다.
도 5는 도 2의 피처들이 제거된 후의 도 4의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 6은 중간 층 및 반사 방지 층의 부분들이 제거된 후의 도 5의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 7은 제1 스페이서들 및 반사 방지 층이 제거된 후의 도 6의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 8은 도 7의 부분적으로 제조된 집적 회로 디바이스 위에 형성된 제2 스페이서 층의 실시예를 도시한다.
도 9는 제2 스페이서 층들의 부분들을 제거하여 제2 스페이서들을 형성한 후의 도 8의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 10은 중간 층의 남아 있는 부분들이 제거된 후의 도 9의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 11은 피처들이 트리밍된 후의 도 2의 피처들의 실시예를 도시한다.
도 12는 도 11의 피처들 위에 형성된 제1 스페이서 층의 실시예를 도시한다.
도 13은 도 12의 제1 스페이서 층으로부터 형성된 제1 스페이서들의 실시예를 도시한다.
도 14는 도 11의 피처들이 제거된 후의 도 13의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 15는 중간 층 및 반사 방지 층의 부분들이 제거된 후의 도 14의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 16은 제1 스페이서들 및 반사 방지 층이 제거된 후의 도 15의 부분적으로 제거된 집적 회로 디바이스의 실시예를 도시한다.
도 17은 도 16의 부분적으로 제조된 집적 회로 디바이스 상에 형성된 제2 스페이서 층의 실시예를 도시한다.
도 18은 제2 스페이서 층의 부분들을 제거하여 제2 스페이서들을 형성한 후의 도 17의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
도 19는 중간 층의 남아 있는 부분들이 제거된 후의 도 18의 부분적으로 제조된 집적 회로 디바이스의 실시예를 도시한다.
본 발명의 실시예들은 일반적으로 반도체 디바이스의 제조에 관한 것이다. 더 상세하게는, 본 발명의 실시예들은 피처의 CD를 축소하는 방법 및 그러한 축소를 갖는 부분적으로 제조된 집적 회로 디바이스에 관한 것이다.
일 실시예에서, 반도체 디바이스 피처의 CD를 축소하는 방법은 축소된 CD를 갖는 피처들을 갖게 될 타깃 층을 형성하는 단계를 포함한다. 그 타깃 층 위에 중간 층이 형성된다. 중간 층의 위에 있는(overlying) 레지스트 층에 패턴이 형성되고, 그 패턴은 종래의 리소그래피 기법들에 의해 프린트 가능한 CD를 갖는다. 패턴의 CD는 궁극적으로 타깃 층에 형성될 피처들의 사이즈에 의해 결정될 수 있다. 레지스트 층의 남아 있는 부분들에 인접하여 제1 스페이서 재료 수직 영역들(제1 스페이서들)이 형성된다. 타깃 층은 제1 스페이서들 사이에 노출되고 중간 층의 남아 있는 부분들에 의해 중간 층 수직 영역들이 형성된다. 중간 층 수직 영역들의 옆에 제2 스페이서 재료 수직 영역들(제2 스페이서들)이 형성된다. 중간 층 수직 영역들은 제거된다. 타깃 층 상에 형성된 피처들의 CD는 제1 스페이서들 및 제2 스페이서들의 두께의 함수이다.
여기에 설명된 방법들 및 부분적으로 제조된 집적 회로 디바이스들은 집적 회로를 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 공정 흐름의 나머지는 당업계의 통상의 기술을 가진 자들에게 알려져 있다. 따라서, 여기서는 본 발명의 실시예들을 이해하는 데 필요한 방법들 및 부분적으로 제조된 집적 회로 디바이스들에 대해서만 설명한다.
여기에 설명된 재료 층들은 적합한 성막 기법에 의해 형성될 수 있고, 그 기법은, 스핀 코팅, 블랭킷 코팅, 화학 기상 증착("CVD"), 원자층 증착("ALD"), 플라스마 ALD(plasma enhanced ALD), 또는 물리 기상 증착("PVD")를 포함하지만, 이에 한정되지는 않는다. 사용될 재료에 따라서, 당업계의 통상의 기술을 자에 의해 성 막 기법이 선택될 수 있다.
이제 도면들을 참조할 것이고, 이 도면들에서 그 전체에 걸쳐서 유사한 번호는 유사한 부분을 나타낸다. 도면들은 반드시 일정한 비례로 그려져 있지는 않다.
본 발명의 일 실시예에서, 축소된 CD 및, 그 결과, 축소된 피치를 갖는 피처들이 타깃 층 상에 형성될 수 있다. 피처들의 CD는 레지스트 층과 같은 위에 있는 층 상에 형성된 최초 패턴의 CD보다 3배 더 작을 수 있다. 도 1-10에는 3배 피치 축소 방법의 실시예가 도시되어 있다.
도 1에 도시된 바와 같이, 부분적으로 제조된 집적 회로 디바이스(100)는 타깃 층(110)을 포함한다. 축소된 CD를 갖는 피처들은 궁극적으로 이 타깃 층(110)에 형성될 수 있다. 피처들의 CD는 위에 있는 레지스트 층(140)에 형성된 패턴의 CD에 대하여 축소될 수 있다. 피처들의 CD가 축소되기 때문에, 피처들의 피치도 축소된다. 타깃 층(110)은 반도체 디바이스 제조와 양립할 수 있는 재료로 형성될 수 있다. 예를 들면, 타깃 층(110)은 종래의 실리콘 기판 또는 반도체 재료의 층을 갖는 다른 벌크 기판 등의 반도체 기판일 수 있다. 여기서 사용될 때, 용어 "벌크 기판"은 실리콘 웨이퍼뿐만 아니라, 실리콘-온-인슐레이터(silicon-on-insulator)("SOI") 기판, 실리콘-온-사파이어(silicon-on-sapphire)("SOS") 기판, 베이스 반도체 기초 상의 실리콘의 에피택셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물, 또는 인듐 인화물 등의, 다른 반도체, 광전자, 또는 바이오테크놀로지 재료들도 포함한다.
타깃 층(110) 위에 중간 층(120)이 형성될 수 있다. 중간 층(120)은 타깃 층(110) 상에 피처들을 형성할 때 희생 마스크로서 기능할 수 있다. 중간 층(120)의 두께는 희생 마스크의 원하는 높이에 의존할 수 있다. 중간 층(120)은 부분적으로 제조된 집적 회로 디바이스(100) 상에 형성된 스페이서들에 대하여 선택적으로 에칭 가능한 재료로 형성될 수 있다. 여기서 사용될 때, 재료가 "선택적으로 에칭 가능하다"는 것은 그 재료가 동일한 에칭 화학에 노출된 다른 재료의 에칭률보다 적어도 약 2배 더 큰 에칭률을 나타내는 경우이다. 이상적으로, 그러한 재료는 동일한 에칭 화학에 노출된 다른 재료의 에칭률보다 적어도 약 10배 더 큰 에칭률을 갖는다. 단지 예시를 위해, 중간 층(120)은 TC(transparent carbon), AU(amorphous carbon), 또는 스핀온(spin-on) 재료로 형성될 수 있다. 중간 층(120)은 종래의 기법들에 의해, 예를 들면, CVD에 의해 또는 스핀 코팅에 의해 형성될 수 있다.
중간 층(120) 위에 반사 방지 층(130)이 형성될 수 있다. 반사 방지 재료는 당업계에 알려져 있고, DARC(dielectric antireflective coating)인, 실리콘 이산화물 또는 실리콘 산질화물 등의 무기 재료, 또는 실리콘 코팅, 스핀온 하드 마스크 등의 유기 재료를 포함할 수 있지만, 이에 한정되지는 않는다. 반사 방지 층(130)은 종래의 기법들에 의해 형성될 수 있다.
반사 방지 층(130)의 위에 레지스트 층(140)이 형성될 수 있다. 레지스트 층(140)은 DUV(deep ultraviolet) 248 nm 포토레지스트와 같은 248 nm 포토레지스트 재료로 형성될 수 있다. 248 nm 포토레지스트 재료는 당업계에 잘 알려져 있으므로, 여기서는 상세히 설명하지 않는다. 레지스트 층(140)을 형성하기 위해 193 nm 포토레지스트와 같은 다른 포토레지스트 재료가 이용될 수도 있다. 제1 스페이서 층(150)을 성막하기 전에 레지스트 층(140')의 측벽들을 매끄럽게 하기 위해 추가의 에칭이 이용될 수 있다. 포토레지스트 재료는 종래의 기법들에 의해, 예를 들면, 스핀 코팅에 의해 성막될 수 있고, 종래의 포토리소그래피 기법들에 의해 패터닝될 수 있다. 포토레지스트 및 포토리소그래피 기법들은 당업계에 잘 알려져 있으므로, 여기서는 포토레지스트 재료를 선택하고, 성막하고, 패터닝하는 것에 대하여 상세히 논의하지 않는다. 도 2에 도시된 바와 같이, 포토레지스트 재료를 현상 및 에칭함으로써 레지스트 층(140)에 패턴이 형성될 수 있다. 레지스트 층(140')의 나머지 부분들은 개구들(145)에 의해 분리될 수 있다. 레지스트 층(140')은 선택된 패터닝 또는 포토리소그래피 기법을 이용하여 달성할 수 있는 최소 프린트 가능 CD를 가질 수 있다. 다르게는, 레지스트 층(140')은 원하는 CD를 달성하기 위해 추가의 에칭 또는 트리밍 처리를 받을 수 있다. 레지스트 층(140) 내의 패턴은 제1 및 제2 스페이서들과 함께 타깃 층(110)에 피처들을 형성하는 데 이용될 수 있다. 이들 피처들은 라인, 트렌치, 또는 전자 디바이스의 다른 컴포넌트들을 포함할 수 있지만, 이에 한정되지는 않는다.
포토레지스트 재료를 현상 및 에칭한 후에 남아 있는 레지스트 층(140')의 부분들에 도 2에 도시되어 있다. 레지스트 층(140')의 측벽들은 실질적으로 수직의 프로필을 가질 수 있다. 248 nm 포토레지스트 재료들은 양호한 LER을 갖기 때문에, 레지스트 층(140')의 측벽들도 비교적 매끄러울 수 있다. 그러므로, 후술하는 바와 같이, 측벽들 상에 제1 스페이서가 형성될 때, 실질적으로 수직의 프로필 이 유지될 수 있다. 레지스트 층(140')은 약 x의 폭 또는 CD를 가질 수 있고, 여기서 x는 종래의 리소그래피 기법들에 의해 프린트 가능한 치수이다. 그러므로, x는 레지스트 층(140)을 패터닝하는 데 이용되는 포토리소그래피 기법의 함수이다. 도 2에서 B로 표시되어 있는, 레지스트 층(140')의 인접한 부분들 사이의 간격은 약 x의 폭을 가질 수 있다. 후술하는 바와 같이, B는 폭 x보다 더 넓거나 더 좁을 수 있다.
도 3에 도시된 바와 같이, 반사 방지 층(130)의 위에 및 레지스트 층(140')의 측벽들 및 상면 상에 제1 스페이서 층(150)이 형성될 수 있다. 제1 스페이서 층(150)은 ALD 등에 의해 컨포멀하게(conformally) 성막될 수 있다. 그러나, 제1 스페이서 층(150)이 원하는 두께로 실질적으로 컨포멀하게 성막되기만 한다면 다른 성막 기법들이 이용될 수도 있다. 제1 스페이서 층(150)은 이후의 제조 액트(act)들과 양립할 수 있고 반사 방지 층(130), 중간 층(120), 및 타깃 층(110)에 대하여 선택적으로 에칭 가능한 재료로 형성될 수 있다. 단지 예시를 위하여, 제1 스페이서 층(150)은 실리콘 산화물 등의 산화물 또는 실리콘 질화물 등의 질화물로 형성될 수 있다. 사용되는 포토레지스트 재료는 248 nm 포토레지스트이기 때문에, 레지스트 층(140')의 측벽들은 제1 스페이서 층(150)이 레지스트 층(140')에 직접 도포될 수 있는 충분히 낮은 LER을 나타낼 수 있다. 그러나, 제1 스페이서 층(150)을 성막하기 전에 레지스트 층(140')의 측벽들을 매끄럽게 하기 위해 추가의 에칭이 이용될 수도 있다. 제1 스페이서 층(150)의 두께는 궁극적으로 타깃 층(110) 상에 형성될 피처들의 CD와 대략 같을 수 있다. 예를 들면, 타깃 층(110) 상의 피 처들이 약 x/3의 CD를 갖기로 되어 있다면, 제1 스페이서 층(150)은 약 x/3과 같은 두께로 성막될 수 있다.
도 4에 도시된 바와 같이, 레지스트 층(140') 및 반사 방지 층(130)의 실질적으로 수평 표면들 위에서는 제1 스페이서 층(150)의 부분들이 제거될 수 있는 반면, 레지스트 층(140')의 실질적으로 수직 표면들 위에서는 제1 스페이서 층(150)이 남아 있을 수 있다. 그러므로, 레지스트 층(140')의 상면 및 반사 방지 층(130)의 부분들이 노출될 수 있다. 이것은 제1 스페이서 층(150)을 이방성 에칭하고, 레지스트 층(140')의 측벽들에 인접한 제1 스페이서들(150')을 형성함으로써 달성될 수 있다. 에칭액(etchant)들은 제1 스페이서 층(150)에 사용된 재료에 따라서 선택될 수 있다. 예를 들면, 제1 스페이서 층(150)이 실리콘 산화물로 형성되어 있다면, 에칭을 수행하기 위해 플루오로카본(fluorocarbon)이 이용될 수 있다. 단지 예시를 위하여, 제1 스페이서 층(150)은 테트라플루오로메탄(CF4), 트리플루오로메탄(CHF3), 또는 실리콘 산화물을 선택적으로 에칭하기 위한 다른 종래의 에칭액을 이용하여 에칭될 수 있다. 제1 스페이서들(150')은 레지스트 층(140')의 측벽들과 실질적으로 동일한 수직 프로필을 가질 수 있다. 제1 스페이서들(150')은 대략 x/3과 같은 폭을 가질 수 있다. 제1 스페이서들(150')은 이후의 반사 방지 층(130) 및 중간 층(120)의 에칭에 대한 마스크로서 기능할 수 있다.
도 5에 도시된 바와 같이, 레지스트 층(140')은 제1 스페이서들(150')에 대하여 선택적으로 제거될 수 있다. 다른 식으로 말하자면, 에칭 후에, 제1 스페이 서들(150')은 반사 방지 층(130)의 표면 상에 남아 있을 수 있다. 레지스트 층(140')은 제1 스페이서들(150') 사이에서 제거되어, 밑에 있는 반사 방지 층(130)의 부분들을 노출시킬 수 있다. 레지스트 층(140')을 제거함으로써 생성된 공극(void)들은 대략 x와 같은 폭을 가질 수 있다. 레지스트 층(140')은 산소 기반 플라스마와 함께 건식 에칭 공정을 이용하여 선택적으로 에칭될 수 있다. 레지스트 층(140')의 제거는 제1 스페이서들(150')의 수직 프로필을 유지하기 위해 고도로 이방성일 수 있다.
다음으로, 도 6에 도시된 바와 같이, 반사 방지 층(130)의 노출된 부분들 및 중간 층(120)의 부분들이 제거될 수 있다. 이전에 레지스트 층(140') 아래에 있던 것들과 같은, 반사 방지 층(130)의 노출된 부분들이 에칭될 수 있다. 반사 방지 층(130) 내의 패턴은 그 후 중간 층(120)에 전사될 수 있다. 제1 스페이서들(150')은, 밑에 있는 반사 방지 층(130') 및 중간 층(120')의 부분들을 보호하는, 마스크로서 기능할 수 있다. 반사 방지 층(130) 및 중간 층(120)은 단 하나의 에칭 프로세스를 이용하여 에칭될 수 있고 또는 개별적으로 에칭될 수 있다. 반사 방지 층(130) 및 중간 층(120)의 에칭은 종래의 기법들에 의해 달성될 수 있다. 예를 들면, 반사 방지 층(130)이 실리콘 산질화물로 형성되어 있는 경우, 많은 가운데서, CF4 또는 디플루오로메탄(CH2F2) 등의 플루오로카본 화학, 또는 브롬화수소산(HBr) 등의 산이 이용될 수 있다. 중간 층(120)이 TC(transparent carbon)로 형성되어 있는 경우, 질소(N2), 산소(O2), 및 브롬화수소산을 이용한 플라스마 에칭이 이용될 수 있다. 다른 가능한 플라스마 화학들은 O2 및 이산화황(SO2)을 포함한다. 반사 방지 층(130)의 에칭은 제1 스페이서들(150')의 높이를 축소할 수 있다. 그러나, 중간 층(120)의 에칭은 제1 스페이서들(150')의 높이에 실질적으로 어떤 영향도 미치지 않을 수 있다.
도 7에 도시된 바와 같이, 제1 스페이서들(150') 및 반사 방지 층(130')은 제거되어, 타깃 층(110) 위에 중간 층(120')을 남길 수 있다. 제1 스페이서들(150') 및 반사 방지 층(130')은 종래의 에칭액들에 의해 제거될 수 있다. 예를 들면, 제1 스페이서들(150') 및 반사 방지 층(130')은 완충된 플루오르화수소산(buffered hydrofluoric acid)을 이용한 습식 에칭에 의해 에칭될 수 있다. 다르게는, 제1 스페이서들(150') 및 반사 방지 층(130')은 반사 방지 층(130')을 에칭하기 위해 이용되는 에칭 화학에 의해 제거될 수 있다.
도 8에 도시된 바와 같이, 중간 층(120') 상에 제2 스페이서 층(160)이 형성될 수 있다. 스페이서 층(160)은 제1 스페이서 층(150)에 사용된 것과 동일한 재료로 형성될 수 있다. 따라서, 제2 스페이서 층(160)은 스페이서 층(150)을 형성할 때 이용된 동일한 공정 장비를 이용하여 형성될 수 있다. 이렇게 하여, 장비 및 부수적인 유지 보수의 양이 감소될 수 있다. 또한, 동일한 재료를 사용함으로써, 상이한 재료들을 현상 및 성막하는 비용들이 절약된다. 제2 스페이서 층(160)은 약 x/3과 같은 두께로 중간 층(120') 위에 컨포멀하게 성막될 수 있다. 제2 스페이서 층(160)의 재료를 컨포멀하게 성막함으로써, 중간 층(120')의 이웃 부분들 사이의 간격들은 약 x에서 약 x/3으로 축소될 수 있다.
도 9에 도시된 바와 같이, 제2 스페이서 층(160)의 부분들이 제거되어 제2 스페이서들(160')을 형성할 수 있다. 제2 스페이서 층(160)의 실질적으로 수평의 부분들은 이방성 에칭에 의해 제거될 수 있는 반면, 제2 스페이서 층(160)의 실질적으로 수직 부분들은 남아서, 제2 스페이서들(160')을 형성할 수 있다. 이방성 에칭은 중간 층(120')의 상면을 노출시킬 수 있다. 제2 스페이서들(160')은 약 x/3과 같은 폭을 가질 수 있다. 제2 스페이서 층(160)의 실질적으로 수평의 부분들은, 제1 스페이서 층(150)의 부분들을 제거하는 것과 관련해서 위에서 논의한 바와 같이, 종래의 기법들에 의해 제거될 수 있다.
도 10에 도시된 바와 같이, 중간 층(120')은 제2 스페이서들(160') 및 타깃 층(110)에 대하여 이 층을 선택적으로 에칭하는 것에 의해 제거될 수 있다. 중간 층(120')은 종래의 기법들에 의해, 예를 들면 중간 층(120)을 에칭하기 위해 사용된 동일한 에칭 화학을 이용하는 것에 의해 에칭될 수 있다. 제2 스페이서들(160')의 측벽들은 실질적으로 수직의 프로필을 가질 수 있다. 제2 스페이서들(160')은 약 x/3의 폭을 가질 수 있고 약 x/3의 거리만큼 서로 분리될 수 있다. 도 10은 또한 레지스트 층(140')의 최초 폭 x 및 레지스트 층(140')의 이웃 부분들 사이의 본래의 간격 B를 도시한다. 따라서, 레지스트 층(140')의 약 1/3 폭을 갖는 제2 스페이서들(160')이 타깃 층(110) 상에 형성될 수 있다. 인접한 제2 스페이서들(160) 사이에 대략 같은 간격이 달성될 수 있다. 제2 스페이서들(160')을 희생 마스크로서 이용함으로써, 타깃 층(110)이 패터닝되어, 레지스트 층(140')의 CD의 약 1/3의 CD를 갖는 피처들을 형성할 수 있다. 타깃 층(110)은 여기서는 상세히 설명되지 않는 종래의 기법들에 의해 패터닝될 수 있다.
타깃 층 상에 형성된 피처들의 CD를 더욱 축소하기 위해, 추가의 스페이서 에칭 공정들이 이용될 수 있다. 예를 들면, 중간 층(120')을 제거한 후에 제2 스페이서들(160') 위에 제3(또는 추가의) 스페이서들이 형성될 수 있다. 추가의 스페이서들은 타깃 층(110) 상에 형성될 피처들의 CD와 대략 같은 두께를 가질 수 있다. 추가의 스페이서들은 x의 분수에 대응하는 두께로 성막될 수 있다.
타깃 층(110)은 다이내믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 강유전성(ferroelectric) 메모리(FE), NAND 또는 NOR 플래시 메모리, 전계 효과 트랜지스터(FET) 등을 갖는 마이크로프로세서, 및 평판 디스플레이 등의 반도체 디바이스들에서 이용될 수 있다. 예를 들면, 타깃 층(110)은 NAND 플래시 디바이스의 셀들을 분리시키는 STI(shallow trench isolation) 구조의 형성을 위해 에칭될 웨이퍼 기판일 수 있다. 타깃 층(110)은 또한 트랜지스터의 게이트들로 패터닝될 폴리실리콘 층과 같은 도전성 활성층일 수도 있다. 타깃 층(110)은 또한 상이한 활성 영역들을 연결하는 도전성 라인들로서 패터닝될, 알루미늄, 텅스텐, 티타늄, 또는 구리 등의 금속 층일 수도 있다. 타깃 층(110)을 에칭하는 것에 더하여, 또는 그 대신에, 타깃 층(110) 상에 금속이 성막되어 제2 스페이서들(160') 사이의 공극들을 채울 수도 있다.
상기 서로 다른 층들에서 사용되는 재료들 및 그 재료들을 형성하고 제거하는 데 이용되는 공정들에 따라서 상기 액트들 중 어떤 것이라도 다른 액트들과 조 합될 수도 있다. 또한, 상기 동작들 중 어떤 것이라도 단일 액트를 달성하기 위해 다수의 공정들을 이용할 수 있다. 임의의 액트 후에, 위에서 설명되지 않은, 추가의 처리가 발생할 수도 있다. 추가 처리의 예시들은 이온 주입, 확산 도핑, 추가 층들의 성막, 습식 또는 건식 에칭, 및 화학-기계 연마를 포함한다. 단지 예시를 위하여, 임의의 액트 후에, 노출된 층의 프로필을 좁게 하거나, 매끄럽게 하거나, 개선하기 위해 에칭이 이용될 수 있다.
위에 설명한 방법을 이용함으로써, 2개 이상의 스페이서 에칭 공정과 함께, 248 nm 포토레지스트 재료가 이용되어 타깃 층(110) 상에 작은 피처들을 형성할 수 있다. 피처들은 종래에 248 nm 포토레지스트를 가지고 달성할 수 있는 CD의 분수인 CD를 가질 수 있다. 248 nm 포토리소그래피가 이용되어 이 기법의 한계 내의 분해능으로 레지스트 층(140)을 패터닝할 수 있다. 이 단계로서, 레지스트 층(140')의 남아 있는 부분들은 타깃 층(110)에 형성될 피처들의 CD보다 더 큰 CD를 가질 수 있다. 제1 및 제2 스페이서들을 희생 마스크로서 이용함으로써, 스페이서 에칭 공정들이 수행되어 상기 레지스트 층(140')의 부분들의 CD의 1/3 또는 1/4의 CD를 갖는 피처들을 형성할 수 있다. 그러므로, 그 피처들의 CD는 193 nm 포토리소그래피 등의 보다 진보된 포토리소그래피 기법을 이용하여 달성하는 것들보다 더 작을 수 있다.
위에 설명한 실시예들은 레지스트 층(140')의 에칭된 부분들의 CD에 대하여 타깃 층(110) 상의 피처들의 축소된 CD, 또는 피치를 생성하는 데 이용될 수 있다. 예를 들면, 248 nm 포토레지스트를 이용하여, 도 2에 도시된 바와 같은 레지스트 층(140')이 형성될 경우, x는 약 120 nm일 수 있고 B는 약 120 nm일 수 있고, 총 피치는 약 240 nm가 될 수 있다. 레지스트 층(140)을 패터닝하고 스페이서 에칭 공정들을 수행한 후에, 도 10에 도시된 바와 같은 제2 스페이서들(160')의 폭은 약 40 nm일 수 있고 이웃 제2 스페이서들(160') 사이의 거리도 약 40 nm와 같을 수 있고, 총 피치는 약 80 nm가 될 수 있다. 그러나, 레지스츠 층(140')의 폭은 약 30 nm 내지 약 150 nm의 범위 내의 임의의 폭일 수 있다. 따라서, 약 10 nm 내지 약 50 nm의 폭을 갖는 피처들이 타깃 층(110)에 형성될 수 있다.
레지스트 층(140')의 폭, 레지스트 층(140')의 인접한 부분들 사이의 간격, 및 성막된 스페이서 층들의 두께를 조정함으로써, CD 또는 피치의 추가적인 축소가 달성될 수 있다. 본 발명의 실시예들은 또한 피치의 CD 또는 최소 피치를 4의 인수에 의해 축소하는 방법을 포함한다. 도 11-19에는 본 발명에 따른 4배(quadruple) 피치 축소 방법의 실시예가 도시되어 있다. 이전 실시예에 대하여 이 실시예에서는 실질적으로 유사한 재료들 및 처리 액트들이 이용된다. 도 11-19에 도시된 실시예가 도 1-10에 도시된 실시예와 다른 점은, 특히, 레지스트 층(140')의 인접한 부분들 사이의 간격이 상이하듯이, 레지스트 층(140')의 폭이 상이하다는 것이다. 또한, 성막된 스페이서 층들의 두께가 상이하다.
도 11은 레지스트 층(140')의 남아 있는 부분들은 약 3x/4의 폭을 갖고 레지스트 층(140')의 인접한 부분들 사이의 간격은 약 5x/4라는 점을 제외하면, 도 2에 도시된 실질적으로 동일한 부분적으로 제조된 집적 회로 디바이스(100)를 도시한다. 이 간격을 생성하기 위해 레지스트 층(140)은 당업계에 알려진 바와 같이 성 막되고 패터닝될 수 있다. 단지 예시를 위하여, 레지스트 층(140)은 레지스트 층(140')의 부분들은 약 x의 폭을 갖고 레지스트 층(140')의 인접한 부분들 사이의 간격은 약 x가 되도록 패터닝될 수 있다. 레지스트 층(140')의 부분들은 약 3x/4의 폭을 갖도록 더욱 에칭 또는 트리밍될 수 있고, 이는 레지스트 층(140')의 인접한 부분들 사이의 간격을 약 5x/4까지 증가시킨다.
도 12는 레지스트 층(140') 및 반사 방지 층(130) 위에 제1 스페이서 층(150)이 형성될 수 있는 것을 도시한다. 제1 스페이서 층(150)은 약 x/4의 두께로 컨포멀하게 성막될 수 있다. 전술한 바와 같이, 제1 스페이서 층(150)의 두께는 타깃 층(110) 상에 형성될 피처들의 CD에 대응할 수 있다. 제1 스페이서 층(150)은 ALD에 의해 성막될 수 있다.
도 13은 레지스트 층(140') 및 반사 방지 층(130)의 실질적으로 수평의 표면들로부터, 예를 들면, 이방성 에칭에 의해, 제1 스페이서 층(150)을 제거한 것을 도시한다. 제1 스페이서 재료(150)는 레지스트 층(140')의 실질적으로 수직의 표면들 상에는 남아서, 제1 스페이서들(150')을 형성할 수 있다. 제1 스페이서들(150')은 약 x/4와 같은 두께를 가질 수 있고 레지스트 층(140')의 인접한 부분들 사이의 간격은 약 3x/4로 축소될 수 있다. 도 14는 레지스트 층(140')이 제거되어, 방사 방지 층(130)의 위에 제1 스페이서들(150')을 남길 수 있는 것을 도시한다. 인접한 제1 스페이서들(150') 사이의 간격은 약 3x/4일 수 있다. 도 15는 제1 스페이서들(150')을 마스크로서 이용하여 반사 방지 층(130) 및 중간 층(120)의 부분들이 제거될 수 있는 것을 도시한다. 그러므로, 이 에칭 동안에 제1 스페 이서들(150') 바로 아래의 반사 방지 층(130') 및 중간 층(120')의 부분들은 보호될 수 있다. 도 16은 제1 스페이서들(150') 및 반사 방지 층(130')이 제거되어, 타깃 층(110)의 표면 상에 중간 층(120')을 남길 수 있는 것을 도시한다. 중간 층(120')은 약 x/4의 폭을 가질 수 있고, 중간 층(120')의 인접한 부분들 사이의 거리는 약 3x/4일 수 있다.
도 17은 중간 층(120')의 부분들 상에 제2 스페이서 층(160)이 형성될 수 있는 것을 도시한다. 제2 스페이서 층(160)은, 예를 들면, ALD에 의해, 약 x/4의 두께로 컨포멀하게 성막될 수 있다.
도 18은 제2 스페이서 층(160)의 실질적으로 수평의 부분들이 제거되어, 중간 층(120')의 상부 표면들 및 타깃 층(110)의 부분들을 노출시킬 수 있는 것을 도시한다. 제2 스페이서 층(160)의 남아 있는 부분들은 제2 스페이서들(160')을 형성할 수 있다. 중간 층(120')은 도 19에 도시된 바와 같이 제거될 수 있다. 제2 스페이서들(160')은 약 x/4의 폭을 가질 수 있고 인접한 제2 스페이서들(160')로부터 약 x/4의 거리만큼 분리될 수 있다. 인접한 제2 스페이서들(160') 사이의 간격은 레지스트 층(140')의 1/4 CD를 갖는 피처들이 타깃 층(110) 상에 형성될 수 있게 한다. 제2 스페이서들(160')을 마스크로서 이용하여, 타깃 층(110)은 패터닝되어, 원하는 4배 피치의 축소를 갖는 피처들을 형성할 수 있다.
4배 축소의 이 실시예를 이용함으로써, 도 11에 도시된 바와 같은 레지스트 층(140')이, 예를 들면, 248 nm 포토레지스트를 이용하여 형성된, 약 90 nm(3x/4=90 nm)의 폭 및 약 150 nm(5x/4=150 nm)의 폭 B를 갖는 경우, 그 결과의 제2 스페이서들(160')의 폭은 약 30 nm일 수 있고 인접한 제2 스페이서들(160') 사이의 거리도 약 30 nm와 같을 수 있다. 따라서, 4배 축소의 실시예들을 이용함으로써, 레지스트 층(140')의 CD의 약 1/4의 CD를 갖는 피처들이 형성될 수 있다.
따라서, 본 발명의 실시예들은 레지스트 층(140')의 폭의 CD의 약 1/3 또는 1/4의 CD를 갖는 피처들을 타깃 층(110)에 생성하는 데 이용될 수 있다. 그러므로, 약 50 nm 미만의 CD를 갖는 피처들이 타깃 층(110)에 형성될 수 있다. 본 발명의 실시예들을 이용하여 형성된 피처들의 최종 CD, 및 최종 피치에는 하한이 없다. 예를 들면, 제1 및 제2 스페이서 층들(150, 160)의 두께는 ALD에 의해 정밀하게 제어될 수 있기 때문에, 타깃 층(110)에 형성된 피처들의 CD들은 정밀하게 제어될 수 있다.
특정 실시예들을 참조하여 이 발명이 설명되었지만, 본 발명은 이들 설명된 실시예들에 한정되지 않는다. 오히려, 본 발명은 첨부된 청구항들에 의해서만 한정되고, 그 청구항들은 그의 범위 내에 설명된 본 발명의 원리들에 따라 동작하는 모든 등가의 방법들, 공정들, 디바이스들, 및 시스템들을 포함한다.

Claims (20)

  1. 타깃 층 상에 피처(feature)들을 형성하는 방법으로서,
    중간 층의 위에 위치하는 레지스트 층에 개구들을 형성하는 단계 - 상기 중간 층은 패터닝될 타깃 층 위에 위치함 -;
    상기 레지스트 층의 부분들(portions)의 측벽들 상에 제1 스페이서들을 형성하는 단계;
    상기 레지스트 층의 남아있는 부분들과 상기 제1 스페이서들 각각의 사이에 있는 상기 중간 층의 부분들을 제거하여, 상기 타깃 층의 부분들을 노출시키는 단계;
    상기 제1 스페이서들을 제거하여 밑에 있는(underlying) 상기 중간 층의 부분들을 노출시키는 단계;
    상기 중간 층의 상기 노출된 부분들의 측벽들 상에 제2 스페이서들을 형성하는 단계;
    상기 중간 층의 남아있는 부분들을 제거하는 단계; 및
    상기 타깃 층의 노출된 부분들에 피처들을 형성하는 단계
    를 포함하는 피처 형성 방법.
  2. 제1항에 있어서, 상기 타깃 층의 노출된 부분들에 피처들을 형성하는 단계는 상기 레지스트 층 내의 상기 개구들의 임계 치수(critical dimension)보다 작은 임계 치수를 갖는 상기 피처들을 형성하는 단계를 포함하는 피처 형성 방법.
  3. 제1항에 있어서, 상기 레지스트 층에 개구들을 형성하는 단계는 x의 임계 치수를 갖는 상기 개구들을 형성하고 x의 임계 치수를 갖는 상기 레지스트 층의 부분들을 생성하는 단계를 포함하는 피처 형성 방법.
  4. 제3항에 있어서, 상기 타깃 층의 노출된 부분들에 피처들을 형성하는 단계는 x/3과 같은 임계 치수를 갖는 피처들을 형성하는 단계를 포함하는 피처 형성 방법.
  5. 제1항에 있어서, 상기 레지스트 층에 개구들을 형성하는 단계는 5x/4의 임계 치수를 갖는 상기 개구들을 형성하고 3x/4의 임계 치수를 갖는 상기 레지스트 층의 부분들을 생성하는 단계를 포함하는 피처 형성 방법.
  6. 제1항에 있어서, 상기 타깃 층의 노출된 부분들에 피처들을 형성하는 단계는 x/4와 같은 임계 치수를 갖는 피처들을 형성하는 단계를 포함하는 피처 형성 방법.
  7. 제1항에 있어서, 제1 스페이서들을 형성하는 단계는 상기 타깃 층 상에 형성되는 피처들의 임계 치수와 같은 두께로 스페이서 재료를 성막하는 단계를 포함하는 피처 형성 방법.
  8. 제1항에 있어서, 제1 스페이서들을 형성하는 단계 또는 제2 스페이서들을 형성하는 단계는 상기 제1 스페이서들 또는 상기 제2 스페이서들을 실리콘 산화물 또는 실리콘 질화물로 형성하는 단계를 포함하는 피처 형성 방법.
  9. 제1항에 있어서, 제1 스페이서들을 형성하는 단계는 상기 레지스트 층의 남아 있는 부분들 위에 스페이서 재료를 컨포멀하게(conformally) 성막하는 단계를 포함하는 피처 형성 방법.
  10. 제1항에 있어서, 상기 레지스트 층의 남아있는 부분들과 상기 제1 스페이서들 각각의 사이에 있는 상기 중간 층의 부분들을 제거하여, 상기 타깃 층의 부분들을 노출시키는 단계는 상기 제1 스페이서들 사이의 상기 레지스트 층의 남아 있는 부분들을 에칭하고 밑에 있는 상기 중간 층의 부분들을 에칭하는 단계를 포함하는 피처 형성 방법.
  11. 제1항에 있어서, 상기 제1 스페이서들 및 상기 제2 스페이서들의 재료들에 비해 선택적으로 에칭가능(selectively etchable)한 재료를 상기 중간 층의 재료로 선택하는 단계를 더 포함하는 피처 형성 방법.
  12. 제1항에 있어서, 상기 레지스트 층과 상기 중간 층 사이에 반사 방지 층(anti-reflective layer)을 형성하는 단계를 더 포함하는 피처 형성 방법.
  13. 제1항에 있어서, 상기 제1 스페이서들을 형성하는 단계는 상기 레지스트 층의 남아 있는 부분들의 측벽들 상에 실질적으로 수직의 스페이서들을 형성하는 단계를 포함하는 피처 형성 방법.
  14. 제1항에 있어서, 상기 타깃 층의 상기 부분들을 노출시키는 단계 전에 상기 레지스트 층의 남아 있는 부분들을 제거하는 단계를 더 포함하는 피처 형성 방법.
  15. 제1항에 있어서, 상기 중간 층의 부분들을 노출시키는 단계 전에 상기 제1 스페이서들을 제거하는 단계를 더 포함하는 피처 형성 방법.
  16. 제1항에 있어서, 상기 제2 스페이서들을 형성하는 단계는 상기 제2 스페이서들을 상기 제1 스페이서들과 동일한 재료로 형성하는 단계를 포함하는 피처 형성 방법.
  17. 제1항에 있어서, 상기 타깃 층의 노출된 부분들에 피처들을 형성하는 단계는 상기 제1 스페이서들의 두께와 같은 임계 치수를 갖는 상기 피처들을 형성하는 단계를 포함하는 피처 형성 방법.
  18. 부분적으로 제조된 집적 회로 디바이스로서,
    타깃 층;
    상기 타깃 층 위에 형성되어 위치하는 중간 층의 실질적으로 수직인 섹션들; 및
    상기 타깃 층 상에 형성된 스페이서들 - 상기 스페이서들은 최소 폭의 1/3 또는 1/4의 폭을 갖고, 상기 스페이서들은 이웃하는 스페이서들로부터 상기 스페이서들의 폭과 같은 거리만큼 분리되고, 상기 스페이서들의 일부(portion)는 이웃하는 스페이서들로부터 공극(void)들 및 상기 중간 층의 상기 실질적으로 수직인 섹션들에 의해 분리되고, 남아있는 스페이서들은 이웃하는 스페이서들로부터 상기 중간 층의 상기 실질적으로 수직인 섹션들에 의해 분리됨 -
    을 포함하는 부분적으로 제조된 집적 회로 디바이스.
  19. 제18항에 있어서,
    상기 중간 층의 상기 실질적으로 수직인 섹션들은 상기 최소 폭의 3/4의 거리만큼 분리되는, 부분적으로 제조된 집적 회로 디바이스.
  20. 제1항에 있어서,
    상기 레지스트 층의 남아있는 부분들과 상기 제1 스페이서들 각각의 사이에 있는 상기 중간 층의 부분들을 제거하여, 상기 타깃 층의 부분들을 노출시키는 단계는, 상기 제1 스페이서들 또는 상기 제1 스페이서들 밑에 있는 상기 레지스트 층의 부분들 및 상기 중간 층의 부분들을 제거하지 않고 상기 레지스트 층의 남아있는 부분들과 상기 중간 층의 부분들을 제거하는 단계를 포함하는 피처 형성 방법.
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