CN103904018B

CN103904018B - 一种半导体器件的制造方法

Info

Publication number: CN103904018B
Application number: CN201210568218.8A
Authority: CN
Inventors: 韩秋华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2017-08-01
Anticipated expiration: 2032-12-24
Also published as: CN103904018A

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成硬掩膜；步骤S102：在所述硬掩膜和半导体衬底中形成浅沟槽隔离；步骤S103：在所述半导体衬底中形成超浅沟槽隔离以及位于其两侧的条状图案。本发明的半导体器件的制造方法，由于采用了先形成浅沟槽隔离，再形成超浅沟槽隔离的方式制造沟道分段的晶体管，避免了现有技术中采用双重图形技术容易造成浅沟槽隔离与超浅沟槽隔离重叠的问题，提高了半导体器件的良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

如何减小短沟道效应（short channel effect），是半导体器件制造工艺面临的关键问题之一。现有技术中，通过使用沟道分段的晶体管（SegFet）制作半导体器件的技术方案，是可以用来减小器件的短沟道效应的非常有前景的技术之一。

在现有技术中，使用沟道分段的晶体管（SegFet）的半导体器件的结构如图1所示（图1为沿着栅极宽度方向的剖视图）。该半导体器件包括半导体衬底100以及位于其上的浅沟槽隔离STI101、栅极104，其中沟道区域被超浅沟槽隔离（Very Shallow TrenchIsolation，VSTI）102分隔成多个子段，半导体衬底100（具体而言，为沟道部分）位于每两个相邻的VSTI之间或VSTI与STI之间的部分为条状图案（stripe）103。其中，条状图案103的分布由浅沟槽隔离101和超浅沟槽隔离102的位置决定，其宽度受制造工艺精度的影响。由于沟道区域被VSTI分隔成了多个子段，形成了沟道分段的晶体管，所以该半导体器件受短沟道效应的影响较小，即这一结构减小了器件的短沟道效应。为了实现更好的减小短沟道效应的技术效果，必须形成良好的条状图案；并且，形成的条状图案的宽度越小，制造的半导体器件具有越好的阈值电压表现。因此，在半导体器件的制造过程中，如何形成条状图案，是制约半导体器件制造的重要因素之一。

目前，在半导体器件的制造工艺中，制造使用沟道分段的晶体管的半导体器件一般采用双重图形（double patterning）技术，先刻蚀形成条状图案（即形成VSTI）再刻蚀形成STI。然而，该方法很容易造成STI与VSTI的重叠问题（overlay issue），这就导致了无法形成良好的条状图案，进而导致了半导体器件的不良。

因此，为了解决上述问题，需要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，该方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成硬掩膜；

步骤S102：在所述硬掩膜和半导体衬底中形成浅沟槽隔离；

步骤S103：在所述半导体衬底中形成超浅沟槽隔离以及位于其两侧的条状图案。

进一步的，所述步骤S102包括：

步骤S1021：在所述硬掩膜和半导体衬底中形成浅沟槽隔离沟槽；

步骤S1022：在所述浅沟槽隔离沟槽内填充浅沟槽隔离材料并进行CMP，以在所述浅沟槽隔离沟槽内形成浅沟槽隔离。

其中，所述浅沟槽隔离材料为氧化物。

进一步的，所述步骤S103包括：

步骤S1031：去除所述硬掩膜位于所述半导体衬底上拟形成超浅沟槽隔离和条状图案的区域的部分；

步骤S1032：在所述硬掩膜被去除的区域形成牺牲层；

步骤S1033：刻蚀所述牺牲层和半导体衬底以在所述半导体衬底上形成超浅沟槽隔离沟槽和条状图案，其中，所述条状图案位于所述超浅沟槽隔离沟槽的两侧；

步骤S1034：在所述超浅沟槽隔离沟槽内填充超浅沟槽隔离材料并进行CMP，以形成超浅沟槽隔离。

其中，步骤S1031中去除所述硬掩膜的所采用的方法以及步骤S1033中所采用的刻蚀方法，均为干法刻蚀。

其中，在所述步骤S1031中，所述拟形成超浅沟槽隔离和条状图案的区域为有源区。

进一步的，所述牺牲层为依次嵌套的多层复合膜，所述步骤S1032包括：

步骤S10321：在所述半导体衬底上依次沉积氮化硅层、无定形碳层、氧化物层；

步骤S10322：进行CMP，以形成所述嵌套的多层复合膜。

其中，在步骤S1032中形成的所述牺牲层的厚度为有源区总宽度的20%。

进一步的，所述步骤S1033包括：

步骤S10331：刻蚀所述牺牲层以形成开口；

步骤S10332：利用所述牺牲层为掩膜对所述半导体衬底进行刻蚀，在所述半导体衬底上对应所述开口的位置形成超浅沟槽隔离沟槽，并在所述超浅沟槽隔离沟槽的两侧形成所述条状图案。

进一步的，当所述牺牲层为依次嵌套的多层复合膜时，所述步骤S1033包括：

步骤S10331’：刻蚀所述牺牲层以在所述牺牲层上形成开口，其中，所述开口对应所述无定形碳层位于所述氧化物层的两侧的部分；

步骤S10332’：利用所述牺牲层为掩膜对所述半导体衬底进行刻蚀，在所述半导体衬底上对应所述开口的位置形成超浅沟槽隔离沟槽，并在所述超浅沟槽隔离沟槽的两侧形成所述条状图案。

进一步的，在所述步骤S103中形成的所述条状图案的宽度不小于所述半导体器件的栅极的长度。

其中，在步骤S101中所形成的硬掩膜的厚度为

进一步的，在所述步骤S103之后还包括步骤S104：在所述半导体衬底上形成栅极介电层和栅极。

其中，所述栅极介电层仅位于所述条状图案的上方。

进一步的，在所述步骤S104之后还包括步骤S105：形成栅极侧壁以及源极和漏极。

本发明的半导体器件的制造方法，由于采用了先形成浅沟槽隔离（STI），再形成超浅沟槽隔离（VSTI）的方式制造沟道分段的晶体管，避免了现有技术中采用双重图形（double patterning）技术容易造成浅沟槽隔离（S TI）与超浅沟槽隔离（VSTI）重叠的问题（overlayissue），提高了半导体器件的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术的半导体器件的沿栅极宽度方向的示意性剖面图；

图2A-图2H为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图（沿栅极宽度方向）；

图3为本发明提出的一种半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，参照图2A-图2H和图3，来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2H为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图（沿栅极宽度方向）；图3为本发明提出的一种半导体器件的制造方法的流程图。

本发明实施例的半导体器件的制造方法，包括如下步骤：

步骤1：提供一半导体衬底200，在所述半导体衬底200上形成硬掩膜201，形成的图形如图2A所示。

其中，硬掩膜201的的厚度为

作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。

步骤2：在硬掩膜201和半导体衬底200上形成浅沟槽隔离沟槽（STI trench）202，形成的图形如图2B所示。

其中，浅沟槽隔离沟槽，是指用于形成浅沟槽隔离的沟槽，即浅沟槽隔离将形成于该沟槽内。示例性的，形成沟槽隔离沟槽202的方法，可以为：刻蚀硬掩膜201在拟形成浅沟槽隔离的位置形成开口；然后利用该形成开口的硬掩膜201作为掩膜刻蚀半导体衬底200，以在半导体衬底200中形成沟槽隔离沟槽202。

步骤3：在浅沟槽隔离沟槽202内形成浅沟槽隔离（S TI）203，形成的图形如图2C所示。

示例性的，本步骤可包括如下步骤：

步骤301、用浅沟槽隔离材料填充所述浅沟槽隔离沟槽202；

步骤302、对所述半导体衬底200进行CMP，去除多余的浅沟槽隔离材料。即，去除浅沟槽隔离材料高于硬掩膜201的部分。

其中，浅沟槽隔离材料可以为氧化物（氧化硅）或其他合适的材料。在本实施例中，在去除多余的浅沟槽隔离材料时，硬掩膜201也可以被去除一部分。

步骤4：对硬掩膜201进行选择性去除，去除硬掩膜201位于半导体衬底200上拟形成超浅沟槽隔离和条状图案的区域的部分，形成的图形如图2D所示。

其中，硬掩膜201位于半导体衬底200上拟形成超浅沟槽隔离和条状图案的区域的部分，一般就是硬掩膜201位于相邻的两个STI之间的部分，如图2D所示。在本实施例中，半导体衬底200上拟形成超浅沟槽隔离和条状图案的区域，优选为包括整个有源区（AA区）。当在整个有源区均形成条状图案时，可以使晶体管的沟道分段的效果更好，进一步提高器件的性能。

去除硬掩膜201所采用的方法，可以为干法刻蚀。

步骤5：在半导体衬底200上硬掩膜201被去除的区域形成牺牲层。其中，牺牲层可以为多层膜，也可以为单层膜。所述牺牲层用于在半导体衬底200上形成超浅沟槽隔离沟槽以及条状图案；其在后续工艺中可以起到掩膜的作用。

在本发明实施例中，牺牲层为多层膜结构，具体地，为依次嵌套的多层复合膜。其中，依次嵌套的多层复合膜，是指在后形成的膜层嵌入到在先形成的前一膜层内，比如，在前一膜层上形成矩形凹槽，后一膜层形成于该矩形凹槽内。

示例性的，本步骤形成的依次嵌套的多层复合膜为3层结构，其图形如图2E所示。具体地，该依次嵌套的多层（3层）复合膜包括第一膜层2041、第二膜层2042和第三膜层2043。其中，在本发明实施例中，第一膜层为氮化硅（SiN），第二膜层为无定形碳（AmorphousC），第三膜层为氧化物（氧化硅）。

利用这一依次嵌套的多层复合膜结构，可以在后续工艺中在沟道区域形成更均匀的条状图案，因而制得的半导体器件的良率更好。并且，依次嵌套的多层复合膜结构工艺可以实现精度更高的图形化，使形成的条状图案的宽度更小，进而保证制造的半导体器件具有更好的阈值电压表现。

示例性的，形成该依次嵌套的多层（3层）复合膜的方法为：

步骤501、在半导体衬底200上在所述半导体衬底上依次沉积氮化硅层、无定形碳层、氧化物层。

步骤502、进行CMP，以形成所述嵌套的多层复合膜。

当然，也可以采用上述示例性方法形成层数为2层以及4层、5层甚至更多层的依次嵌套的多层复合膜结构，此处不再一一赘述。

在本步骤中，形成的牺牲层的厚度（比如多层复合膜的总厚度）优选为有源区（具体是指相应的晶体管的有源区）总宽度的20%。

步骤6：刻蚀所述牺牲层和半导体衬底200，在所述半导体衬底200上形成超浅沟槽隔离沟槽（VSTI trench）205，形成的图形如图2F所示。在形成超浅沟槽隔离沟槽（VSTItrench）205的同时，会形成条状图案205’，条状图案205’位于相邻的超浅沟槽隔离之间或者相邻的超浅沟槽隔离与前沟槽隔离之间，即条状图案205’位于超浅沟槽隔离沟槽的两侧，如图2F所示。

其中，超浅沟槽隔离沟槽（VSTI trench），是指用于形成超浅沟槽隔离（VSTI）的沟槽，即浅沟槽隔离将形成于该沟槽内。

其中，刻蚀所述牺牲层和半导体衬底200的方法，采用干法刻蚀。

优选的，形成的条状图案205’的宽度相等，且相邻的条状图案205’之间的间距相等（即VSTI trench205的宽度相等）。这一设计可以使得半导体器件的沟道的分段比较均匀，进而保证半导体器件具有更好的电学特性。

其中，进一步优选的，条状图案205’的宽度大于等于（即不小于）要形成的栅极的长度。

具体地，本步骤可以包括如下步骤：

步骤601、刻蚀所述牺牲层以在所述牺牲层上形成开口；

步骤602、利用所述牺牲层作为掩膜，刻蚀所述半导体衬底200，在所述半导体衬底200上对应所述开口的位置形成超浅沟槽隔离沟槽（VSTI trench）205，形成的图形如图2F所示。显然，同时在超浅沟槽隔离沟槽205的两侧形成了条状图案205’的图案。

进一步的，当牺牲层为如上所述的包括第一膜层2041、第二膜层2042和第三膜层2043的依次嵌套的3层复合膜时，在步骤601中形成的牺牲层的开口位于（即对应）第二膜层2042（即无定形碳层）位于第三膜层2043（即氧化物层）的两侧的部分，如图2F所示。利用这一方式，可以在形成牺牲层的开口时，提高对准能力，进而形成更理想的开口。当然，当牺牲层为依次嵌套的多层复合膜时，比如4层、5层等，也可以采用上述方案来实现，此处不再赘述。

本发明实施例的步骤6，采用了先图形化牺牲层再利用图形化的牺牲层对半导体衬底进行图形化（形成了条状图案和超浅沟槽隔离沟槽）的方案，可以简化工艺、提高产品的良率。

步骤7：在超浅沟槽隔离沟槽205内形成超浅沟槽隔离（VSTI）206，形成的图形如图2G所示。

示例性的，本步骤可包括如下步骤：

步骤701、用超浅沟槽隔离材料填充所述超浅沟槽隔离沟槽205；

步骤702、对所述半导体衬底200进行CMP，去除多余的超浅沟槽隔离材料，以形成超浅沟槽隔离206。即，去除浅沟槽隔离材料高于半导体衬底200的部分。

其中，超浅沟槽隔离材料可以为氧化物（氧化硅）或其他合适的材料。在本实施例中，在去除多余的超浅沟槽隔离材料时，半导体衬底200也可以被去除一部分。

步骤8：在半导体衬底200上形成栅极介电层207和栅极208，形成的图形如图2H所示。

其中，优选的，形成的栅极介电层207仅位于条状图案205’的上方，如图2H所示。这一结构与栅极介电层覆盖整个半导体衬底（即同时覆盖超浅沟槽隔离）相比，半导体器件具有更好的性能。

在本实施例中，在步骤8之后，还可包括步骤9：形成栅极侧壁以及源极和漏极。

至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺（比如形成层间介电层、形成接触孔和形成金属层的步骤等）完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，此处不再赘述。

本发明实施例的半导体器件的制造方法，采用了先形成浅沟槽隔离（STI），再形成超浅沟槽隔离（VSTI）的方式制造沟道分段的晶体管，避免了现有技术中采用双重图形（double patterning）技术容易造成浅沟槽隔离（STI）与超浅沟槽隔离（VSTI）重叠的问题（overlayissue），提高了半导体器件的良率。

参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。

步骤S102：在所述硬掩膜和半导体衬底中形成浅沟槽隔离；

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤：

步骤S102：在所述硬掩膜和半导体衬底中形成浅沟槽隔离；

步骤S103：在所述半导体衬底中形成超浅沟槽隔离以及位于其两侧的条状图案，所述步骤S103包括：

步骤S1032：在所述硬掩膜被去除的区域形成牺牲层，所述牺牲层为依次嵌套的多层复合膜；

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：

3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述浅沟槽隔离材料为氧化物。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，步骤S1031中去除所述硬掩膜的所采用的方法以及步骤S1033中所采用的刻蚀方法，均为干法刻蚀。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S1031中，所述拟形成超浅沟槽隔离和条状图案的区域为有源区。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S1032包括：

步骤S10322：进行CMP，以形成所述嵌套的多层复合膜。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，在步骤S1032中形成的所述牺牲层的厚度为有源区总宽度的20％。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S1033包括：

步骤S10331：刻蚀所述牺牲层以形成开口；

9.如权利要求6所述的半导体器件的制造方法，其特征在于，所述步骤S1033包括：

10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中形成的所述条状图案的宽度不小于所述半导体器件的栅极的长度。

11.如权利要求1所述的半导体器件的制造方法，其特征在于，在步骤S101中所形成的硬掩膜的厚度为

12.如权利要求1至11任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104：在所述半导体衬底上形成栅极介电层和栅极。

13.如权利要求12所述的半导体器件的制造方法，其特征在于，所述栅极介电层仅位于所述条状图案的上方。

14.如权利要求12所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：形成栅极侧壁以及源极和漏极。