CN103839811B - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：步骤S101：在包括伪栅极的半导体衬底上依次形成先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层；步骤S102：对光刻胶层和底部抗反射层进行曝光显影，形成图形化的光刻胶和底部抗反射层；步骤S103：去除金属硬掩膜未被图形化的光刻胶和底部抗反射层覆盖的部分；步骤S104：去除先进图案化薄膜未被图形化的底部抗反射层覆盖的部分；步骤S105：去除所述伪栅极。本发明的方法由于采用先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层这一叠层结构来实现伪栅极的去除，有效地避免了对层间介电层及在先形成的金属栅极的损害，提高了器件良率。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
高K金属栅极（HKMG）技术是半导体领域的重要技术，在半导体器件的制造中具有广阔的应用前景。在应用高k金属栅极技术的半导体器件制程中，伪栅极（一般为多晶硅）的去除工艺是半导体器件制造的关键工艺，对于工艺节点在28nm及以下的半导体器件制程尤其如此。
在现有的半导体体器件的制造方法中，NMOS的伪栅极和PMOS的伪栅极是分别去除的，并且，先去除PMOS的伪栅极。在去除伪栅极时，需要很好地控制相关去除工艺以避免对层间介电层造成刻蚀，进而造成形成的金属栅极的高度减小。
现有技术中的半导体器件的制造方法，在进行伪栅极去除时，通常包括如下两种方法：
方法一、使用光刻胶（PR）和底部抗反射层（BARC）作为掩膜来去除伪栅极，即在半导体衬底上形成底部抗反射层和位于其上的光刻胶，以这一结构实现伪栅极的去除。在现有技术中，使用这一方法的弊端在于，其往往很难保证后续形成的金属栅极在沿着栅极方向的关键尺寸（CD）。
方法二、使用氮化硅（SiN）作为帽层（cap layer）并使用光刻胶曝光的方式，即在半导体衬底上形成作为帽层的氮化硅和位于其上的光刻胶，以这一叠层结构实现伪栅极的去除。这一方法的好处在于，氮化硅与层间介电层具有很高的干法刻蚀的刻蚀选择比，不容易对层间介电层造成破坏。然而，其缺陷在于，在进行氮化硅刻蚀时，氮化硅不能很好地停止在先形成的PMOS的金属栅极之上，会对PMOS的金属栅极造成破坏。
因此，为了解决上述问题，需要提出一种新的半导体器件的制造方法，以实现伪栅极的良好去除。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
步骤S101：在包括伪栅极的半导体衬底上依次形成先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层；
步骤S102：对所述光刻胶层和底部抗反射层进行曝光、显影处理，形成图形化的光刻胶和底部抗反射层，其中，所述图形化的光刻胶和底部抗反射层未覆盖所述伪栅极；
步骤S103：刻蚀去除所述金属硬掩膜未被所述图形化的光刻胶和底部抗反射层覆盖的部分；
步骤S104：刻蚀去除所述先进图案化薄膜未被所述图形化的底部抗反射层覆盖的部分，暴露出所述伪栅极；
步骤S105：刻蚀去除所述伪栅极。
其中，在所述步骤S101中所形成的所述先进图案化薄膜为无定形碳或者不含N的碳。
其中，在所述步骤S101中所形成的所述先进图案化薄膜的厚度为
其中，在所述步骤S101中所形成的所述金属硬掩膜的材料为TiN、Ti、Ta或TaN。
其中，在所述步骤S101中所形成的所述金属硬掩膜的厚度为
其中，在所述步骤S101中所形成的所述底部抗反射层为可以显影的有机底部抗反射层。
其中，在所述步骤S101中，在形成所述金属硬掩膜之后形成所述底部抗反射层之前，还包括对所述金属硬掩膜进行基于氧的表面处理以在其表面形成氧化物薄膜的步骤。
其中，所述表面处理为等离子体处理或者激光退火。
其中，在所述步骤S103中，在去除所述金属硬掩膜未被所述图形化的光刻胶和底部抗反射层覆盖的部分的同时，一并去除所述图形化的光刻胶的一部分。
其中，在所述步骤S104中，在刻蚀去除所述先进图案化薄膜未被所述图形化的底部抗反射层覆盖的部分的同时，一并去除所述图形化的底部抗反射层。
其中，在所述步骤S104中，采用的刻蚀工艺为干法刻蚀，所使用的反应气体包括CO、O2、CO2、SO2、N2、H2、NH3或者它们的组合。
其中，在所述步骤S105中，在刻蚀去除所述伪栅极的同时，一并去除所述金属硬掩膜。
其中，在所述步骤S105中，进行刻蚀时所使用的反应气体包括CL2和HBr。
其中，在所述步骤S101中，所述半导体衬底包括的所述伪栅极为NMOS的伪栅极，或者PMOS的伪栅极，或者NMOS和PMOS的伪栅极。
其中，在所述步骤S105之后还包括步骤S106：在所述伪栅极原来的位置形成金属栅极。
其中，所述步骤S106包括：
步骤S1061：在所述伪栅极原来的位置填充金属；
步骤S1062：通过CMP去除多余的金属以形成所述金属栅极。
本发明的半导体器件的制造方法，由于采用先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层这一叠层结构来实现伪栅极的去除，有效地避免了对层间介电层以及在先形成的金属栅极的损害，实现了伪栅极的良好去除，保证了后续形成良好的金属栅极，提高了半导体器件的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图；
图2为本发明提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图1A-图1F和图2，来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A-图1F为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图；图2为本发明提出的一种半导体器件的制造方法的流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤1：在半导体衬底100上依次形成先进图案化薄膜（advanced pattern film）201、金属硬掩膜202、底部抗反射层203和光刻胶层204，如图1A所示。优选的，所述底部抗反射层203为可以显影的底部抗反射层。
在本发明实施例中，先进图案化薄膜（advanced pattern film）201、金属硬掩膜202、底部抗反射层203和光刻胶层204构成一个叠层结构（film stack），应用这一结构可以实现伪栅极的良好去除。
其中，先进图案化薄膜201可以为无定形碳（amorphous carbon）或者不含N的碳（N-free carbon）。先进图案化薄膜201的厚度为
其中，金属硬掩膜202的材料可以为TiN、Ti、Ta或TaN。优选的，其厚度为当然，该金属硬掩膜202还可以选用其他金属材料，处于对关键尺寸（CD）的考虑，其应当为无应力薄膜或者应力在50MPa以内的薄膜。
在本发明实施例中，半导体衬底100为待去除伪栅极的半导体衬底，其可以为已经形成PMOS的金属栅极而需要去除NMOS的伪栅极的半导体衬底，可以为已经形成NMOS的金属栅极而需要去除PMOS的伪栅极的半导体衬底，还可以为NMOS和PMOS均为伪栅极的半导体衬底。本实施例以该半导体衬底100为已经形成PMOS的金属栅极而需要去除NMOS的伪栅极的半导体衬底为例，进行示例性说明。其中，半导体衬底100包括NMOS的伪栅极101A’和PMOS的金属栅极101B以及层间介电层102，如图1A所示。其中，伪栅极一般为多晶硅。
作为示例，在本实施例中，所述半导体衬底选用单晶硅材料构成。所述半导体衬底中还形成有隔离结构以及各种阱(well)结构。上述形成阱(well)结构、隔离结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
在本发明实施例中，优选的，在形成金属硬掩膜202后（即在形成所述金属硬掩膜之后形成所述底部抗反射层之前），对其进行表面处理以在所述金属硬掩膜202的表面形成一层氧化物薄膜。这一工艺步骤可以为后续的光刻工艺形成一个良好的工艺窗口。
其中，该表面处理为基于氧的表面处理工艺，其具体实现方式可以为等离子体处理或激光退火等。
步骤2：对光刻胶层204和底部抗反射层203进行曝光、显影处理，形成图形化的光刻胶204’以及图形化的底部抗反射层203’。其中，未被所述图形化的光刻胶204’以及图形化的底部抗反射层203’覆盖的区域下方为NMOS和PMOS。经过本步骤，形成的图形如图1B所示。
步骤3：对半导体衬底100进行刻蚀，去除金属硬掩膜202未被图形化的光刻胶204’以及图形化的底部抗反射层203’所覆盖的部分，被保留的金属硬掩膜部分为202’。在该步骤中，前述的图形化的光刻胶204’会同时被去除一部分，剩余的图形化的光刻胶为204”。完成该步骤后，形成的图形如图1C所示。
在本实施例中，如果金属硬掩膜202在前述步骤1中经过了前述的表面处理工艺，则形成的氧化物薄膜未被所述图形化的光刻胶204’以及图形化的底部抗反射层203’所覆盖的部分在本步骤中将首先被去除，然后接着去除金属硬掩膜202未被图形化的光刻胶204’以及图形化的底部抗反射层203’所覆盖的部分，在去除氧化物薄膜和金属硬掩膜202时，图形化的光刻胶204’会同时被去除一部分。
步骤4：对半导体衬底100进行刻蚀，去除先进图案化薄膜201未被图形化的底部抗反射层203’所覆盖的部分，暴露出NMOS的伪栅极101A’和PMOS的金属栅极101B。在该步骤中，会同时消耗掉（去除）所述图形化的光刻胶204’剩余的部分以及所述图形化的底部抗反射层203’。其中，被保留的先进图案化薄膜部分为201’。经过本步骤，形成的图形如图1D所示。
其中，所使用的刻蚀方法为干法刻蚀。所使用的反应气体可以为CO、O2、CO2、SO2、N2、H2、NH3或者它们的组合；这些反应气体与层间介电层102以及伪栅极101A’（即多晶硅）、金属栅极101B等具有较高的刻蚀选择比。
在本步骤中，由于先进图案化薄膜201（比如无定形碳或不含N的碳）与层间介电层102以及伪栅极101A’（即多晶硅）、金属栅极101B具有较高的刻蚀选择比，因此，不会造成对间介电层102以及NMOS的伪栅极、PMOS的金属栅极102B的破坏，可以很好地控制后续形成的NMOS的金属栅极的关键尺寸（CD）。并且，由于本步骤的刻蚀可以使刻蚀停止于在先形成的PMOS的金属栅极102B之上，可以保证NMOS和PMOS之间形成良好且连续的边界。
步骤5：刻蚀去除NMOS的伪栅极101A’。在刻蚀去除NMOS的伪栅极101A’的过程中，金属硬掩膜202’会同时被去除。经过本步骤，形成的图形如图1E所示。
在本步骤中，刻蚀所使用的反应气体可以包括CL2和HBr。
步骤6：在原来NMOS的伪栅极101A’的位置形成NMOS的金属栅极101A，如图1F所示。
其中，示例性的，形成NMOS的金属栅极101A的方法可以包括如下步骤：
步骤601：在原来NMOS的伪栅极101A’的位置填充金属；
步骤602：通过CMP处理去除多余的金属，以形成NMOS的金属栅极101A。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺（比如形成接触孔刻蚀阻挡层、接触孔和金属层的步骤等）完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，此处不再赘述。并且，在本发明实施例中的各个工艺步骤，亦均可以采用现有技术中的其他可行方案来实现，并不以本发明实施例公开的方案为限。
虽然上述的示例性实施例是以在形成了PMOS的金属栅极的半导体衬底上去除NMOS的伪栅极（后续形成NMOS的金属栅极）为例进行说明，但是，本发明实施例的方法，也可以应用于PMOS的伪栅极的去除，以及NMOS和PMOS的伪栅极的同时去除。并且，在单独实施PMOS或NMOS的伪栅极的去除时，可以仅仅使NMOS或PMOS单独位于图形化的光刻胶未覆盖的区域。关于这些实施方案的具体实现方法，本领域的技术人员显然可以从上述示例性实施例中得出，故此处不再赘述。
本发明实施例的半导体器件的制造方法，由于采用先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层这一叠层结构来实现伪栅极的去除，有效地避免了对层间介电层以及在先形成的金属栅极的损害，实现了伪栅极的良好去除，保证了后续形成良好的金属栅极（即高度和良率等指标均满足要求），提高了半导体器件的良率。
参照图2，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
步骤S101：在包括伪栅极的半导体衬底上依次形成先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层；
步骤S102：对所述光刻胶层和底部抗反射层进行曝光、显影处理，形成图形化的光刻胶和底部抗反射层，其中，所述图形化的光刻胶和底部抗反射层未覆盖所述伪栅极；
步骤S103：刻蚀去除所述金属硬掩膜未被所述图形化的光刻胶和底部抗反射层覆盖的部分；
步骤S104：刻蚀去除所述先进图案化薄膜未被所述图形化的底部抗反射层覆盖的部分，暴露出所述伪栅极；
步骤S105：刻蚀去除所述伪栅极。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤：
步骤S101：在包括伪栅极的半导体衬底上依次形成先进图案化薄膜、金属硬掩膜、底部抗反射层和光刻胶层；
步骤S102：对所述光刻胶层和底部抗反射层进行曝光、显影处理，形成图形化的光刻胶和底部抗反射层，其中，所述图形化的光刻胶和底部抗反射层未覆盖所述伪栅极；
步骤S103：刻蚀去除所述金属硬掩膜未被所述图形化的光刻胶和底部抗反射层覆盖的部分；
步骤S104：刻蚀去除所述先进图案化薄膜未被所述图形化的底部抗反射层覆盖的部分，暴露出所述伪栅极，所述先进图案化薄膜避免所述刻蚀对所述伪栅极的破坏；
步骤S105：刻蚀去除所述伪栅极。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中所形成的所述先进图案化薄膜为无定形碳或者不含N的碳。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中所形成的所述先进图案化薄膜的厚度为
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中所形成的所述金属硬掩膜的材料为TiN、Ti、Ta或TaN。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中所形成的所述金属硬掩膜的厚度为
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中所形成的所述底部抗反射层为可以显影的有机底部抗反射层。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在形成所述金属硬掩膜之后形成所述底部抗反射层之前，还包括对所述金属硬掩膜进行基于氧的表面处理以在其表面形成氧化物薄膜的步骤。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述表面处理为等离子体处理或者激光退火。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在去除所述金属硬掩膜未被所述图形化的光刻胶和底部抗反射层覆盖的部分的同时，一并去除所述图形化的光刻胶的一部分。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，在刻蚀去除所述先进图案化薄膜未被所述图形化的底部抗反射层覆盖的部分的同时，一并去除所述图形化的底部抗反射层。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，采用的刻蚀工艺为干法刻蚀，所使用的反应气体包括CO、O2、CO2、SO2、N2、H2、NH3或者它们的组合。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，在刻蚀去除所述伪栅极的同时，一并去除所述金属硬掩膜。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，进行刻蚀时所使用的反应气体包括CL2和HBr。
14.如权利要求1至13任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述半导体衬底包括的所述伪栅极为NMOS的伪栅极，或者PMOS的伪栅极，或者NMOS和PMOS的伪栅极。
15.如权利要求1至13任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：在所述伪栅极原来的位置形成金属栅极。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，所述步骤S106包括：
步骤S1061：在所述伪栅极原来的位置填充金属；
步骤S1062：通过CMP去除多余的金属以形成所述金属栅极。
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