CN109872970B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅极结构，所述第一伪栅极结构包括第一伪栅电极层；形成覆盖所述第一伪栅极结构的第一氮化物硬掩膜层；在所述第一氮化物硬掩膜层上形成第一金属层；将所述第一金属层氧化为第一金属氧化物层；在所述第一金属氧化物层上形成图案化的第一掩膜层，所述第一掩膜层的窗口对应所述第一伪栅极结构。本发明提供的半导体器件的制造方法，可以避免氮元素对光刻制程产生不利影响，从而提高了半导体器件的良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体工艺制程的节点达到28nm及以下时，用高k介电层/金属栅结构代替传统的氮氧化硅或氧化硅介质层/多晶硅栅结构被视为解决传统的栅结构所面临的问题的主要的甚至是唯一的方法，传统的栅结构所面临的问题主要包括栅漏电、多晶硅损耗以及由薄栅氧化硅介质层所引起的硼穿透等。

对于具有较高工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和伪栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的伪栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(work functionmetal layer)、阻挡层(barrier layer)和浸润层(wetting layer)等；最后进行金属栅极材料的填充，以在所述覆盖层上形成金属栅极结构。然而，后栅工艺中刻蚀制程的刻蚀精度不高，工艺窗口较小。

因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅极结构，所述第一伪栅极结构包括第一伪栅电极层；

形成覆盖所述第一伪栅极结构的第一氮化物硬掩膜层；

在所述第一氮化物硬掩膜层上形成第一金属层；

将所述第一金属层氧化为第一金属氧化物层；

在所述第一金属氧化物层上形成图案化的第一掩膜层，所述第一掩膜层的窗口对应所述第一伪栅极结构。

示例性地，所述方法还包括：

以所述第一掩膜层为掩膜去除所述第一伪栅电极层，以形成第一沟槽；

在所述第一沟槽中形成第一金属栅极。

示例性地，所述半导体衬底还包括第二区域，所述第二区域的所述半导体衬底上形成有第二伪栅极结构，所述第二伪栅极结构包括第二伪栅电极层，其中，在形成所述第一金属栅极之后，还包括：

形成覆盖所述第二伪栅极结构的第二氮化物硬掩膜层；

在所述第二氮化物硬掩膜层上形成第二金属层；

将所述第二金属层氧化为第二金属氧化物层；

在所述第二金属氧化物层上形成图案化的第二掩膜层，所述第二掩膜层的窗口对应所述第二伪栅极结构。

示例性地，所述方法还包括：

以所述第二掩膜层为掩膜去除所述第二伪栅电极层，以形成第二沟槽；

在所述第二沟槽中形成第二金属栅极。

示例性地，所述第一氮化物硬掩膜层包括TiN层，所述第一金属层包括Ti层。

示例性地，所述第二氮化物硬掩膜层包括TiN层，所述第二金属层包括Ti层。

示例性地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

示例性地，在形成所述第一掩膜层的步骤之前，还包括在所述第一金属氧化物层上形成底部抗反射涂层的步骤。

示例性地，形成所述第一金属栅极的步骤包括：

沉积金属材料层，以填充所述第一沟槽；

执行平坦化工艺，以去除所述第一沟槽以外的所述金属材料层，并去除所述第一金属氧化物层和所述第一氮化物硬掩膜层。

示例性地，形成所述第二金属栅极的步骤包括：

沉积金属材料层，以填充所述第二沟槽；

执行平坦化工艺，以去除所述第二沟槽以外的所述金属材料层，并去除所述第二金属氧化物层和所述第二氮化物硬掩膜层。

示例性地，在将所述第一金属层氧化为第一金属氧化物层时，同时氧化所述第一氮化物硬掩膜层。

示例性地，在将所述第二金属层氧化为第二金属氧化物层时，同时氧化所述第二氮化物硬掩膜层。

本发明提供的半导体器件的制造方法，可以避免氮元素对光刻制程产生不利影响，从而提高了半导体器件的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了本发明一实施例提供的半导体器件的制造方法的工艺流程图。

图2A-2M为根据本发明一实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

后栅(gate last)工艺为形成高K金属栅极晶体管的一个主要工艺。一种利用后栅工艺制备高K金属栅极晶体管的方法包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和伪栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的伪栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，形成覆盖所述伪栅极结构的层间介电层，并执行化学机械研磨工艺，使所述层间介电层的顶部与伪栅电极层的顶部齐平；接着，形成覆盖伪栅极结构和层间介电层的硬掩膜层，通常所述硬掩膜层为氮化物硬掩膜层，例如TiN层；接着，依次形成底部抗反射涂层(BARC)和光刻胶层，并图案化所述硬掩膜层；接着以所述硬掩膜层为掩膜刻蚀去除伪栅电极层；最后进行金属栅极材料的填充，以形成金属栅极结构。然而，氮化物硬掩膜层中的氮会扩散进入底部抗反射涂层和光刻胶层中，使光刻胶中毒，造成光刻胶发生变形，无法形成准确清晰的图形；并且在形成底部抗反射涂层与光刻胶层之间的排队时间(Queue time)越长，氮元素进入底部抗反射涂层和光刻胶层中的可能性就越大，造成的光刻胶显影后特征尺寸偏差(ADI-CD shift)越严重。

针对上述问题，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅极结构，所述第一伪栅极结构包括第一伪栅电极层；形成覆盖所述第一伪栅极结构的第一氮化物硬掩膜层；在所述第一氮化物硬掩膜层上形成第一金属层；将所述第一金属层氧化为第一金属氧化物层；在所述第一金属氧化物层上形成图案化的第一掩膜层，所述第一掩膜层的窗口对应所述第一伪栅极结构。

所述方法还包括：以所述第一掩膜层为掩膜去除所述第一伪栅电极层，以形成第一沟槽；在所述第一沟槽中形成第一金属栅极。

所述半导体衬底还包括第二区域，所述第二区域的所述半导体衬底上形成有第二伪栅极结构，所述第二伪栅极结构包括第二伪栅电极层，其中，在形成所述第一金属栅极之后，还包括：形成覆盖所述第二伪栅极结构的第二氮化物硬掩膜层；在所述第二氮化物硬掩膜层上形成第二金属层；将所述第二金属层氧化为第二金属氧化物层；在所述第二金属氧化物层上形成图案化的第二掩膜层，所述第二掩膜层的窗口对应所述第二伪栅极结构。

所述方法还包括：以所述第二掩膜层为掩膜去除所述第二伪栅电极层，以形成第二沟槽；在所述第二沟槽中形成第二金属栅极。

所述第一氮化物硬掩膜层包括TiN层，所述第一金属层包括Ti层。

所述第二氮化物硬掩膜层包括TiN层，所述第二金属层包括Ti层。

所述第一区域为PMOS区域，所述第二区域为NMOS区域。

在形成所述第一掩膜层的步骤之前，还包括在所述第一金属氧化物层上形成底部抗反射涂层的步骤。

形成所述第一金属栅极的步骤包括：沉积金属材料层，以填充所述第一沟槽；执行平坦化工艺，以去除所述第一沟槽以外的所述金属材料层，并去除所述第一金属氧化物层和所述第一氮化物硬掩膜层。

形成所述第二金属栅极的步骤包括：沉积金属材料层，以填充所述第二沟槽；执行平坦化工艺，以去除所述第二沟槽以外的所述金属材料层，并去除所述第二金属氧化物层和所述第二氮化物硬掩膜层。

在将所述第一金属层氧化为第一金属氧化物层时，同时氧化所述第一氮化物硬掩膜层。

在将所述第二金属层氧化为第二金属氧化物层时，同时氧化所述第二氮化物硬掩膜层。

本发明提供的半导体器件的制造方法，可以避免氮元素对光刻制程产生不利影响，从而提高了半导体器件的良率。

为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面将参照图1以及图2A～图2M，对本发明一实施方式的半导体器件的制造方法做详细描述。

首先，执行步骤101，提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅极结构，所述第一伪栅极结构包括第一伪栅电极层。具体地，如图2A所示，提供半导体衬底200，所述半导体衬底包括第一区域201和第二区域202，所述第一区域201和第二区域202的半导体衬底200上分别形成有第一伪栅极结构和第二伪栅极结构。在一个实施例中，所述第一区域201为PMOS区域，所述第二区域202为NMOS区域。

其中，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构203，作为示例，隔离结构203为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中，隔离结构203为浅沟槽隔离结构，其将半导体衬底200分为NMOS区和PMOS区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。

在第一区域201的半导体衬底200上形成有第一伪栅极结构，在第二区域202的半导体衬底200上形成有第二伪栅极结构，作为示例，第一伪栅极结构包括自下而上层叠的栅极介电层204、覆盖层205和第一伪栅电极层206a，第二伪栅极结构包括自下而上层叠的栅极介电层204、覆盖层205和第二伪栅电极层206b。所述栅极介电层204优选为高k介电层，其k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝；覆盖层205的构成材料包括氮化钛或氮化钽，其作用是阻止后续形成的功函数设定金属层中的金属材料向高k介电层204的扩散；第一伪栅电极层206a和第二伪栅电极层206b的材料包括多晶硅、氮化硅或无定形碳，优选多晶硅。

此外，作为示例，在第一和第二伪栅极结构的两侧形成有侧壁结构207。在一个实施例中，侧壁结构207至少包括氧化物层和氮化物层。

在伪栅极结构两侧的PMOS区域201的半导体衬底200中形成有嵌入式锗硅层208，其形成过程通常包括以下步骤：采用先干法刻蚀再湿法刻蚀的工艺在伪栅极结构两侧的PMOS区域201中形成∑状沟槽；采用选择性外延生长工艺形成嵌入式锗硅层208，以完全填充所述∑状沟槽，形成的嵌入式锗硅层208可以掺杂硼，所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述先干法刻蚀再湿法刻蚀的工艺的具体步骤如下：先采用干法刻蚀工艺纵向刻蚀伪栅极结构两侧的PMOS区的半导体衬底以形成沟槽；再采用各向同性的干法刻蚀工艺继续刻蚀所述沟槽，在所述沟槽的下方形成椭圆形沟槽，即形成碗状沟槽；最后采用湿法刻蚀工艺扩展刻蚀所述碗状沟槽，以形成所述∑状沟槽。

在嵌入式锗硅层208的顶部以及NMOS区域202的源/漏区上形成有自对准硅化物209。形成自对准硅化物的工艺为本领域技术人员所熟习，在此不再赘述。

形成自对准硅化物209之后，在半导体衬底200上形成完全覆盖第一和第二伪栅极结构的刻蚀停止层210，并形成覆盖所述刻蚀停止层210的层间介电层211。接触孔刻蚀停止层210的材料优选氮化硅，层间介电层211的材料可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层211也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)等。接着，对所述层间介电层211和所述刻蚀停止层210执行平坦化工艺，以暴露第一伪栅电极层206a和第二伪栅电极层206b的顶部。所述第一平坦化工艺包括半导体制造领域中常规的平坦化方法，例如为化学机械研磨(CMP)工艺。

执行步骤102，形成覆盖所述第一伪栅极结构的第一氮化物硬掩膜层。如图2B所示，所述第一氮化物硬掩膜层212覆盖所述层间介电层211、第一伪栅极结构和第二伪栅极结构。

在一个实施例中，第一氮化物硬掩膜层212的材料为金属氮化物，具体可以为氮化钛(TiN)。氮化钛性质稳定，成膜均匀性好，并且很容易通过平坦化等工艺去除。所述第一氮化物硬掩膜层212的厚度例如为50埃至500埃，其形成工艺可以为本领域技术人员所熟知的各种沉积工艺，包括而不限于化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。

执行步骤103，如图2C所示，在所述第一氮化物硬掩膜层212上形成第一金属层213。所述第一金属层213经氧化后可以形成致密的氧化层。在一个实施例中，当所述氮化物硬掩膜层212为TiN层时，所述第一金属层213可以为Ti层。所述第一金属层213的形成工艺可以为本领域技术人员所熟知的各种沉积工艺，包括而不限于化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。

执行步骤104，如图2D所示，将所述第一金属层213氧化为第一金属氧化物层213’。所述第一金属氧化物层213’为致密的氧化物层，该致密的氧化物层作为阻挡层可以产生密封作用，有效阻挡第一氮化物硬掩膜层212中的氮元素进入光刻胶层或BARC层中。当所述第一金属层213为Ti层时，所述金属氧化物层213’为Ti_xO_y层，其结构致密，对氮元素的阻挡效果好。示例性地，在执行氧化工艺时，所述第一氮化物硬掩膜层212也发生氧化反应，该氧化反应可降低氮的原子比，从而减弱氮的扩散。

执行步骤105，在所述第一金属氧化物层上形成图案化的第一掩膜层，所述第一掩膜层的窗口对应所述第一伪栅极结构。

在一个实施例中，如图2E所示，首先在所述第一金属氧化物层213’上形成底部抗反射涂层(BARC)214。所述底部抗反射涂层214可以为单层或多层有机物，其可以提高曝光的质量，保证光刻胶层在显影后形成预期图形。

接着，如图2F所示，在所述底部抗反射涂层214上形成图案化的光刻胶层215。具体地，可首先在所述底部抗反射涂层214上旋涂一层光刻胶层，再通过曝光、显影等工艺图案化所述光刻胶层，使其窗口对应所述第一伪栅极结构。由于在所述第一氮化物硬掩膜层212上形成有第一金属氧化物层213’，即使形成底部抗反射涂层与光刻胶层之间的排队时间(Queue time)较长，氮化物硬掩膜层212中的氮元素也会受到第一金属氧化物层213’的阻挡而不会进入底部抗反射涂层214或光刻胶层215中，从而避免发生光刻胶中毒现象。

执行步骤106，如图2G所示，以所述第一掩膜层为掩膜去除所述第一伪栅电极层206a。具体地，以所述光刻胶层215为掩膜依次刻蚀所述第一金属氧化物层213’和所述第一氮化物硬掩膜层212，以暴露所述第一伪栅极结构；接着刻蚀去除所述第一伪栅电极层206a，以形成第一沟槽。所述刻蚀可以采用干法刻蚀工艺，所述干法刻蚀工艺具有较高的方向性，对间隙壁207的损伤较小，有助于提高沟槽侧壁的平整性，并提高后续在所述沟槽内形成的金属栅极的质量。示例性地，该干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光烧蚀。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。在这一步骤中可以采用例如终点检测技术或控制刻蚀时间的方法来控制刻蚀终点。

执行步骤107，如图2H所示，在所述第一沟槽中形成第一金属栅极217。作为示例，第一金属栅极217的材料包括钨或铝等。作为示例，在形成第一金属栅极217之前，首先在所述第一沟槽中形成第一功函数层216。当所述第一区域201为PMOS区域时，所述第一功函数层216为P型功函数层。所述第一金属栅极217的形成方法包括：使用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺等沉积金属栅极材料层，然后执行平坦化工艺对器件表面进行平坦化处理，直至露出层间介电层211时终止。所述平坦化工艺例如为化学机械研磨工艺等。经过所述平坦化工艺，层间介电层211表面的第一氮化物硬掩膜层212以及第一金属氧化物层213’也被去除，而无需增加额外的刻蚀工艺。

如图2I所示，形成覆盖所述第二伪栅极结构的第二氮化物硬掩膜层218。所述第二氮化物硬掩膜层218覆盖所述层间介电层211、第一伪栅极结构和第二伪栅极结构。所述第二氮化物硬掩膜层218的材料可以与所述第一硬掩膜层的材料相同。在一个实施例中，第二氮化物硬掩膜层218的材料为金属氮化物，具体可以为氮化钛，其形成工艺可以为本领域技术人员所熟知的各种沉积工艺，包括而不限于化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。

如图2J所示，在所述第二氮化物硬掩膜层218上形成第二金属层219。所述第二金属层219经氧化后可以形成致密的氧化层。在一个实施例中，当所述第二氮化物硬掩膜层218为TiN层时，所述第二金属层219可以为Ti层。所述第二金属层219的形成工艺可以为本领域技术人员所熟知的各种沉积工艺，包括而不限于化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。

如图2K所示，执行氧化工艺，以将所述第二金属层219氧化为第二金属氧化物层219’。所述第二金属氧化物层219’为致密的氧化物层，该致密的氧化物层作为阻挡层可以产生密封作用，有效阻挡第二氮化物硬掩膜层218中的氮元素进入光刻胶层或BARC层中。当所述第二金属层219为Ti层时，所述第二金属氧化物层219’为Ti_xO_y层，其结构致密，对氮元素的阻挡效果好。示例性地，在执行氧化工艺时，所述第二氮化物硬掩膜层218也发生氧化反应，该氧化反应可降低氮的原子比，从而减弱氮的扩散。

如图2L所示，在所述第二金属氧化物层219’上形成图案化的第二掩膜层220，所述第二掩膜层220的窗口对应所述第二伪栅极结构。所述第二掩膜层220为光刻胶层，可首先在第二金属氧化物层219’上旋涂一层光刻胶层，再通过曝光、显影等工艺图案化所述光刻胶层，使其窗口暴露所述第二伪栅极结构。接着，执行刻蚀工艺，以去除所述第二伪栅电极层206b，以形成第二凹槽

如图2M所示，在所述第二凹槽中形成第二金属栅极222。作为示例，第二金属栅极222的材料包括钨或铝等。示例性地，在形成第二金属栅极222之前，首先在所述第二沟槽中形成第二功函数层221。当所述第二区域202为NMOS区域时，所述第二功函数层221为N型功函数层。所述第二金属栅极222的形成方法包括：使用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺等沉积金属栅极材料层，然后执行平坦化工艺对器件表面进行平坦化处理，直至露出层间介电层211时终止。所述平坦化工艺例如为化学机械研磨工艺等。经过所述平坦化工艺，层间介电层211表面的第二氮化物硬掩膜层218以及第二金属氧化物层219’也被去除，而无需增加额外的刻蚀工艺。

至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例的半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。

本发明提供的半导体器件的制造方法，可以避免氮元素对光刻制程产生不利影响，从而扩大了光刻制程的工艺窗口，提高了半导体器件的良率。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅极结构，所述第一伪栅极结构包括第一伪栅电极层；

形成覆盖所述第一伪栅极结构的第一氮化物硬掩膜层；

在所述第一氮化物硬掩膜层上形成第一金属层；

将所述第一金属层氧化为第一金属氧化物层，在将所述第一金属层氧化为第一金属氧化物层时，同时氧化所述第一氮化物硬掩膜层，以降低所述第一氮化物硬掩膜层中氮的原子比；

在所述第一金属氧化物层上形成图案化的第一掩膜层，所述第一掩膜层的窗口对应所述第一伪栅极结构。

2.根据权利要求1所述的制造方法，其特征在于，还包括：

以所述第一掩膜层为掩膜去除所述第一伪栅电极层，以形成第一沟槽；

在所述第一沟槽中形成第一金属栅极。

3.根据权利要求2所述的制造方法，其特征在于，所述半导体衬底还包括第二区域，所述第二区域的所述半导体衬底上形成有第二伪栅极结构，所述第二伪栅极结构包括第二伪栅电极层，其中，在形成所述第一金属栅极之后，还包括：

形成覆盖所述第二伪栅极结构的第二氮化物硬掩膜层；

在所述第二氮化物硬掩膜层上形成第二金属层；

将所述第二金属层氧化为第二金属氧化物层；

在所述第二金属氧化物层上形成图案化的第二掩膜层，所述第二掩膜层的窗口对应所述第二伪栅极结构。

4.根据权利要求3所述的制造方法，其特征在于，还包括：

以所述第二掩膜层为掩膜去除所述第二伪栅电极层，以形成第二沟槽；

在所述第二沟槽中形成第二金属栅极。

5.根据权利要求1所述的制造方法，其特征在于，所述第一氮化物硬掩膜层包括TiN层，所述第一金属层包括Ti层。

6.根据权利要求3所述的制造方法，其特征在于，所述第二氮化物硬掩膜层包括TiN层，所述第二金属层包括Ti层。

7.根据权利要求3所述的制造方法，其特征在于，其中，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

8.根据权利要求1所述的制造方法，其特征在于，在形成所述第一掩膜层的步骤之前，还包括在所述第一金属氧化物层上形成底部抗反射涂层的步骤。

9.根据权利要求2所述的制造方法，其特征在于，形成所述第一金属栅极的步骤包括：

沉积金属材料层，以填充所述第一沟槽；

执行平坦化工艺，以去除所述第一沟槽以外的所述金属材料层，并去除所述第一金属氧化物层和所述第一氮化物硬掩膜层。

10.根据权利要求4所述的制造方法，其特征在于，形成所述第二金属栅极的步骤包括：

沉积金属材料层，以填充所述第二沟槽；

执行平坦化工艺，以去除所述第二沟槽以外的所述金属材料层，并去除所述第二金属氧化物层和所述第二氮化物硬掩膜层。

11.根据权利要求3所述的制造方法，其特征在于，在将所述第二金属层氧化为第二金属氧化物层时，同时氧化所述第二氮化物硬掩膜层。

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