CN107424926B - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN107424926B
CN107424926B CN201610349234.6A CN201610349234A CN107424926B CN 107424926 B CN107424926 B CN 107424926B CN 201610349234 A CN201610349234 A CN 201610349234A CN 107424926 B CN107424926 B CN 107424926B
Authority
CN
China
Prior art keywords
layer
gate
gate trench
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610349234.6A
Other languages
English (en)
Other versions
CN107424926A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610349234.6A priority Critical patent/CN107424926B/zh
Publication of CN107424926A publication Critical patent/CN107424926A/zh
Application granted granted Critical
Publication of CN107424926B publication Critical patent/CN107424926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。该方法包括：提供具有第一区域和第二区域的半导体衬底，在第一区域中形成有第一栅极沟槽，在第二区域中形成有第二栅极沟槽；在第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成高k介电层；在高k介电层上方形成第一覆盖层；对半导体衬底进行氟退火处理；去除第二栅极沟槽中的第一覆盖层；在第一栅极沟槽和第二栅极沟槽的底部和侧壁上形成第二覆盖层；在第二覆盖层上方形成第二功函数层；在第一栅极沟槽和第二栅极沟槽中形成金属栅极材料层。通过本发明的方法，增大了金属栅极中的填充材料的间隙填充窗口，同时氟退火处理还改善了高k介电层的质量，提高了器件的性能和可靠性。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(MOS)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。而随着器件尺寸的不断缩小，金属栅极的间隙填充越来越困难，尤其是对于PMOS器件。
目前，比较常见的改善金属栅极间隙填充的方法是，在电极材料钨(W)沉积填充之前使用回蚀刻的制程，来提高间隙填充能力，但是随着器件沟道长度的进一步缩小，这种方法已经不能够满足10nm及以下节点器件的需求。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件，包括：
提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成高k介电层；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁、所述高k介电层上方形成第一覆盖层；
对所述半导体衬底进行氟退火处理；
去除所述第二栅极沟槽中的所述第一覆盖层；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成第二覆盖层，其中，位于所述第一栅极沟槽中的所述第二覆盖层作为所述第一区域的第一功函数层；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁、所述第二覆盖层上方形成第二功函数层；
在所述第一栅极沟槽和所述第二栅极沟槽中形成金属栅极材料层，以形成位于所述第一区域内的第一金属栅极结构和位于所述第二区域内的第二金属栅极结构。
进一步，所述氟退火的温度范围为300～500℃，退火时间范围为1～3h。
进一步，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
进一步，所述第一覆盖层的材料包括TiN、TaC、MoN或者TaN中的一种或几种。
进一步，所述第二覆盖层的材料包括TiN、TaC、MoN或者TaN中的一种或几种。
进一步，所述第二功函数层为N型功函数层，其中，所述N型功函数层的材料包括TaC、TiAl、TaAlC或者TiAlC中的一种或几种。
进一步，在形成所述高k介电层之前，还包括在所述第一栅极沟槽和第二栅极沟槽底部的所述半导体衬底上形成界面层的步骤。
进一步，在形成所述第一覆盖层之前，还包括对所述高k介电层进行激光退火的步骤。
进一步，在所述半导体衬底上形成有层间介电层，所述第一栅极沟槽和所述第二栅极沟槽位于所述层间介电层中。
本发明另一方面提供一种使用前述的制造方法形成的半导体器件。
通过本发明的制造方法，在形成第一覆盖层后，对第一覆盖层进行氟退火处理，显著提高了第一覆盖层的功函数，并使得第一覆盖层的厚度变薄，而增大了之后金属栅极中的填充材料的间隙填充窗口，同时氟退火处理还改善了高k介电层的质量，因此，提高了器件的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F示出了本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2示出了本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了改善目前金属栅极间隙填充能力，本发明提供一种半导体器件的制造方法，如图2所示，其主要包括以下步骤：
在步骤S201中，提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽；
在步骤S202中，在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成高k介电层；
在步骤S203中，在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁、所述高k介电层上方形成第一覆盖层；
在步骤S204中，对所述半导体衬底进行氟退火处理；
在步骤S205中，去除所述第二栅极沟槽中的第一覆盖层；
在步骤S206中，在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成第二覆盖层，其中，位于所述第一栅极沟槽中的所述第二覆盖层作为所述第一区域的第一功函数层；
在步骤S207中，在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁、所述第二覆盖层上方形成第二功函数层；
在步骤S208中，在所述第一栅极沟槽和所述第二栅极沟槽中形成金属栅极材料层，以形成位于所述第一区域内的第一金属栅极结构和位于所述第二区域内的第二金属栅极结构。
下面，参考图1A至图1F对本发明的一具体实施方式中的半导体器件的制造方法做详细介绍，其中，图1A-图1F示出了本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
具体地，首先，如图1A所示，提供具有PMOS区域和NMOS区域的半导体衬底100，在所述PMOS区域中形成有第一栅极沟槽1021，在所述NMOS区域中形成有第二栅极沟槽1022。
提供半导体衬底100，半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底100可以包括外延层。半导体衬底100还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体，所述半导体器件可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片。
在半导体衬底100中形成有隔离结构，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构将半导体衬底100分为PMOS区域和NMOS区域。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在一个示例中，在PMOS区域中形成第一栅极沟槽1021，在NMOS区域中形成第二栅极沟槽1022的过程包括以下步骤：
首先，在NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及选择性地在栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。
在半导体衬底100和虚拟栅极上方形成层间介电层101。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层101以露出虚拟栅极的虚拟栅极层。
层间介电层101可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层101也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
之后，实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层，以在NMOS区域的层间介电层101中形成第一栅极沟槽1021，在PMOS区域的层间介电层101中形成第二栅极沟槽1022。
上述形成第一栅极沟槽1021和第二栅极沟槽1022的方法仅作为示例，对于其他本领域技术人员熟知的合适的方法也同样可以适用于本发明。
其中，第一栅极沟槽1021和第二栅极沟槽1022用于形成金属栅极。
接着，如图1A所示，在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁上形成高k介电层104。
在一个示例中，在形成所述高k介电层104之前，可先在第一栅极沟槽1021和所述第二栅极沟槽1022的底部形成界面层(IL)103，界面层103的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层104与半导体衬底100之间的界面特性。界面层103可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。界面层103的厚度范围为5埃至10埃。
较佳地，界面层103的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。
在界面层103的上方，所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁上形成高k介电层104。
高k介电层104的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成高k介电层104。高k介电层104的厚度范围为10埃至30埃。
在一个示例中，还可选择性地对高k介电层104进行激光退火，以改善高k介电层104的质量。
接着，如图1B所示，在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁、所述高k介电层104上方形成第一覆盖层105。
所述第一覆盖层105主要用于改善包括迁移率、电性以及栅极可靠性等的器件性能。第一覆盖层105的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TiN或者它们的组合，或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第一覆盖层105。第一覆盖层105的厚度范围为5埃至20埃。
其中，本实施例中，较佳地，所述第一覆盖层105使用氮化钛(TiN)，其中，形成于所述PMOS区域中的TiN层可以作为P型功函数层(PWF)。
随后，对所述半导体衬底100进行氟退火处理。
其中，氟退火，是指在含氟(一般为氟或氟化硼等含氟化合物)气体环境中对器件进行退火工艺处理。
示例性地，所述氟退火的温度范围为300～500℃，退火时间范围为1～3h。上述参数范围仅是示例性地，其他适合的数值范围也可适用于本发明。
该氟退火处理可以使得第一覆盖层105(也即P型功函数层)的功函数明显增加，氟退火还可以使得第一覆盖层105更加致密，厚度变薄，因此增大了间隙填充窗口，同时，氟退火处理过程中的氟还可以钝化高k介电层中的缺陷，明显的改善高k介电层104的质量，进而提高了器件的与时间相关电介质击穿(Time Dependent Dielectric Breakdown，简称TDDB)、负偏压温度不稳定性(Negative Bias Temperature Instability，简称NBTI)，正偏压温度不稳定性(Positive Bias Temperature Instability，简称PBTI)等可靠性。
接着，如图1C所示，去除所述第二栅极沟槽1022中的所述第一覆盖层105。
具体地，可在对应PMOS区域的半导体衬底上形成掩膜层，例如光刻胶层，暴露第二沟槽1022中的第一覆盖层105，再刻蚀去除所述第二栅极沟槽1022中的所述第一覆盖层105，也即去除NMOS区域中的第一覆盖层105。
本步骤中的刻蚀工艺可以为干法刻蚀工艺，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。所述干法刻蚀的源气体可以包括Cl2、BCl3、Ar、N2、CHF3、CH4和C2H4等。作为示例，在本实施例中，所述刻蚀为干法刻蚀，所述干法刻蚀的工艺参数包括：刻蚀气体包含Cl2、BCl3和CH4，其流量分别为50sccm-500sccm、10sccm-100sccm和2sccm-20sccm，压力为2mTorr-50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。所述刻蚀工艺还可以为任何具有对所述第一覆盖层105高的刻蚀选择比的湿法刻蚀工艺。
接着，如图1D所示，在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁上形成第二覆盖层106，其中位于所述第一栅极沟槽1021中的所述第二覆盖层106作为PMOS区域的P型功函数层。
第二覆盖层106的材料可以为TaC、MoN、WN、TiN或者它们的组合，或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第二覆盖层106。第二覆盖层106的厚度范围为5埃至20埃。
本实施例中，较佳地，所述第二覆盖层106可以使用TiN。
在本步骤中，位于所述第一栅极沟槽1021中的所述第二覆盖层106作为PMOS区域的P型功函数层，而位于第二栅极沟槽1022中的第二覆盖层106作为NMOS区域的高k介电层的覆盖层。
在一个示例中，第一覆盖层105和第二覆盖层106可以选择相同的材料，例如可以均为TiN。
接着，如图1E所示，在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁、所述第二覆盖层106上方形成第二功函数层107。
示例性地，第二功函数层107为N型功函数层(NWF)，N型功函数层(NWF)的材料可以选择为但不限于TaC、Ti、Al、钛铝(TiAl)、掺碳的钛铝(TiAlC)、掺碳的钽铝(TaAlC)或者它们的组合，或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围可以为10埃至80埃。
在一个示例中，还可选择性地，将形成于PMOS区域中的第二功函数层107刻蚀去除。
接着，如图1F所示，在所述第一栅极沟槽1021和所述第二栅极沟槽1022中形成金属栅极材料层108，以形成位于PMOS区域内的第一金属栅极结构和位于NMOS内的第二金属栅极结构。
金属栅极材料层108可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成沉积形成金属栅极的材料，使其完全填充满第一栅极沟槽1021和第二栅极沟槽1022，并溢出到层间介电层上，再对金属材料进行化学机械研磨工艺(CMP)，停止于层间介电层101上，进而形成位于PMOS区域内的第一金属栅极结构和位于NMOS内的第二金属栅极结构。
至此，完成了本发明的半导体器件的制造方法的关键步骤的介绍。
通过本发明的制造方法，在形成第一覆盖层后，对第一覆盖层进行氟退火处理，显著提高了PMOS区域中作为P型功函数层的第一覆盖层的功函数，并使得第一覆盖层的厚度变薄，而增大了之后金属栅极中的填充材料的间隙填充窗口，同时氟退火处理还改善了高k介电层的质量，因此，提高了器件的性能和可靠性，可靠性包括TDDB、NBTI/PBTI等。
实施例二
本发明还提供一种采用前述实施例一的方法形成的半导体器件。下面，参考图1F对本发明的半导体器件进行详细描述。
作为示例，如图1F所示，本发明的半导体器件包括：具有PMOS区域和NMOS区域的半导体衬底100，在所述PMOS区域中形成有第一栅极沟槽1021，在所述NMOS区域中形成有第二栅极沟槽1022。
提供半导体衬底100，半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底100可以包括外延层。半导体衬底100还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体，所述半导体器件可以为平面器件也可以是鳍片型器件，对于鳍片型器件所述半导体衬底中形成有鳍片。
在半导体衬底100中形成有隔离结构，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。隔离结构将半导体衬底100分为PMOS区域和NMOS区域。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底100上形成有层间介电层101，所述第一栅极沟槽1021和所述第二栅极沟槽1022位于所述层间介电层101中。
层间介电层101可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层101也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
其中，第一栅极沟槽1021和第二栅极沟槽1022用于形成金属栅极。
进一步地，在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁上形成有高k介电层104。
在一个示例中，在第一栅极沟槽1021和所述第二栅极沟槽1022的底部、所述高k介电层104和半导体衬底100之间形成有界面层(IL)103，界面层103的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层104与半导体衬底100之间的界面特性。界面层103可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。界面层103的厚度范围为5埃至10埃。
较佳地，界面层103的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。
高k介电层104的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。高k介电层104的厚度范围为10埃至30埃。
在PMOS区的第一栅极沟槽的底部和侧壁上、所述高k介电层104上方形成有第一覆盖层105。
第一覆盖层105的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TiN或者它们的组合，或者其他适合的薄膜层。第一覆盖层105的厚度范围为5埃至20埃。
其中，本实施例中，较佳地，所述第一覆盖层105使用氮化钛(TiN)，其中，形成于所述PMOS区域中的TiN层可以作为P型功函数层(PWF)。
该第一覆盖层105为经过氟退火后的薄膜层，其相比未经过氟退火的薄膜层，具有更高的功函数，更薄的厚度，且经过氟退火可以有部分氟离子渗透到高k介电层中，使得高k介电层具有更高的质量。
在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁上、所述第一覆盖层105和所述高k介电层104上形成有第二覆盖层106，其中位于所述第一栅极沟槽1021中的所述第二覆盖层106作为PMOS区域的P型功函数层。
第二覆盖层106的材料可以为TaC、MoN、WN、TiN或者它们的组合，或者其他适合的薄膜层。第二覆盖层106的厚度范围为5埃至20埃。
本实施例中，较佳地，所述第二覆盖层106可以使用TiN。
在本步骤中，位于所述第一栅极沟槽1021中的所述第二覆盖层106作为PMOS区域的P型功函数层，而位于第二栅极沟槽1022中的第二覆盖层106作为NMOS区域的高k介电层104的覆盖层。
在所述第一栅极沟槽1021和所述第二栅极沟槽1022的底部和侧壁、所述第二覆盖层106上方形成有第二功函数层107。
示例性地，第二功函数层107为N型功函数层(NWF)，N型功函数层(NWF)的材料可以选择为但不限于TaC、Ti、Al、钛铝(TiAl)、掺碳的钛铝(TiAlC)、掺碳的钽铝(TaAlC)或者它们的组合，或者其他适合的薄膜层。N型功函数层的厚度范围可以为10埃至80埃。
在所述第一栅极沟槽1021和所述第二栅极沟槽1022中形成有金属栅极材料层108，构成位于PMOS区域内的第一金属栅极结构和位于NMOS内的第二金属栅极结构。
金属栅极材料层108可以选择为但不限于Al、W或者其他适合的薄膜层。
由于本发明的制造方法具有显著的优点，而采用本发明的制造方法所获得的器件也同样具有较高的性能和可靠性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成高k介电层；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁、所述高k介电层上方形成第一覆盖层；
形成所述第一覆盖层后对所述半导体衬底进行氟退火处理以使所述第一覆盖层厚度变薄，并提高所述第一覆盖层的功函数值及改善所述高k介电层的质量；
所述氟退火处理后去除所述第二栅极沟槽中的所述第一覆盖层；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上形成第二覆盖层，其中，位于所述第一栅极沟槽中的所述第二覆盖层作为所述第一区域的第一功函数层；
在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁、所述第二覆盖层上方形成第二功函数层；
在所述第一栅极沟槽和所述第二栅极沟槽中形成金属栅极材料层，以形成位于所述第一区域内的第一金属栅极结构和位于所述第二区域内的第二金属栅极结构，
对所述半导体衬底进行氟退火处理以增大金属栅极的填充材料的间隙填充窗口。
2.如权利要求1所述的制造方法，其特征在于，所述氟退火的温度范围为300～500℃，退火时间范围为1～3h。
3.如权利要求1所述的制造方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
4.如权利要求3所述的制造方法，其特征在于，所述第一覆盖层的材料包括TiN、TaC、MoN或者TaN中的一种或几种。
5.如权利要求3所述的制造方法，其特征在于，所述第二覆盖层的材料包括TiN、TaC、MoN或者TaN中的一种或几种。
6.如权利要求3所述的制造方法，其特征在于，所述第二功函数层为N型功函数层，其中，所述N型功函数层的材料包括TaC、TiAl、TaAlC或者TiAlC中的一种或几种。
7.如权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之前，还包括在所述第一栅极沟槽和第二栅极沟槽底部的所述半导体衬底上形成界面层的步骤。
8.如权利要求1所述的制造方法，其特征在于，在形成所述第一覆盖层之前，还包括对所述高k介电层进行激光退火的步骤。
9.如权利要求1所述的制造方法，其特征在于，在所述半导体衬底上形成有层间介电层，所述第一栅极沟槽和所述第二栅极沟槽位于所述层间介电层中。
10.一种使用如权利要求1至9中任一项所述的制造方法形成的半导体器件。
CN201610349234.6A 2016-05-24 2016-05-24 一种半导体器件及其制造方法 Active CN107424926B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610349234.6A CN107424926B (zh) 2016-05-24 2016-05-24 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610349234.6A CN107424926B (zh) 2016-05-24 2016-05-24 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN107424926A CN107424926A (zh) 2017-12-01
CN107424926B true CN107424926B (zh) 2020-04-10

Family

ID=60422720

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610349234.6A Active CN107424926B (zh) 2016-05-24 2016-05-24 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN107424926B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935518B (zh) * 2017-12-19 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其金属栅极的形成方法
CN112420502A (zh) * 2020-11-18 2021-02-26 上海华力集成电路制造有限公司 高介电常数金属栅mos晶体管的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
TWI517379B (zh) * 2011-03-01 2016-01-11 聯華電子股份有限公司 金屬閘極結構及其製作方法
US8536038B2 (en) * 2011-06-21 2013-09-17 United Microelectronics Corp. Manufacturing method for metal gate using ion implantation
CN104347503A (zh) * 2013-07-30 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Also Published As

Publication number Publication date
CN107424926A (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
US9608061B2 (en) Fin field-effct transistors
TWI535024B (zh) 半導體結構及其製造方法
TWI419208B (zh) 半導體裝置的製造方法
US9373695B2 (en) Method for improving selectivity of epi process
TWI406331B (zh) 半導體裝置及其製造方法
US8093117B2 (en) Method of forming a metal gate
US8765556B2 (en) Method of fabricating strained structure in semiconductor device
TWI776954B (zh) 半導體結構形成方法及半導體結構
US20150087144A1 (en) Apparatus and method of manufacturing metal gate semiconductor device
CN103943499A (zh) 鳍式场效应晶体管的形成方法
CN103094209B (zh) 半导体器件的制作方法
US20160133744A1 (en) Transistor and fabrication method thereof
US9257323B2 (en) Semiconductor device and method for forming the same
US9548212B2 (en) Semiconductor devices and fabrication method thereof
KR102311437B1 (ko) 삽입 층을 구비한 반도체 구조체 및 이를 제조하는 방법
US9406677B2 (en) Semiconductor devices and fabrication method thereof
TW201703125A (zh) 半導體裝置結構及其製造方法
CN107424926B (zh) 一种半导体器件及其制造方法
TW201740475A (zh) 半導體元件及其製作方法
US20150084137A1 (en) Mechanism for forming metal gate structure
CN107546179B (zh) 一种半导体器件及其制造方法
CN106558547B (zh) 一种半导体器件及其制造方法
CN106328591B (zh) 一种半导体器件及其制造方法、电子装置
CN107564863B (zh) 一种半导体器件及其制造方法
KR101552007B1 (ko) 전극을 갖는 반도체 디바이스 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant