TWI535024B - 半導體結構及其製造方法 - Google Patents

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劉勝傑
陳禾秉
吳文朗
崔成章
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Description

半導體結構及其製造方法
本申請案揭示內容係關於半導體結構及其製造方法。
半導體積體電路(IC)產業已快速成長。隨著電晶體的尺寸減小，必須縮小閘極氧化物的厚度，以於閘極長度縮小時仍能維持效能。然而，為了減少閘極漏電流，使用高介電常數(高-k)閘極絕緣層，其准許有較大的實體厚度，但同時保持與在較大的技術節點中使用典型閘極氧化物具有相同的效果厚度。
此外，隨著技術節點縮小，在一些IC設計中，已經希望將典型的多晶矽閘極電極替換為金屬閘極(metal gate，MG)電極，以於縮小的特徵尺寸中改善裝置效能。一種形成MG電極的製程稱為「閘極後製」(gate last)製程，在該製程中，最終的金屬閘極電極被「最後」製造，使得後續製程數目減少，該後續製程包含必須在閘極形成之後進行的高溫處理。
然而，當在CMOS技術製程流程中整合高-k/金屬閘極特徵時，由於例如材料的不相容性、複雜製程以及熱預算等各種因素而產生問題。因此，為了實現這些進展，需要IC處理與製造中的類似發展。
本申請案揭示內容的一些實施例係提供一種製造半導體結構的方法，其包括提供一基板；在該基板上，形成金屬閘極結構；在該基板上，配置一第一介電質；在該金屬閘極結構與該基板上，配置一第二介電質；在該第一介電材料中，進行第一蝕刻，因而形成開口以暴露該金屬閘極結構中金屬材料的頂部表面；在該第二介電材料中進行第二蝕刻，因而形成開口以暴露該基板的矽化物區；以及在所形成的該開口中進行濕式蝕刻，以從該頂部表面移除部分的該金屬材料，因而在該介電材料下方形成側向凹處。
本申請案揭示內容的一些實施例係提供一種製造半導體結構的方法，其包括提供一基板；在該基板上，形成一金屬閘極結構，其中該金屬閘極結構包括：高k介電質、阻障層、功函數層以及金屬填充層；進行第一蝕刻，以形成一開口，因而暴露該金屬填充層的表面；在該開口中進行氧氣處理；在該開口中進行濕式蝕刻，因而在該表面下方形成凹處；以及在該開口中填充傳導材料，以於該金屬閘極結構上形成倒T形傳導插塞。
本申請案揭示內容的一些實施例係提供一種半導體結構。半導體結構包括基板、金屬閘極、介電材料、傳導插塞。。金屬閘極包含金屬填充層並且位於該基板上方。介電材料係位於該金屬填充層上方並且分離該金屬填充層與該介電材料上方的導電走線。傳導插塞縱向延伸穿過該介電材料並且沿著側向方向在該金屬填充層內終結於側向侵蝕區。該側向方向係實質垂直於該傳導插塞的該縱向方向。
10‧‧‧半導體結構
100‧‧‧基板
105‧‧‧閘極結構
107‧‧‧包埋通道
125‧‧‧傳導插塞
138‧‧‧導電走線
125-1‧‧‧阻障層
125-2‧‧‧插塞
130‧‧‧第一介電質
135‧‧‧第二介電質
116‧‧‧隔板
520‧‧‧界面層
522‧‧‧高k介電質
523‧‧‧覆蓋層
524‧‧‧阻障層
114‧‧‧功函數層
120‧‧‧金屬填充層
121‧‧‧頂部表面
126‧‧‧金屬氧化物
125a‧‧‧側向侵蝕區
122‧‧‧端面
132‧‧‧傳導插塞
132-1‧‧‧阻障層
106‧‧‧矽化物區
20‧‧‧半導體結構
30‧‧‧半導體結構
133‧‧‧蝕刻停止層
40‧‧‧半導體結構
50‧‧‧半導體結構
503‧‧‧犧牲介電層
505‧‧‧虛擬閘極
507‧‧‧硬遮罩層
508‧‧‧閘極結構
515‧‧‧渠道
520‧‧‧界面層
522‧‧‧高k介電層
523‧‧‧覆蓋層
524‧‧‧阻障層
502‧‧‧接觸開口
504‧‧‧接觸開口
由以下詳細說明與附隨圖式得以最佳了解本申請案揭示內容之各方面。強調根據產業之標準實施方式，各種特徵並非依比例繪示。 實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1係根據本申請案揭示內容的一些實施例說明半導體結構的概示圖。
圖2A係根據本申請案揭示內容的一些實施例說明半導體結構的概示圖。
圖2B係根據本申請案揭示內容的一些實施例說明圖2A的俯視圖。
圖2C係根據本申請案揭示內容的一些實施例說明圖2A的俯視圖。
圖3A係根據本申請案揭示內容的一些實施例說明半導體結構的概示圖。
圖3B係根據本申請案揭示內容的一些實施例說明半導體結構的概示圖。
圖4係根據本申請案揭示內容的各方面說明製造具有倒T形傳導插塞的半導體結構之方法的流程圖。
圖5A至圖5S係根據本申請案揭示內容的各方面分別說明對應於製造方法的一操作階段之半導體結構的圖式。
在不同的圖式中，相同的元件符號係代表相同的元件。
在以下的詳細說明中，提供許多特定的詳細內容以供完整理解本發明。然而，熟知此技藝的人士可理解本發明的實施可不需要這些特定內容。在其他例子中，未詳細描述已知的方法、程序、組件與電路，以免模糊本發明。應理解以下說明提供許多不同的實施例或範例，用於實施各種實施例的不同特徵。以下描述的特定元件與配置之範例係簡化本申請案揭示內容。當然，這些僅為例示，並非用以限制 本申請案揭示內容。
再者，應理解可僅簡要描述一些製程步驟以及/或裝置特徵。同樣地，可增加其他的製程步驟與/或特徵，以及可移除或改變一些以下的製程步驟與/或特徵而仍可實施申請專利範圍。因此，應理解以下說明係僅呈現範例，而非建議需要一或多步驟或特徵。
此外，本申請案揭示內容在不同的範例中可重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
在半導體領域中，接點阻抗係傳導插塞與該傳導插塞所在的表面之間面積阻抗的量測。對半導體裝置而言，接點阻抗係判斷裝置效能的關鍵參數之一。為了以短延遲時間與低功率耗損傳送最終產品，偏好低接點阻抗。
在本申請案揭示內容中，提供新的接點工程以改良傳導插塞與金屬閘極之間的接點阻抗。在該新的接點工程中，設計倒T形傳導插塞用於接觸金屬閘極。該倒T形傳導插塞在該金屬閘極中側向延伸，以增加與該金屬閘極的歐姆接觸表面。因此，除了底部表面之外，倒T形傳導插塞的側壁部分亦被該金屬閘極環繞，因而裝置具有較低的接點阻抗。
在該新的接點工程中，將金屬閘極的頂部表面進行濕式蝕刻，以形成凹槽。在以傳導材料填充該凹槽之前，移除殘留物與電隔離缺陷，藉以成長倒T形傳導插塞。再者，藉由導入新的接點工程至晶圓級製程，因而改良晶圓內的接點阻抗均勻性。
圖1係根據本申請案揭示內容的一些實施例說明半導體結構10的圖式。半導體結構10包含位於基板100上的閘極結構105。在一些實施例中，半導體結構10係半導體裝置內的單元電晶體。將位於閘極結構105下方的基板100摻雜，以作為操作單元電晶體時用於載體感應的包 埋通道107。基於包埋通道107中所誘導的主要載體，半導體結構10可為不同形式的電晶體，例如NMOS、PMOS等。在圖1中，NMOS係作為說明本申請案揭示內容的一些實施例，然而，異於PMOS或其他形式電晶體的差異不應視為限制。再者，在一些實施例中，半導體結構10係建構於各種基板架構上，例如FIN，以形成金屬閘極FINFET。
在摻雜的包埋通道107上方之閘極結構105係根據施加在閘極結構105上的電壓，而控制包埋通道107中誘導的主要載體濃度。傳導插塞125被設計用於在導電走線138與閘極結構105之間轉換電流，因此施加電壓於其上。關於如圖1所示的一些實施例，傳導插塞125係複合結構，其包含阻障層125-1與插塞125-2。然而，在本申請案揭示內容中，阻障層125-1與插塞125-2統稱為傳導插塞125。介電質130，其亦稱為第一介電質，係位於基板100上，並且將閘極結構105與半導體結構10外部的其他組件隔離。另一介電質135，其亦稱為第二介電質，係位於該第一介電質130與閘極結構105的上方。第一介電質130或第二介電質135係部分的間層介電質(ILD)。在本申請案揭示內容中，該ILD係被設計為在導電走線138下方的代表性的介電層。在一些實施例中，由於形成條件類似，因而無法區分第一介電質130與第二介電質135。
在一些實施例中，基板100包含半導體基板材料，例如矽基板。在一些實施例中，基板100包含矽化鍺、砷化鎵、或是其他合適的半導體材料。在一些實施例中，基板100進一步包含摻雜區，例如P井區與/或N井區(未繪示)。在一些其他的實施例中，基板100進一步包含其他特徵，例如埋層與/或磊晶層。再者，在一些實施例中，基板100係絕緣體的半導體或，例如絕緣體上矽(silicon on insulator，SOI)。在其他實施例中，半導體基板100包含摻雜的磊晶層、梯度半導體層與/或進一步包含覆蓋在另一不同形式的半導體層上的半導體層位， 例如在矽化鍺層上的矽層。在一些其他範例中，化合物半導體基板包含多層矽結構，或是矽基板可包含多層化合物半導體結構。在一些實施例中，基板100可包含其他元素半導體，例如鍺與鑽石。在一些實施例中，基板100包含化合物半導體，例如碳化矽、砷化鎵、砷化銦、或磷化銦。
閘極結構105係如圖1所示的複合架構，並且包含一些不同的膜。在一些實施例中，閘極結構105係金屬閘極或是替換金屬閘極。圖1所示的閘極結構105包含隔板116，其係與第一介電質130交界。在一些實施例中，隔板116係單層結構，而在一些其他範例中，隔板116為多層結構。採用介電材料，例如氮化矽、氧化矽或氮氧化矽被，以形成隔板116。閘極結構105進一步包含位於基板100上方的界面層520。高k介電質522係位於該界面層520上方。高k介電質522亦沿著y軸延伸以接近該隔板116而站立。
覆蓋層523共形位於該高k介電質522上方。在一些實施例中，覆蓋層523係由例如碳氮化金屬、氮化鈦或氮化鉭材料製成。閘極結構105進一步包含阻障層524，其係位於該覆蓋層上方。在一些實施例中，阻障層524係用於阻擋不想要的離子滲入下層中。閘極結構105亦具有功函數層114。在一些實施例中，功函數層114係P型功函數金屬(P-金屬)，其可由ALD、PVD、CVD或其他合適製程而形成。或者，該P-金屬層包含可在PFET裝置中適當運作的其他合適金屬，例如WN、TaN或Ru。在一些實施例中，該P-金屬層包含多金屬層結構，例如TiN/WN。在一些實施例中，功函數層114係一些膜層的堆疊。
在如圖1所示的一些實施例中，功函數層114係N型功函數金屬(N-金屬)，其可由ALD、PVD、CVD或其他合適製程而形成。或者，該N-金屬層包含可在PFET裝置中適當運作的其他合適金屬，例如TiAl、WN、TaN或Ru。在一些實施例中，N-金屬層包含多金屬層結 構，例如TiAl/TiN。
如同P-金屬層，N-金屬層係一些膜層的堆疊，並且包含TiAl/TiN，其厚度範圍約10至約60埃()。N-金屬層係由各種沉積技術形成，例如ALD、PVD、CVD、PECVD或其他合適的技術。
閘極結構105進一步包含金屬填充層120。金屬填充層120係沉積於功函數層114的上方，並且提供傳導插塞125所在之處。金屬填充層120具有頂部表面121。頂部表面121的部分係與金屬氧化物126接觸。如圖1所示，頂部表面121與金屬氧化物126接觸的部分係實質平坦表面。頂部表面121的另一部分係彎曲且凹陷以低於平坦部分的頂部表面。頂部表面121的彎曲凹陷部分具有端面122，其為弧形。在一些實施例中，端面122為半圓弧。凹陷部分沿著側向(X-軸)提供可供傳導材料填充的空間，以形成側向侵蝕區125a。由於凹陷部分的端面122係弧形，因而該側向侵蝕區125a係與端面122一致，具有與金屬填充層120交界的圓形端面。
在一些實施例中，金屬填充層120與第二介電質135之間的金屬氧化物126係由部分的金屬填充層120轉換而來。如圖1所示，其成長在金屬填充層126的頂部。在一些實施例中，金屬填充層120係鋁(Al)。鋁填充層120的頂部係轉換為鋁填充層120的氧化物126，例如氧化鋁(Al2O3)。
填充在凹陷部分中的傳導材料形成倒T形傳導插塞125的底部，該倒T形傳導插塞125係位在金屬填充層120上。該底部係定義為金屬氧化物126與金屬填充層120之間的界面下方之部分。金屬氧化物126與金屬填充層120之間的界面上方之部分係傳導插塞125的上部。在一些實施例中，如圖1所示，傳導插塞125的上部逐漸變細，從頂端逐漸縮小。倒T形傳導插塞125的底部包含側向侵蝕區125a，其沿著X軸延伸至金屬填充層120中。如圖2A所示，受到金屬填充層120環繞的傳 導插塞125之底部具有尺寸D1，以及受到第二介電質135環繞的傳導插塞125之上部具有尺寸D2。
在本申請案揭示內容中，D1係大於D2。傳導插塞125接觸頂部表面121的凹陷部分之尺寸為D1，並且縱向(沿著Y軸)延伸超出閘極結構105的較小尺寸D2。該側向(X軸)係實質垂直於該縱向(Y軸)。傳導插塞125底部與金屬填充層120之間的接觸表面增加，因而降低接點阻抗。
在一些實施例中，傳導插塞125的底部係圓形，且其直徑為D1。傳導插塞125的上部係圓筒形或是圓錐形。D2係定義為上部之一半高度的直徑。
參閱圖1，傳導插塞125的側向侵蝕區125a之寬度為W。寬度W的量測係從凹陷頂部表面的頂端122至傳導插塞125與第二介電質135之間的界面。在一些實施例中，側向侵蝕區係對稱於傳導插塞125的中心縱軸A。中心縱軸A係實質平行於Y軸。在一些實施例中，寬度W係等於D1與D2的差之一半，其係定義為以下的方程式：
在一些實施例中，寬度W係小於約20奈米(nm)。在一些實施例中，寬度W的範圍係約1nm至約50nm。在一些實施例中，寬度W的範圍係約3nm至約20nm。
除了較大的底部接觸表面之外，傳導插塞125的底部進一步具有側壁，其係接觸金屬填充層120。如圖1所示，傳導插塞125的底部具有深度為t的側壁。深度t的量測係從傳導插塞125縱向(沿著Y軸)延伸至金屬填充層120中。底部的側壁係受到金屬填充層120環繞，因而增加傳導插塞125與金屬填充層120之間的歐姆接觸表面。因此，達到傳 導插塞125與金屬填充層120之間較佳的接點阻抗。
在一些實施例中，深度t的範圍係約0.5nm至約15nm。在一些實施例中，深度t的範圍係約3nm至11nm。在一些實施例中，深度t的範圍係約4nm至約14nm。
導電走線138係由銅、鋁、鎢、或其合金所製成的金屬線。傳導插塞125在導電走線138與金屬閘極結構105之間傳送電子信號。第二介電質係位在金屬填充層120上方，並且分離金屬填充層與導電走線138。在如圖2A所示的一些實施例中，半導體結構20具有兩個傳導插塞。一個係位在金屬填充層120上的倒T形傳導插塞125，另一個係位在矽化物區上的傳導插塞132。對一些實施例來說，傳導插塞132係位在矽基板而非矽化物上。藉由介電質130與135將傳導插塞132從金屬閘極結構105分離，並且類似於傳導插塞125，傳導插塞132亦具有阻障層132-1。不同於倒T形傳導插塞125，傳導插塞132的底部(端面位在矽化物區106)無側向侵蝕區。傳導插塞132的底部尺寸小於或等於傳導插塞132遠離基板100的末端的端面(或稱為傳導插塞132的頂部)。傳導插塞132延伸至基板100的矽化物區106中的深度實質為零。
矽化物區106包含矽與金屬元素，例如鎳、鈦或是鈷，用於在傳導插塞132與基板100之間提供較低的接點阻抗。相較於金屬填充層120，矽化物區106對於含氟溶液較有抵抗性。換言之，相較於金屬閘極的金屬填充層，矽化物區106對於含氟溶液具有較大的蝕刻選擇性。在一些實施例中，矽化物區106係位於半導體結構20的包埋擴散區上。矽化物區106係位於半導體結構20的源極/汲極區之頂部表面上，以及傳導插塞132係將源極/汲極區連接至第二介電質135上方的導電走線(未繪示)。
在一些實施例中，傳導插塞132延伸至基板100的深度為t’。深度t’的量測係從基板100與第一介電質130之間的界面至傳導插塞132的 底部。如前述實施例所述，倒T形傳導插塞125延伸至金屬填充層120的深度為t。t與t’的比例係約10至約100。在一些實施例中，t與t’的比例係大於約100。
圖2B係說明半導體結構20的俯視圖。圖2A所示的半導體結構20係沿著線BB的橫切面圖式。虛線係表示導電走線138下方的傳導插塞125與側向侵蝕區125a。傳導插塞125與另一傳導插塞132皆為四邊形。然而，在如圖2C所示的一些實施例中，俯視傳導插塞125與132為圓形。
圖3A係說明半導體結構30，其係類似於半導體結構20。此外，半導體結構30進一步具有蝕刻停止層(etch stop layer，ESL)於膜堆疊中。如圖3所示，在基板100與介電質130之間有蝕刻停止層133，以及在介電質135與介電質130之間有蝕刻停止層133。在一些實施例中，ESL係由氮化物之化合物所製成，例如氮化矽或是氮氧化矽。
在一些實施例中，本質上無金屬氧化物或是僅有金屬填充層120的天然氧化物介於ILD介電質與金屬填充層之間。如圖3B所示，半導體結構40係類似於圖1中的半導體結構10，半導體結構40包含直接位於金屬填充層120上的第二介電質135。第二介電質135覆蓋部分的傳導插塞125之底部。
參閱圖4，其係說明製造具有圖2A所示之倒T形傳導插塞的半導體結構20之方法的流程圖。參閱圖5A至圖5S，其係說明圖4的方法400中不同製造階段的半導體結構20之橫切面圖式。應注意可用CMOS製程流程製造部分的半導體結構50。據此，可理解在圖4所示的方法400之前、之中與之後，可提供其他製程。可理解圖5A至圖5S係經簡化為清楚說明以更理解本申請案揭示內容之各種實施例。可在高k介電質/金屬閘極後製製程(亦指置換多閘極製程(replacement poly gate process，RPG))中，製造半導體結構50。在高k介電質/金屬閘極 後製製程中，初始先形成虛擬介電質與虛擬多閘極結構，而直到沉積層間介電質(ILD)後進行典型的CMOS製程。而後，可移除該虛擬介電質與虛擬多閘極結構，將其置換為高k閘極介電質/金屬閘極結構。
方法400包含操作402，其中提供或接收基板。方法400持續操作404，其中在基板上形成虛擬閘極結構。方法400持續操作406，其中第一介電質(ILD0)係在該基板上。方法400持續操作408，其中進行化學機械平面化(CMP)操作，以暴露虛擬閘極結構的頂部表面。方法400持續操作410，其中移除虛擬閘極，以留下供金屬或置換閘極填充的凹槽，因而形成金屬閘極結構。
方法400持續操作412，其中第二介電質(ILD1)係位於金屬閘極結構與基板上方。方法400持續操作414，其中在第一介電質中進行第一蝕刻，因而暴露金屬閘極結構中金屬材料的頂部表面。方法400持續操作416，其中在第二介電質中進行第二蝕刻，因而暴露基板的矽化物表面。方法400持續操作418，其中進行濕式蝕刻，以從頂部表面移除部分的金屬材料，因而在介電材料下方形成側向凹槽。方法400持續操作420，其中在該第一與第二蝕刻過程中所形成的開口中填充傳導材料，因而形成傳導插塞。
在圖5A中，提供或接收基板100，例如矽基板。在一些實施例中，基板100包含矽化鍺、砷化鎵或其他合適的半導體材料。在一些實施例中，基板100進一步包含摻雜區，例如P井區與/或N井區(未繪示)。在一些實施例中，基板100進一步包含其他特徵，例如埋層與/或磊晶層。再者，在一些實施例中，基板100係絕緣體上半導體，例如絕緣體上矽(silicon on insulator，SOI)。在其他實施例中，半導體基板100包含摻雜磊晶層、梯度半導體層以及/或進一步包含負覆蓋在不同型態的另一半導體層上的半導體層，例如在矽化鍺層上的矽層。在其他實施例中，半導體基板100包含鰭結構，其係再成長區。在一 些其他範例中，化合物半導體基板包含多層矽結構，或矽基板可包含多層化合物半導體結構。在一些實施例中，基板100可包含其他元素半導體，例如鍺與鑽石。在一些實施例中，基板100包含化合物半導體，例如碳化矽、砷化鎵、砷化銦、或磷化銦。
半導體結構20進一步包含形成於基板100中的隔離結構，例如前渠道隔離(STI)特徵(未繪示)，用於隔離主動區與基板。在一些實施例中，隔離結構包含矽的局部氧化作用(local oxidation of silicon，LOCOS)架構。隔離結構包含氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽(FSG)以及/或該技藝中已知的低k介電材料。主動區包含n型金屬氧化物半導體場效電晶體(例如NMOSFET或NFET)以及p型金屬氧化物半導體場效電晶體(例如PMOSFET或PFET)。雖然僅說明單一閘極結構，然而可理解半導體結構20可包含一些閘極結構，用於NFET與PFET，其包含短通道與長通道電晶體。
在圖5A中，根據本申請案揭示內容的一些實施例，半導體結構20包含形成於基板100上的犧牲介電層503。犧牲介電層503包含由熱沉積或化學氣相沉積形成的氧化物。在一些實施例中，犧牲介電層503係形成於單一晶圓腔室設備中。在一些實施例中，犧牲介電層503係形成於批次模式熔爐中。犧牲介電層503的厚度係約10至約100埃()。半導體結構50亦包含虛擬閘極505，其係由合適的沉積製程而形成於犧牲介電層503的上方。在一些實施例中，藉由沉積將虛擬閘極505形成於犧牲介電層503上方。在一些實施例中，可使用矽烷(SiH4)、二矽烷(Si2H6)或二氯矽烷(SiCl2H4)作為化學氣相沉積(CVD)製程中的化學氣體，以形成該虛擬閘極505。虛擬閘極505的厚度係約150至約2500。
在一些實施例中，半導體結構20進一步包含硬遮罩層507，其係形成於虛擬閘極505上。在一些實施例中，硬遮罩層包含氮化矽、氮 氧化矽、碳化矽與/或其他合適的介電材料，並且可使用例如化學氣相沉積(CVD)或物理氣相沉積(PVD或濺鍍)的方法而形成該硬遮罩層。該硬遮罩層的厚度約100至約400。在一些實施例中，在該硬遮罩層上形成抗反射塗覆層(ARC)，以促進將光阻層圖案化的光學微影蝕刻製程。例如，圖案化的光阻層(未繪示)可形成於硬遮罩層上。在形成圖案化的光阻層之後，藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程之組合，形成閘極結構508(如圖5B所示)。據此，閘極結構508可包含犧牲介電層503、虛擬閘極505以及硬遮罩507，如圖5B所示。
在形成閘極結構(例如閘極蝕刻或是圖案化)之後，半導體結構20進行其他的CMOS製程，以形成如該技藝中已知的NFET與PFET裝置的各種特徵。因此，本文僅簡要討論該各種特徵。在一些實施例中，該各種特徵包含輕摻雜的源極/汲極區(n型與p型LDD)、源極/汲極(S/D)區、接觸蝕刻停止層(CESL)。應注意可分別在PFET與NFET裝置中形成應變結構(strained structure)，例如矽化鍺(SiGe)與碳化矽(SiC)特徵，以提升與促進裝置的效能。如圖5B所示，在基板100中形成矽化物區106。
在如圖5C所示的一些實施例中，形成隔板116與介電質(ILD0)130。介電質130包含介電材料，其係由摻雜的矽玻璃所製成，例如磷矽玻璃(PSG)或是硼磷矽玻璃(BPSG)。在一些實施例中，介電材料包含氧化矽、氮化矽、氮氧化矽、懸塗玻璃(SOG)、氟化氧化矽玻璃(FSG)、碳摻雜的氧化矽(例如SiCOH)、BLACK DIAMOND®(Applied Materials of Santa Clara,Calif.)、XEROGEL®、AEROGEL®、無定型氟化碳、Parylene、BCB(雙-苯並環丁烯)、FLARE®、SILK®(Dow Chemical,Midland,Mich.)、聚亞醯胺、其他合適的多孔聚合物材料、其他合適的介電材料與/或其 組合物。在一些實施例中，第一介電質130包含高密度電漿(HDP)介電材料(例如HDP氧化物)與/或高深寬比製程(high aspect ratio process，HARP)介電材料(例如HARP氧化物)。第一介電質13包含任何合適的厚度。在本實施例中，介電質130的厚度約為2000~6000。可理解介電質130可包含一或多種介電材料以及/或一或多介電層。藉由化學機械拋光(CMP)製程，將介電質130平面化直到暴露虛擬閘極505的頂部部分，如圖5C所示。該CMP製程包含高選擇性，以提供虛擬閘極505、隔板116與介電質130之實質平坦表面。在一些實施例中，該CMP製程具有低凹陷(dishing)與/或金屬侵蝕效果。
在圖5D中，進行閘極置換製程。藉由乾式蝕刻、濕式蝕刻、乾式與濕式蝕刻的組合、或其他合適的製程，移除虛擬閘極505與犧牲介電層503。在一或多個蝕刻製程中，移除圖5C所示的虛擬閘極505與犧牲介電層503，以及該蝕刻製程包含多個蝕刻操作。例如，第一濕式蝕刻製程係用以移除虛擬閘極505。該第一濕式蝕刻製程可包含暴露至含有氫氧化物的溶液(例如氫氧化銨)、去離子水與/或其他合適的蝕刻劑溶液。第二濕式蝕刻製程係用以移除犧牲介電層503。第二濕式蝕刻製程包含暴露至緩衝HF溶液或是緩衝氧化物蝕刻劑(BOE)。第二濕式蝕刻製程可選擇性移除犧牲介電層503並且停止於基板100，因而在閘極結構中形成渠道515。可理解可使用其他蝕刻化學物質，用於選擇性移除虛擬介電質與虛擬多閘極。
在圖5E中，形成界面層520、高k介電層522、覆蓋層523以及阻障層524，用以部分填充渠道515。界面層520可包含氧化矽(SiO2)層(例如熱或化學氧化物形成)，其厚度約2至約25。在一些實施例中，界面層520包含HfSiO或SiON，其係由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化作用與氮化作用、電漿氧化作用與氮化作用、或其組合而形成。在一些實施例中，可藉 由ALD、CVD或PVD而在熱氧化物上形成Hf膜，而後藉由熱氧氣進行氧化而形成HfSiO。在其他實施例中，可在反應性氧氣與H2O環境中，藉由ALD、CVD或PVD而形成Hf膜。
高k介電層522係形成於界面層520上。在一些實施例中，藉由ALD、CVD、金屬有機CVD(MOCVD)、PVD、電漿輔助CVD(PECVD)、電漿輔助ALD(PEALD)、熱氧化作用、其組合、或其他合適的技術，形成高k介電層522。在一些實施例中，高k介電層522的厚度約5至約30。高k介電層522包含二元或三元高k膜，例如HfOx。在一些實施例中，高k介電層522包含其他高k介電質，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物、或其他合適的材料。
覆蓋層523形成在高k介電層522上方。在一些實施例中，覆蓋層523包含金屬碳氮化物、氮化鈦、氮化鉭。覆蓋層523係由各種沉積技術而形成，例如ALD、PVD、CVD、PECVD、或其他合適的技術。
阻障層524形成在覆蓋層523上方。在一些實施例中，阻障層524包含TiN或TaN，其厚度約5至約30。阻障層524係作為阻障，以保護覆蓋層523。阻障層524係由各種沉積技術形成，例如ALD、PVD、CVD、PECVD、或其他合適的技術。
在圖5F中，功函數層114形成在阻障層524上方。在一些實施例中，功函數層114係P型功函數金屬(P-金屬)，其形成於阻障層524上方。可藉由ALD、PVD、CVD或其他合適的製程，形成P-金屬層。或者，P-金屬層包含其他合適的金屬，例如WN、TaN或Ru，其可適當地在PFET裝置中運作。在一些實施例中，P-金屬層包含多金屬層 結構，例如TiN/WN。
在其他實施例中，功函數層114係N型功函數金屬(N-金屬)，其形成於阻障層524上方。N-金屬包含TiAl。N-金屬係由ALD、PVD、CVD、或其他合適的製程形成。在一些實施例中，N-金屬層包含其他合適的金屬，例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr，其可在NFET裝置中運作。
在圖5G中，形成金屬填充層120，以填充渠道515的剩餘部分。金屬填充層120包含適合形成金屬閘極或其部分的任何金屬材料，該金屬閘極或其部分係包含功函數層、墊層、界面層、晶種層、黏著層、阻障層等。
金屬填充層120可為複合結構，其包含沉積的鈦(Ti)層，作為後續鋁(Al)填充的濕潤層。該Ti層係由PVD或其他合適的製程形成。Al層係形成於Ti層上，以填充渠道515的剩餘部分。以CVD形成第一Al層而後以PVD形成第二Al層，而形成該Al層。在一些其他的實施例中，該填充金屬包含鎢(W)或其他合適的金屬材料。
進行化學機械拋光(CMP)。在圖5H中，在金屬填充層120上，進行CMP，以移除過多的金屬材料，而形成閘極結構(520至524、114與120的組合)以及介電質130。
在如圖5I所示的一些實施例中，在金屬填充層120上，進行氧氣處理。在一些實施例中，該氧氣處理係電漿製程，其包含約10sccm至約200sccm的氧氣流速以及約100瓦(W)至約1500W的RF功率。形成金屬填充層120的氧化物126，如圖5J所示。在一些實施例中，金屬填充層120係鋁，因而氧化物126係氧化鋁。氧化物126的厚度約5nm至8nm。在本申請案揭示內容的一些實施例中，略過氧氣處理操作。
在圖5K中，介電膜135係位於基板100上方。介電質135(ILD1)可 為單一膜，如圖5K所示，或是可為包含蝕刻停止層與覆蓋層(未繪示)的堆疊。在一些實施例中，介電質135係由氧化物、氮化物、氮氧化物以及由PECVD、SOG或SOD或其組合所形成的以碳為基底、矽為基底層的低k介電質所形成。介電質130與介電質135可由相同材料或是不同材料形成。
進行第一蝕刻操作，以於介電質130中形成接觸孔。在一些實施例中，該第一蝕刻包含兩步驟。該兩步驟之一係主要蝕刻步驟，如圖5L所示。在金屬閘極結構上方形成接觸開口502，以及在包埋擴散區域上方形成接觸開口504。在暴露金屬氧化物126以及在接觸開口502中仍保留部分的第二介電質135之前，停止主要蝕刻。在主要蝕刻步驟之後係過度蝕刻步驟。在過度蝕刻過程中，接觸開口502延伸穿過金屬氧化物126，並且暴露金屬填充層120的頂部表面，如圖5M所示。接觸開口504亦進一步延伸至介電質130中，以形成較深的開口。一些介電質130保留在接觸開口504中，並且覆蓋基板100的頂部表面。在一些實施例中，在約2000W至約4000W的RF功率範圍下，進行第一蝕刻操作。
在介電質130位於基板上之前，形成矽化物區106。在一些實施例中，在基板100暴露並接觸開口504之後，矽化鎳層NiSix形成在基板100上。本文中的矽化鎳通常為非化學計量，因而在本申請案揭示內容中使用下標「x」於矽組成。矽化鎳形成的製備係經由形成薄的鈦層。鈦存在於後續沉積的鎳層下方，使得用於形成金屬矽化物的退火製程能夠執行，在矽化鎳不會結塊或是不穩定的溫度。然而，為了有效降低在金屬矽化物形成退火製程過程中的矽化鎳的不穩定性，鈦中間層被維持在最小厚度，最小厚度的的範圍約10至約15埃之間，以具有絕佳厚度均勻性。為了確保薄鈦層的均勻性，使用原子層沉積(ALD)，用以形成鈦中間層，其厚度的範圍約10至約15埃， 該ALD製程提供理想的鈦共形性與厚度均勻性(可在接觸開口之後形成)。
經由物理氣相沉積(PVD)製程，例如RF濺鍍或蒸鍍，在基板100上，形成厚度約50至約500埃的鎳層。接著，在攝氏溫度之範圍約250至約700度進行RTA製程的初始階段，藉此形成退火層，其中該退火層僅包括鎳並且合併鈦中間層成分。持續RTA製程，再次於攝氏溫度的範圍約250至約700度進行，倔此形成矽化鎳區，部分的矽化鎳區仍未反應。
接著，經由濕式蝕刻製程，使用包括H2SO4-H2O2-HCl-NHOH4-H3PO4-HNO3-CH3COOH-的混合物，選擇性的移除未反應的矽化鎳，鎳-鈦層。最後，形成矽化鎳層NiSix。應注意在製程中，用於形成矽化鎳所使用的薄鈦層，亦可應用於形成其他金屬矽化物層，例如矽化鈷。
在圖5N所示的第一蝕刻操作之後，進行沖洗操作。導入氣體，例如N2、H2、NH3、NH4、N2H2、或其他合適的氣體，以清潔至接觸開口502與504中。在第一蝕刻操作之後，如果有例如是聚合物或是光阻的蝕刻殘留物留在接觸開口中，則該氣體破壞殘留物的交聯並且清理接觸開口。在一些實施例中，該沖洗操作係電漿操作，並且操作在範圍約100W至約250W的RF功率下。
進行第二蝕刻操作，以暴露矽化物區106，如圖5O所示。在第二蝕刻操作中，移除接觸開口504中剩餘的介電質130。第二蝕刻操作可使用任何合適的蝕刻方法，包含例如電漿乾式蝕刻、化學濕式蝕刻或是其他製程。例如，使用He、Ar、O2、CF為基底的氣體、NF3與SF6之混合氣體，在5-50毫托(mTorr)的氣體壓力與1000-4500W的RF功率條件下，於乾式蝕刻裝置中進行該蝕刻製程。在一些實施例中，第一蝕刻操作與第二蝕刻操作的蝕刻方法係相同的。
在圖5P中，在第二蝕刻操作之後，進行灰化操作(ashing operation)，以剝除蝕刻殘留物。在一些實施例中，在300-3000W的RF功率條件下，導入氧氣以與含碳的光阻殘留物反應與一些蝕刻。
當在晶圓上進行前述操作時，灰化操作可能無法完全移除接觸開口內的光阻殘留物。將化學溶液流入接觸開口502與504中，進行濕式蝕刻，以進一步清理留在開口中的光阻殘留物。在一些實施例中，該化學溶液包含化學物質，例如H2O2、NH3、H2O、或其他合適的化學物質。將H2O2、NH3稀釋至預定濃度，因此濕式蝕刻操作能在可控制的速度下進行。該化學溶液可為H2O2、NH3與H2O的混合物，其比例的範圍為約1：1：500至約1：1：160。在一些實施例中，該化學溶液係H2O2、NH3與H2O的混合物，其比例的範圍為約1：1：50至約1：1：500。在一些實施例中，該化學溶液係H2O2、NH3與H2O的混合物，其比例的範圍為約1：1：100。
該濕式蝕刻在金屬氧化物126與金屬填充層120之間具有高選擇性。由於化學溶液係設計用於蝕刻金屬填充層120的材料，因此在金屬填充層120的頂部表面121上，形成凹槽，如圖5Q所示。該凹槽延伸至金屬層120中，並且進一步延伸在金屬氧化物126的下方。在一些實施例中，溼式蝕刻係非等向性，因此在金屬填充層120的頂部上，該凹槽具有空的圓形空間。該凹槽的角落具有弧形邊緣與金屬填充層120為界。
濕式蝕刻有效地移除接觸開口中的光阻殘留物，並且確保沒有不想要的電性隔離材料附著在暴露的金屬填充層120上。在一些實施例中，濕式蝕刻時間的範圍係約5秒至約180秒。在一些實施例中，濕式蝕刻時間的範圍係約20秒至約180秒。該時間係受控的，以確保例如阻障層524的其他層係未暴露，並且受到金屬填充層120的保護。在一些實施例中，導入濕式蝕刻於晶圓級製程中，以在整個晶 圓中，確保接觸開口無光阻殘留物。因此，在晶圓中無難以察覺(blind)的接點(金屬閘極與傳導插塞之間無接觸)。
相較於金屬閘極結構上的接觸開口502，接觸開口504中的矽化物區106對於濕式蝕刻更有抵抗性。該矽化物區106對於包含H2O2、NH3與H2O的化學溶液具有非常低的濕式蝕刻速度，因而該矽化物區106上幾乎無凹槽。
在一些實施例中，傳導材料係分別填充於接觸開口502與504中。在接觸開口502中，傳導材料隨著凹槽的形狀，沿著X軸側向填充，如圖5R所示，因而形成倒T形傳導插塞125。傳導插塞125縱向延伸穿過第二介電質135，並且沿著X軸在金屬填充層120內終結於側向侵蝕區125a。
在第二介電質135上進一步形成導電走線138，其係連接傳導插塞125與132，如圖5S所示。金屬閘極經由導電走線與傳導插塞125而與其他電路電通訊。
如前所述，不同的實施例中提供的新接點工程係改良傳導插塞與金屬閘極之間的接點阻抗。在該新的接點工程中，設計倒T形傳導插塞與金屬閘極接觸。該倒T形傳導插塞係於金屬閘極中側向延伸，以增加與金屬閘極的歐姆接觸表面。再者，倒T形傳導插塞的側向侵蝕區固定金屬閘極中的傳導插塞。因此，除了底部表面之外，倒T形傳導插塞的側壁部分亦受到金屬閘極環繞，因而裝置具有較低的接點阻抗以及較佳的實體整合性。
在一些實施例中，半導體結構包含基板與金屬閘極。該金屬閘極包含金屬填充層並且位於該基板上方。該半導體結構進一步包含介電材料於該金屬填充層上方，並且分離該金屬填充層與導電走線。該導電走線係在該介電材料上方。該半導體結構進一步包含傳導插塞縱向延伸穿過該介電材料，並且沿著一方向在金屬填充層內 終結於側向侵蝕區。該側向係實質垂直於該傳導插塞的該縱向。
在一些實施例中，半導體結構包含基板，以及該基板具有矽化物區。半導體結構亦包含位於該基板上方的金屬閘極，以及具有凹陷頂部表面的金屬填充層。半導體結構進一步包含傳導材料，其接觸該凹陷的頂部表面並且延伸超出該金屬閘極一縮小的直徑。
在一些實施例中，製造半導體結構的方法包含一些操作。該操作之一係提供基板。該操作之一係在該基板上形成金屬閘極結構。該操作之一係將第一介電質配置於該基板上。該操作之一係將第二介電質配置在該金屬閘極結構與該基板上方。該操作之一係在第一介電材料中進行第一蝕刻，因而暴露該金屬閘極結構中金屬材料的頂部表面。該操作之一係在該第二介電質中進行第二蝕刻，因而暴露該基板的矽化物區。該操作之一係進行濕式蝕刻，以從該頂部表面移除部分的該金屬材料，因而在該介電材料下方形成側向凹處。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
10‧‧‧半導體結構
100‧‧‧基板
105‧‧‧閘極結構
107‧‧‧包埋通道
125‧‧‧傳導插塞
138‧‧‧導電走線
125-1‧‧‧阻障層
125-2‧‧‧插塞
130‧‧‧第一介電質
135‧‧‧第二介電質
116‧‧‧隔板
520‧‧‧界面層
522‧‧‧高k介電質
523‧‧‧覆蓋層
524‧‧‧阻障層
114‧‧‧功函數層
120‧‧‧金屬填充層
121‧‧‧頂部表面
126‧‧‧金屬氧化物
125a‧‧‧側向侵蝕區
122‧‧‧端面

Claims (10)

  1. 一種製造半導體結構的方法，其包括：接收基板；在該基板上，形成金屬閘極結構；在該基板上，配置第一介電質；在該金屬閘極結構與該基板上，配置第二介電質；在該第二介電質中，進行第一蝕刻，因而形成第一開口以暴露該金屬閘極結構中之金屬材料的頂部表面；在該第一介電質中進行第二蝕刻，因而形成第二開口以暴露該基板的矽化物區；以及在所形成的該第一開口中進行濕式蝕刻，以從該頂部表面移除部分的該金屬材料，因而在該第二介電質下方形成側向凹處。
  2. 如請求項2所述之方法，其中在該濕式蝕刻的溶液下，暴露該基板的該矽化物區。
  3. 如請求項2所述之方法，進一步包括在該金屬材料的該頂部表面上，進行氧氣處理。
  4. 如請求項2所述之方法，進一步包括以傳導材料填充在該第一蝕刻與該第二蝕刻所形成的該第一開口與該第二開口以及該側向凹處。
  5. 一種製造半導體結構的方法，其包括：接收基板；在該基板上，形成金屬閘極結構，其中該金屬閘極結構包括：高k介電質、阻障層、功函數層以及金屬填充層；進行第一蝕刻，以形成第一開口，因而暴露該金屬填充層的 表面；在該第一開口中進行氧氣處理；在該第一開口中進行濕式蝕刻，因而在該表面下方形成凹處；以及在該第一開口中填充傳導材料，以於該金屬閘極結構上形成倒T形傳導插塞。
  6. 如請求項5所述之方法，進一步包括在該基板上，形成矽化物區。
  7. 如請求項6所述之方法，進一步包括形成第二開口，以暴露該矽化物區。
  8. 一種半導體結構，其包括：一基板；一金屬閘極，其包含金屬填充層並且位於該基板上方；一介電材料，其係位於該金屬填充層上方並且分離該金屬填充層與該介電材料上方的導電走線；以及一傳導插塞，其縱向延伸穿過該介電材料並且沿著側向方向在該金屬填充層內終結於側向侵蝕區，其中該側向方向係實質垂直於該傳導插塞的該縱向方向。
  9. 如請求項8所述之半導體結構，進一步包括在該介電材料與該金屬填充層之間的該金屬填充層的氧化物。
  10. 如請求項9所述之半導體結構，其中該金屬填充層的氧化物係位在該側向侵蝕區上。
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