KR20080097039A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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이송주
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변회로 영역의 비트 라인 콘택 형성 시 2차에 걸친 식각 공정을 수행하여 비트 라인 콘택홀 저부를 아치형으로 형성하여 그 선폭이 상부의 선폭보다 크게 형성되도록 함으로써, 반도체 기판 및 게이트 전극과의 접촉 면적이 증가되어 콘택 저항이 감소되고, 회로의 운전 용이도가 증가되어 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 비트 라인 콘택홀 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 비트 라인 콘택홀 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 105, 205 : 게이트 폴리실리콘층
110, 210 : 게이트 금속층 115, 215 : 게이트 하드마스크층
120, 220 : 게이트 전극 125, 225 : 스페이서층
140, 240 : 층간 절연막 145, 250, 250a : 비트라인 콘택홀
245 : 감광막 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변회로 영역의 비트라인 콘택 형성 시 2차에 걸친 식각 공정을 수행하여 비트 라인 콘택홀 저부를 아치형으로 형성하여 그 선폭이 상부의 선폭보다 크게 형성되도록 함으로써, 반도체 기 판 및 게이트 전극과의 접촉 면적이 증가되어 콘택 저항이 감소되고, 회로의 운전 용이도가 증가되어 소자의 특성을 향상시키는 기술을 개시한다.
최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 소자의 크기가 감소한다.
이로 인해 주변회로 영역의 비트라인 콘택의 크기 또한 감소하게 되며, 이로 인해 저항이 증가되어 소자의 특성이 저하되는 문제가 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 비트라인 콘택홀 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 게이트 전극(120)을 형성하고, 게이트 전극(120)을 포함하는 반도체 기판(100) 전면에 일정 두께의 스페이서층(125)을 형성한다.
여기서, 게이트 전극(120)은 게이트 폴리실리콘층(105), 게이트 금속층(110) 및 게이트 하드마스크층(115)의 적층구조로 형성되어 있다.
다음에, 게이트 전극(120) 상부의 스페이서층(125)을 제거하여 게이트 전극(120) 측벽 및 반도체 기판 상부에 스페이서층(125)이 형성되도록 한다.
그 다음에, 게이트 전극(120)이 구비된 전체 상부에 층간 절연막(140)을 형성한다.
도 1b를 참조하면, 층간 절연막(140) 상부에 비트라인 콘택 예정 영역을 노출시키는 감광막 패턴(미도시)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 식각 마스크로 층간 절연막(140) 및 게 이트 전극(120) 상부를 일부 식각하여 반도체 기판(100) 또는 게이트 전극(120)의 게이트 금속층(110)이 노출되는 비트라인 콘택홀(145)을 형성한다.
그 다음, 상기 감광막 패턴(미도시)을 제거한다.
여기서, 주변회로 영역의 비트라인 콘택홀의 크기가 감소함에 따라 저항이 증가되어 운전 용이도(Divability)가 증가되는 문제가 있다.
이를 해결하기 위해, 비트라인 콘택영역에 임플란트를 수행하는 공정을 추가하여 적용하고 있으나, 이는 임플란트 공정이 추가로 진행되어야 하므로, 공정이 복잡해지는 문제점이 있다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 반도체 소자의 고집적화에 따라 소자의 크기가 감소하고, 이에 따라 주변회로 영역의 비트라인 콘택의 크기도 감소된다. 이로 인해 저항이 증가되고 운전 용이도가 저하되는 문제가 있다.
또한, 이를 해결하기 위해 비트라인 콘택영역에 임플란트 공정을 수행하는 방법이 제안되고 있으나, 이는 공정 단계가 추가되어야 하므로 공정이 복잡해지는 문제가 있다.
상기 문제점을 해결하기 위하여, 주변 회로 영역의 비트 라인 콘택홀 형성 시 1차 식각 공정을 수행하여 비트 라인 콘택홀의 넥(Neck) 부분을 형성한 후 2차 식각 공정으로 상기 비트 라인 콘택홀의 하부가 상기 넥 부분보다 넓은 선폭을 가지는 아치 형태의 비트 라인 콘택홀을 형성함으로써, 활성 영역 또는 게이트 전극 의 금속층과 접촉되는 면적을 증가시켜 콘택 저항을 감소시키고, 회로의 운전 용이도를 증가시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
반도체 소자의 주변회로 영역에 있어서,
반도체 기판 상부에 게이트 도전층 및 하드마스크층의 적층구조로 이루어진 게이트 전극을 형성하는 단계와,
상기 게이트 전극이 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,
비트 라인 콘택 예정 영역의 상기 층간 절연막 및 하드마스크층을 비등방성 식각하여 트렌치를 형성하는 단계와,
상기 트렌치의 저부를 등방성 식각하여 상기 게이트 도전층 및 상기 반도체 기판을 노출시키는 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 게이트 전극 측벽 및 상기 반도체 기판 상부에 스페이서층을 더 포함하는 것과,
상기 스페이서층은 질화막, 산화막 및 이들의 조합으로 형성하는 것과,
상기 비등방성 식각 공정은 상기 등방성 식각 공정보다 높은 바이어스 파워를 사용하여 수행하는 것과,
상기 비등방성 식각 공정을 수행한 후 플라즈마 산화 공정을 수행하는 것과,
상기 등방성 식각 공정은 습식 또는 건식 방법으로 실시하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 비트라인 콘택 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 소자분리막 및 활성영역이 구비된 반도체 기판(200) 상부에 게이트 전극(220)을 형성한다.
여기서, 게이트 전극(220)은 게이트 폴리실리콘층(205), 게이트 금속층(210) 및 게이트 하드마스크층(215)의 적층구조로 형성된다.
이때, 게이트 금속층(210)은 텅스텐이며, 게이트 하드마스크층(215)은 질화막으로 형성하는 것이 바람직하다.
다음에, 게이트 전극(220)을 포함하는 전체 상부에 일정두께의 스페이서층(225)을 형성한다.
여기서, 스페이서층(225)은 질화막, 산화막 및 이들의 조합으로 이루어진 적층구조로 형성되며, 더 바람직하게는 질화막, 산화막 및 질화막의 적층구조로 형성된다.
그 다음에, 게이트 전극(220) 상부의 스페이서층(225)을 제거하여 게이트 전극(220) 측벽 및 반도체 기판(200) 상부에만 스페이서층(225)이 남겨지도록 한다.
그리고, 전체 상부에 게이트 전극(220)과 비트 라인 및 저장 전극 간의 절연을 위한 층간 절연막(240)을 형성한다.
여기서, 층간 절연막(240)은 TEOS 및 BPSG(Boro Phospho Silicicate Glass)의 적층구조로 형성하는 것이 바람직하다.
도 2b를 참조하면, 비트 라인용 노광 마스크를 이용한 노광 및 현상 공정을 수행하여, 층간 절연막(240) 상부에 비트 라인 콘택 예정 영역을 노출시키는 감광막 패턴(245)을 형성한다.
도 2c를 참조하면, 감광막 패턴(245)을 식각 마스크로 1차 식각 공정으로 층간 절연막(240)을 식각하여 트렌치(250)를 형성한다.
이때, 반도체 기판(200) 상부의 스페이서층(225) 및 게이트 전극(220) 상부가 일부 식각되어 게이트 전극(220)의 게이트 하드마스크층(215)이 노출되도록 한다.
여기서, 상기 1차 식각 공정은 큰 바이어스 파워(Bias Power)를 사용한 비등방성 식각 공정인 것이 바람직하다.
또한, 후속 공정 시 아치 형태의 저부가 형성될 영역을 확보하기 위해 'ⓐ'와 같이 150 내지 200Å의 두께가 남겨지도록 식각하는 것이 바람직하다.
다음에, 상기 1차 식각 공정이 수행된 챔버에서 수행하며, 상기 1차 식각 공정 시 사용된 식각 가스를 빼낸 후 진공 상태에서 02 가스를 주입하여 플라즈마 산화(Plasma Oxidation) 공정을 수행한다.
상기 플라즈마 산화 공정은 후속 공정인 2차 식각 공정 시 비트라인 콘택홀의 측벽을 보호하기 위해 수행하는 것이 바람직하다.
도 2d를 참조하면, 2차 식각 공정을 수행하여 비트라인 콘택홀의 넥 부 분(250)의 저부를 더 식각하여 저부의 선폭이 트렌치(250)보다 큰 선폭을 가지는 비트라인 콘택홀(250a)을 형성한다.
이때, 상기 2차 식각 공정은 상기 1차 식각 공정에 비해 낮은 바이어스 파워(Bias Power)를 사용한 등방성 식각 공정인 것이 바람직하며, 상기 등방성 식각 공정은 습식 또는 건식 방법으로 실시하는 것이 바람직하다.
또한, 상기 2차 식각 공정을 수행하여 측벽이 식각되어 'A'와 같이 아치형태의 저부가 형성되도록 하는 것이 바람직하다.
이때, 반도체 기판(200)의 활성 영역 및 게이트 전극(220)의 게이트 금속층(210)이 노출되도록 한다.
또한, 감광막 패턴(245)을 제거하지 않은 상태에서 2차 식각 공정을 진행하여 비트 라인 콘택홀 상부의 어택(Attack)을 방지한다.
다음에, 상기 2차 식각 공정을 수행한 후 감광막 패턴(245)을 제거한다.
이와 같이 저부가 확장된 비트 라인 콘택홀을 형성함으로써, 활성 영역 및 게이트 전극과의 접촉면적을 증가시켜 추가의 임플란트 공정 없이 회로의 운전 용이도를 증가시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 주변회로 영역의 비트 라인 콘택 형성 시 2차에 걸친 식각 공정을 수행하여 비트라인 콘택홀 저부를 아치형으로 형성하여 상기 비트 라인 콘택홀 저부의 선폭이 상기 비트 라인 콘택홀 넥 부분의 선폭보다 크게 형성되도록 함으로써, 반도체 기판 및 게이트 전극과의 접촉 면적이 증가되어 콘택 저항이 감소되고, 회로의 운전 용이도가 증가되어 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 소자의 주변회로 영역에 있어서,
    반도체 기판 상부에 게이트 도전층 및 하드마스크층의 적층구조로 이루어진 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    비트 라인 콘택 예정 영역의 상기 층간 절연막 및 하드마스크층을 비등방성 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치의 저부를 등방성 식각하여 상기 게이트 도전층 및 상기 반도체 기판을 노출시키는 비트라인 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극 측벽 및 상기 반도체 기판 상부에 스페이서층을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 스페이서층은 질화막, 산화막 및 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 비등방성 식각 공정은 상기 등방성 식각 공정보다 높은 바이어스 파워를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 비등방성 식각 공정을 수행한 후 플라즈마 산화 공정을 수행하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 등방성 식각 공정은 습식 또는 건식 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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