KR20080001196A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트의 리세스 영역을 형성하는 공정 마진이 감소하고 리세스 영역 및 게이트의 정렬 마진이 감소하는 문제를 해결하기 위하여, 반도체 기판 표면 부분의 리세스 영역 선폭이 게이트의 선폭보다 좁아지도록 리세스 영역에 선택적 실리콘 에피택셜 공정을 수행함으로써, 후속의 공정에서 게이트와 리세스 영역을 정렬하는 공정 마진이 증가될 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트의 리세스 영역을 형성하는 공정 마진이 감소하고 리세스 영역 및 게이트의 정렬 마진이 감소하는 문제를 해결하기 위하여, 반도체 기판 표면 부분의 리세스 영역 선폭이 게이트의 선폭보다 좁아지도록 리세스 영역에 선택적 실리콘 에피택셜 공정을 수행함으로써, 후속의 공정에서 게이트와 리세스 영역을 정렬하는 공정 마진이 증가될 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역인 게이트 예정 영역을 따라 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시키는 기술이다.
그러나 고집적화된 반도체 소자에 있어서 리세스 영역을 더 깊고 좁게 형성해야 하므로 리세스 영역을 형성하는 공정 마진이 감소하게 된다. 여기서 게이트 및 리세스 영역과의 오정렬에 의하여 리세스 게이트 영역에서 누설전류가 발생하는 문제도 발생하게 된다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)의 활성영역(20)에 리세스 영역(50)을 형성한다. 이때, 리세스 영역(50)을 가능한 한 깊게 형성함으로써 게이트의 유효 채널 길이를 증가시키는 것이 바람직하나, 리세스 영역(50)의 종횡비가 증가할 경우 식각 마진이 감소하므로 리세스 영역(50)의 특성을 개선하는 것에 있어서는 한계가 있다.
도 1b를 참조하면, 리세스 영역(50) 상부에 게이트(97)를 형성한다. 이때, 게이트(97)는 폴리실리콘층(70), 도전층(80) 및 하드마스크층의 적층구조를 순차적으로 식각하여 형성하는데, 게이트(97)와 리세스 영역(50) 사이의 정렬이 맞지 않을 경우 리세스 영역(50)의 측벽이 손상되어 게이트 채널 영역이 정상적으로 형성되지 못하고 누설 전류가 발생할 위험이 있다.
이상에서 설명한 바와 같이, 고집적반도체 소자에 있어서 게이트의 전기적 특성을 향상시키기 위하여 리세스 게이트를 형성하고 있으나, 리세스 영역을 형성하는 공정 마진이 점점 감소하고, 리세스 영역과 게이트와의 정렬 마진이 제한되어 반도체 소자의 전기적 특성이 열화되는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명은 반도체 기판 표면 부분의 리세스 영역 선폭이 게이트의 선폭보다 좁아지도록 리세스 영역에 선택적 실리콘 에피택셜 공정을 수행함으로써, 후속의 공정에서 게이트와 리세스 영역을 정렬하는 공정 마진이 증가될 수 있도록 하고, 반도체 소자의 형성 공정이 안정적으로 수행될 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 형성하는 단계와,
상기 반도체 기판의 게이트 예정 영역을 소정 부분 식각하여 리세스 영역을 형성하는 단계와,
상기 활성영역에 형성된 리세스 영역의 측벽 및 저부에 실리콘 에피택셜 성장 공정을 수행하는 단계 및
상기 리세스 영역을 포함하는 게이트 예정 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 활성영역 형성 공정은 반도체 기판 상부에 활성영역을 정의하 는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각 장벽으로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하는 산화막을 형성하는 단계 및 전체 표면 상부를 평탄화하여 상기 활성영역을 노출시키는 단계를 더 포함하는 것을 특징으로 한다. 이때, 상기 리세스 영역을 형성하는 공정은 상기 활성영역을 포함하는 반도체 기판 전면에 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계 및 상기 하드마스크 패턴을 식각 장벽으로 상기 활성영역을 식각하되, 상기 하드마스크패턴은 상기 게이트 예정 영역의 선폭보다 더 넓게 형성하는 것을 특징으로 한다.
아울러 본 발명에 따른 다른 실시예로, 상기 리세스 영역을 형성한 후 상기 리세스 영역의 측벽에 스페이서를 형성하는 단계 및 상기 스페이서 및 상기 하드마스크 패턴을 식각 장벽으로 상기 리세스 영역 저부를 등방성 식각하여 리세스 영역을 벌브형 리세스 영역으로 형성하는 단계를 더 포함하는 것을 특징으로 한다. 또한, 상기 스페이서를 제거하는 단계 및 상기 벌브형 리세스 영역의 활성영역에 실리콘 에피택셜 성장 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하며, 실리콘 에피택셜 성장 공정에 의해서 형성된 반도체 기판 표면에 대한 리세스 영역의 선폭은 게이트의 선폭보다 좁게 형성되도록 하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 활성영역(120)을 정의하는 패드 산화막(미도시) 및 패드 질화막(미도시) 패턴을 형성한 후 패드 산화막 및 패드 질화막 패턴을 식각 장벽층으로 반도체 기판(100)을 식각하여 소자분리막 형성용 트렌치를 형성한다. 다음에는, 트렌치를 매립하는 산화막을 형성한다. 이때, 산화막은 고밀도 플라즈마(High Density Plasma) 공정을 이용하여 형성하는 것이 바람직하다. 그 다음에는, 활성영역(120)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행하여 반도체 기판(100)을 평탄화함으로써, STI(Shallow Trench Isolation) 공정을 이용하여 형성한 소자분리막(130)을 형성한다.
도 2b를 참조하면, 반도체 기판(100) 상부에 게이트 예정 영역을 노출시키는 하드마스크 패턴(140)을 형성한다. 이때, 하드마스크 패턴(140)에 의해서 노출된 영역은 후속의 공정에서 형성되는 게이트의 선폭 보다 더 넓은 크기를 갖도록 하는 것이 바람직하다. 다음에는, 하드마스크 패턴(140)을 식각 장벽으로 반도체 기판(100)을 식각하여 리세스 영역(150)을 형성한다. 이때, 하드마스크 패턴(140)에 의해 노출된 영역을 충분하게 확보함으로써, 리세스 영역(150)을 식각하는 공정 마진을 증가시키고 리세스 영역(150)을 더 깊게 형성할 수 있으며, 리세스 영역(150)을 더 깊게 형성하는 것은 게이트의 유효채널 길이를 증가시키는 것이므로 게이트의 전기적 특성을 향상시키는 효과가 있다.
도 2c를 참조하면, 리세스 영역(150)의 활성영역(120)에 선택적 실리콘 에피택셜 공정을 수행하여 확장된 활성영역(160)을 형성한다. 여기서, 리세스 영역(150)의 선폭이 감소하게 되므로 후속 공정에서 게이트 형성 시 게이트의 정렬 마진이 충분하게 확보 될 수 있다. 다음에는, 하드마스크 패턴(140)을 제거한다.
도 2d를 참조하면, 리세스 영역(150) 및 확장된 활성영역(160)을 포함하는 게이트 예정 영역에 게이트(200)를 형성한다. 이때, 게이트(200)는 확장된 활성영역(160)의 표면에 형성되는 게이트 산화막(미도시) 및 리세스 영역(150)을 매립하는 게이트 폴리실리콘층(170), 게이트 전극층(180) 및 게이트 하드마스크층(190)의 적층구조로 형성되는 것이 바람직하며, 더 바람직하게는 게이트(200)의 측벽에 게이트 스페이서(210)를 더 형성하여 리세스 게이트를 완성한다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 상기 도 2a 및 도 2b의 공정에 의해서 리세스 영역(150)을 포함하는 반도체 기판(100)을 형성한 후 리세스 영역(150)의 측벽에 스페이서(미도시)를 형성한다. 다음에는, 스페이서 및 하드마스크 패턴(140)을 식각 장벽으로 리세스 영역(150)의 저부를 등방성 식각하여 리세스 영역(150)의 하부 모양이 둥근 전구 형태로된 벌브형 리세스 영역(155)을 형성한다. 다음에는, 벌브형 리세스 영역(155)의 활성영역(120)에 선택적 실리콘 에피택셜 공정을 수행하여 확장된 활성영역(160)을 형성한다.
도 3b를 참조하면, 하드마스크 패턴(140)을 제거 하고 벌브형 리세스 영역(155)을 포함하는 게이트 예정 영역 상에 게이트(200)를 형성한다. 이때, 게이트(200)는 벌브형 리세스 영역(155)을 포함하고 있으므로 벌브형 리세스 게이트(200)가 되며, 벌브형 리세스 영역(155)과 게이트(200) 사이에 오정렬이 발생하 더라도 확장된 활성영역(160)에 의해서 벌브형 리세스 영역(155)의 측벽이 유실되는 문제를 방지할 수 있다.
상술한 바와 같이, 본 발명은 리세스 영역에 선택적 실리콘 에피택셜 공정을 수행하여 확장된 활성영역이 형성되도록 하는 공정을 통하여, 리세스 영역 형성 시 리세스 영역의 선폭에 대한 공정 마진을 충분히 확보할 수 있도록 하면서 게이트의 전기적 특성을 향상시킬 수 있도록 하고, 후속의 공정에서 게이트와 리세스 영역을 정렬하는 공정 마진을 증가시킴으로써, 반도체 소자의 형성 공정이 안정적으로 수행될 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 반도체 기판 표면 부분의 리세스 영역 선폭이 게이트의 선폭보다 좁아지도록 리세스 영역에 선택적 실리콘 에피택셜 공정을 수행함으로써, 후속의 공정에서 게이트와 리세스 영역을 정렬하는 공정 마진이 증가될 수 있도록 한다. 여기서, 리세스 영역 형성 시 최초 리세스 영역의 선폭을 게이트의 선폭보다 넓게 형성할 수 있으므로 리세스 영역 형성에 대한 공정 마진을 충분히 확보할 수 있도록 하면서 게이트의 전기적 특성을 향상시킬 수 있도록 하고, 반도체 소자의 형성 공정이 안정적으로 수행될 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (7)

  1. 반도체 기판에 활성영역을 형성하는 단계;
    상기 반도체 기판의 게이트 예정 영역을 소정 부분 식각하여 리세스 영역을 형성하는 단계;
    상기 활성영역에 형성된 리세스 영역의 표면에 실리콘 에피택셜 성장 공정을 수행하는 단계; 및
    상기 리세스 영역을 포함하는 게이트 예정 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 활성영역 형성 공정은
    반도체 기판 상부에 활성영역을 정의하는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 장벽으로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 산화막을 형성하는 단계; 및
    전체 표면 상부를 평탄화하여 상기 활성영역을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 리세스 영역을 형성하는 공정은
    상기 활성영역을 포함하는 반도체 기판 전면에 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각 장벽으로 상기 활성영역을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 하드마스크패턴은 상기 게이트 예정 영역의 선폭보다 더 넓게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 3 항에 있어서,
    상기 리세스 영역을 형성한 후
    상기 리세스 영역의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 및 상기 하드마스크 패턴을 식각 장벽으로 상기 리세스 영역 저부를 등방성 식각하여 리세스 영역을 벌브형 리세스 영역으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 스페이서를 제거하는 단계; 및
    상기 벌브형 리세스 영역의 활성영역에 실리콘 에피택셜 성장 공정을 수행하 는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 실리콘 에피택셜 성장 공정에 의해서 형성된 반도체 기판 표면에 대한 리세스 영역의 선폭은 게이트의 선폭보다 좁게 형성되도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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CN109192654A (zh) * 2018-08-31 2019-01-11 上海华力微电子有限公司 硅的外延生长方法、半导体器件及其形成方法

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