KR101707719B1 - 반도체 구조물 및 그 제조 방법 - Google Patents

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Abstract

반도체 구조물은 기판 및 금속 게이트를 포함한다. 금속 게이트는 금속 충전 층을 포함하고, 기판 상부에 배치되어 있다. 반도체 구조물은 금속 충전 층을 도전성 배선으로부터 분리시키는 유전체 물질을 금속 충전 층 상부에 추가로 포함한다. 도전성 배선은 유전체 물질 상부에 있다. 반도체 구조물은 유전체 물질을 통해 종방향으로 연장되고 어떤 방향을 따라 금속 충전 층 내부의 측방 침식부에서 끝나는 도전성 플러그를 추가로 포함한다. 횡방향은 도전성 플러그의 종방향에 실질적으로 수직이다.

Description

반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 개시 내용은 반도체 구조물 및 그 제조 방법에 관한 것이다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하였다. 트랜지스터의 크기가 감소함에 따라, 감소된 게이트 길이로 성능을 유지하기 위해서는 게이트 산화물의 두께가 감소되어야만 한다. 그렇지만, 게이트 누설을 감소시키기 위해, 더 큰 기술 노드들에서 사용되는 전형적인 게이트 산화물에 의해 제공되는 것과 동일한 유효 두께를 유지하면서 더 큰 물리적 두께를 가능하게 하는 고 유전 상수(하이-k) 게이트 절연체 층들이 사용된다.
그에 부가하여, 기술 노드가 축소됨에 따라, 어떤 IC 설계들에서는, 감소된 특징부 크기로 디바이스 성능을 향상시키기 위해 전형적인 폴리실리콘 게이트 전극을 금속 게이트(MG) 전극으로 대체하는 것이 요망되었다. MG 전극을 형성하는 하나의 공정은 최종 금속 게이트 전극이 "마지막으로" 제조되는 "게이트 라스트(gate last)" 공정이라고 하고, 이는 게이트의 형성 후에 수행되어야만 하는 고온 처리를 비롯한 후속 공정들의 수의 감소를 가능하게 한다.
그렇지만, 하이-k/금속 게이트 특징부를 CMOS 기술 공정 흐름에 통합시킬 때 물질들의 비적합성(incompatibility), 복잡한 공정들, 및 열 소모 비용(thermal budget)과 같은 다양한 인자들로 인해 문제점들이 발생한다. 따라서, 이 진보들이 실현되기 위해, IC 가공 및 제조에서 유사한 발전들이 필요하다.
어떤 실시예들에서, 반도체 구조물은 기판 및 금속 게이트를 포함한다. 금속 게이트는 금속 충전 층을 포함하고, 기판 상부에 배치되어 있다. 반도체 구조물은 금속 충전 층을 도전성 배선으로부터 분리시키는 유전체 물질을 금속 충전 층 상부에 추가로 포함한다. 도전성 배선은 유전체 물질 상부에 있다. 반도체 구조물은 유전체 물질을 통해 종방향으로(longitudinally) 연장되고 어떤 방향을 따라 금속 충전 층 내부의 측방 침식부(lateral encroachment)에서 끝나는 도전성 플러그를 추가로 포함한다. 횡방향은 도전성 플러그의 종방향에 실질적으로 수직이다.
어떤 실시예들에서, 반도체 구조물은 기판을 포함하고, 기판은 실리사이드 영역을 가진다. 반도체 구조물은 또한 기판 상부에 있는 금속 게이트 및 함몰된 상부면을 갖는 금속 충전 층을 포함한다. 반도체 구조물은 함몰된 상부면과 접촉하고 감소된 직경으로 금속 게이트 외부로 연장되는 도전성 물질을 추가로 포함한다.
어떤 실시예들에서, 반도체 구조물을 제조하는 방법은 몇가지 동작들을 포함한다. 동작들 중 하나는 기판을 제공하는 것이다. 동작들 중 하나는 기판 상에 금속 게이트 구조물을 형성하는 것이다. 동작들 중 하나는 기판 상에 제1 유전체를 배치하는 것이다. 동작들 중 하나는 금속 게이트 구조물 및 기판 상부에 제2 유전체를 배치하는 것이다. 동작들 중 하나는 제1 유전체 물질에 제1 에칭을 수행함으로써 금속 게이트 구조물에서의 금속 물질의 상부면을 노출시키는 것이다. 동작들 중 하나는 제2 유전체에 제2 에칭을 수행함으로써 기판의 실리사이드 영역을 노출시키는 것이다. 동작들 중 하나는 상부면으로부터 금속 물질의 일부분을 제거하기 위해 습식 에칭을 수행함으로써 유전체 물질 아래쪽에 측방 함몰부를 형성하는 것이다.
본 개시 내용의 측면들은 첨부 도면들과 함께 읽어볼 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 강조할 점은, 업계에서의 표준 관행에 따라, 다양한 특징들이 축척대로 그려져 있지 않다는 것이다. 사실, 다양한 특징부들의 치수들이 논의의 명확함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1은 본 개시 내용의 어떤 실시예들에 따른 반도체 구조물을 나타낸 도면.
도 2a는 본 개시 내용의 어떤 실시예들에 따른 반도체 구조물을 나타낸 도면.
도 2b는 본 개시 내용의 어떤 실시예들에 따른 도 2a의 상면도.
도 2c는 본 개시 내용의 어떤 실시예들에 따른 도 2a의 상면도.
도 3a는 본 개시 내용의 어떤 실시예들에 따른 반도체 구조물을 나타낸 도면.
도 3b는 본 개시 내용의 어떤 실시예들에 따른 반도체 구조물을 나타낸 도면.
도 4는 본 개시 내용의 다양한 측면들에 따른 역 T자-형상의(reversed T-shaped) 도전성 플러그를 갖는 반도체 구조물을 제조하는 방법의 플로우차트.
도 5a 내지 도 5s는, 각각, 본 개시 내용의 다양한 측면들에 따른 제조 방법의 하나의 동작 스테이지에 대응하는 반도체 구조물을 나타낸 도면.
다양한 도면들에서 유사한 참조 심볼들은 유사한 요소들을 나타낸다.
이하의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 구체적인 상세들이 기재되어 있다. 그렇지만, 당업자라면 본 발명이 이 구체적인 상세들 없이 실시될 수 있다는 것을 잘 알 것이다. 다른 경우들에서, 본 발명을 모호하게 하지 않기 위해 공지의 방법들, 절차들, 구성요소들 및 회로들에 대해서는 상세히 기술하지 않았다. 이하의 개시 내용이 다양한 실시예들의 상이한 특징들을 구현하는 많은 상이한 실시예들 또는 예들을 제공한다는 것을 잘 알 것이다. 본 개시 내용을 간략화하기 위해 구성요소들 및 배열들의 구체적인 예들이 이하에서 기술된다. 이들은, 물론, 예들에 불과하고, 제한하기 위한 것이 아니다.
게다가, 디바이스의 몇개의 가공 단계들 및/또는 특징들이 단지 간략히 기술될 수 있다는 것을 잘 알 것이다. 또한, 부가의 가공 단계들 및/또는 특징들이 추가될 수 있고, 청구항들을 여전히 구현하면서 이하의 가공 단계들 및/또는 특징들 중 일부가 제거되거나 변경될 수 있다. 이와 같이, 이하의 설명은 단지 예들을 나타내는 것으로 이해되어야 하고, 하나 이상의 단계들 또는 특징들이 요구된다는 것을 암시하기 위한 것이 아니다.
그에 부가하여, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 결정하지는 않는다.
반도체 분야에서, 접촉 저항은 도전성 플러그와 도전성 플러그가 랜딩해 있는 표면 사이의 면적 저항(area resistance)의 측정치이다. 반도체 디바이스에 대해, 접촉 저항은 디바이스의 성능을 측정하는 임계 파라미터들 중 하나이다. 짧은 지연 시간 및 낮은 전력 소모를 갖는 최종 제품을 인도하기 위해 낮은 접촉 저항이 선호된다.
본 개시 내용에서, 도전성 플러그와 금속 게이트 사이의 접촉 저항을 향상시키기 위해 새로운 접촉 공학(contact engineering)이 제공된다. 새로운 접촉 공학에서, 역 T자-형상의 도전성 플러그가 금속 게이트와 접촉해 있도록 설계되어 있다. 금속 게이트와의 오옴 접촉 표면을 증가시키기 위해 역 T자-형상의 도전성 플러그가 금속 게이트에 횡방향으로 연장된다. 따라서, 하부면에 부가하여, 디바이스가 더 낮은 접촉 저항을 갖도록 역 T자-형상의 도전성 플러그의 측벽 부분이 또한 금속 게이트에 의해 둘러싸여 있다.
새로운 접촉 공학에서, 함몰부를 형성하기 위해 금속 게이트의 상부면이 습식 에칭된다. 도전성 물질이 함몰부에 채워짐으로써 역 T자-형상의 도전성 플러그를 성장시키기 전에 부스러기 및 다른 전기적 절연 결함들이 제거된다. 더욱이, 새로운 접촉 공학을 웨이퍼 레벨 공정에 도입하는 것에 의해, 웨이퍼 내에서의 접촉 저항 균일성이 향상된다.
도 1은 본 개시 내용의 어떤 실시예들에 따른 반도체 구조물(10)이다. 반도체 구조물(10)은 기판(100) 상에 배치된 게이트 구조물(105)을 포함한다. 어떤 실시예들에서, 반도체 구조물(10)은 반도체 디바이스에서의 단위 트랜지스터(unit transistor)이다. 게이트 구조물(105) 아래에 배치된 기판(100)은 단위 트랜지스터를 동작시키면서 캐리어 유도(carrier induction)를 위한 매립 채널(107)로서 기능하도록 도핑된다. 반도체 구조물(10)은 매립 채널(107)에 유도된 다수 캐리어(major carrier)에 기초하여 NMOS, PMOS 등과 같은 다양한 유형의 트랜지스터로 구성될 수 있다. 도 1에서, NMOS는 본 개시 내용에서의 어떤 실시예들을 설명하기 위한 예로서 사용되지만, PMOS 또는 다른 유형의 트랜지스터들과의 차이점들이 제한으로서 생각되어서는 안된다. 게다가, 어떤 실시예들에서, 반도체 구조물(10)은 금속 게이트 FINFET를 형성하기 위해 FIN과 같은 다양한 기판 구성들 상에 구성된다.
도핑된 매립 채널(107) 상부에 있는 게이트 구조물(105)은 게이트 구조물(105)에 인가된 전압에 따라 매립 채널(107)에 유도된 다수 캐리어 농도를 제어한다. 도전성 플러그(125)는 도전성 배선(138)과 게이트 구조물(105) 사이에서 전류를 전달하도록, 따라서 그에 전압을 인가하도록 설계되어 있다. 도 1에 도시된 것과 같은 어떤 실시예들에서, 도전성 플러그(125)는 배리어 층(125-1) 및 플러그(125-2)를 포함하는 복합 구조물이다. 그렇지만, 본 개시 내용에서, 배리어 층(1250-1) 및 플러그(125-2)는 모두 합하여 도전성 플러그(125)라고 한다. 제1 유전체라고도 하는 유전체(130)는 기판(100) 상에 배치되고 게이트 구조물(105)을 반도체 구조물(10) 외부에 있는 다른 구성요소로부터 분리시킨다. 제2 유전체라고도 하는 다른 유전체는 제1 유전체(130) 및 게이트 구조물(105) 상부에 배치되어 있다. 제1 유전체(130) 또는 제2 유전체(135)는 층간 유전체(interlayer dielectric)(ILD)의 일부이다. ILD는 본 개시 내용에서 도전성 배선(138) 아래에 있는 대표적인 유전체 층인 것으로 지정되어 있다. 어떤 실시예들에서, 제1 유전체(130) 및 제2 유전체(135)가 유사한 형성 조건으로 인해 단면으로부터는 구별가능하지 않다.
어떤 실시예들에서, 기판(100)은 실리콘 기판과 같은 반도체 기판 물질을 포함한다. 어떤 실시예들에서, 기판(100)은 실리콘 게르마늄, 갈륨 비화물, 또는 다른 적당한 반도체 물질들을 포함한다. 어떤 실시예들에서, 기판(100)은 P-우물 및/또는 N-우물(도시 생략)과 같은 도핑된 영역들을 추가로 포함한다. 어떤 다른 실시예들에서, 기판(100)은 매립된 층 및/또는 에피택시 층과 같은 다른 특징부들을 추가로 포함한다. 게다가, 어떤 실시예들에서, 기판(100)은 SOI(silicon on insulator)와 같은 절연체 상의 반도체(semiconductor on insulator)이다. 다른 실시예들에서, 반도체 기판(100)은 도핑된 에피 층, 경사 반도체 층(gradient semiconductor layer)을 포함하고, 그리고/또는 실리콘 게르마늄 층 상의 실리콘 층과 같은 상이한 유형의 다른 반도체 층 위에 있는 반도체 층을 추가로 포함한다. 어떤 다른 예들에서, 화합물 반도체 기판은 다층 실리콘 구조물을 포함하거나, 실리콘 기판은 다층 화합물 반도체 구조물을 포함할 수 있다. 어떤 실시예들에서, 기판(100)은 게르마늄 및 다이어몬드와 같은 다른 원소 반도체들을 포함할 수 있다. 어떤 실시예들에서, 기판(100)은 실리콘 카바이드, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체를 포함한다.
게이트 구조물(105)은 도 1에서와 같은 복합 구조이고, 몇개의 상이한 막들을 포함한다. 어떤 실시예들에서, 게이트 구조물(105)은 금속 게이트 또는 대체 금속 게이트이다. 도 1에 도시된 게이트 구조물(105)은 제1 유전체(130)와 접하고 있는 스페이서(116)를 포함한다. 어떤 실시예들에서, 스페이서(116)는 단일층 구조물이고, 어떤 다른 예들에서, 스페이서(116)는 다층 구조물이다. 스페이서(116)를 형성하기 위해 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물과 같은 유전체 물질들이 채택된다. 게이트 구조물(105)은 기판(100) 상부에 계면 층(interfacial layer)(520)을 추가로 포함한다. 하이-k 유전체(522)는 계면 층(520) 상부에 배치되어 있다. 하이-k 유전체(522)는 또한 스페이서(116)에 근접하여 있도록 y-축을 따라 연장된다.
캡핑 층(523)은 하이-k 유전체(522) 상부에 순응하여(conformingly) 배치되어 있다. 어떤 실시예들에서, 캡핑 층(523)은 금속 탄질화물, 티타늄 질화물, 또는 탄탈 질화물과 같은 물질들로 이루어져 있다. 게이트 구조물(105)은 캡핑 층 상부에 배치된 배리어 층(524)을 추가로 포함한다. 어떤 실시예들에서, 배리어 층(524)은 그 아래에 있는 층들에 침투하는 어떤 원하지 않는 이온들을 차단하도록 구성되어 있다. 게이트 구조물(105)은 또한 일함수 층(work function layer)(114)을 가진다. 어떤 실시예들에서, 일함수 층(114)은 ALD, PVD, CVD 또는 다른 적당한 공정들에 의해 형성될 수 있는 P-형 일함수 금속(P-금속)이다. 다른 대안으로서, P-금속 층은 PFET 디바이스에서 제대로 동작하는 WN, TaN, 또는 Ru와 같은 다른 적당한 금속들을 포함한다. 어떤 실시예들에서, P-금속 층은 TiN/WN과 같은 다중 금속층 구조물을 포함한다. 어떤 실시예들에서, 일함수 층(114)은 몇개의 막 층들의 적층물이다.
도 1에서와 같은 어떤 실시예들에서, 일함수 층(114)은 ALD, PVD, CVD 또는 다른 적당한 공정에 의해 형성될 수 있는 N-형 일함수 금속(N-금속)이다. 다른 대안으로서, N-금속 층은 PFET 디바이스에서 제대로 동작하는 TiAl, WN, TaN, 또는 Ru와 같은 다른 적당한 금속들을 포함한다. 어떤 실시예들에서, N-금속 층은 TiAl/TiN과 같은 다중 금속층 구조물을 포함한다.
P-금속 층과 같이, N-금속 층은 몇개의 막 층들의 적층물이고, 약 10 내지 약 60 Å의 범위에 있는 두께를 가지는 TiAl/TiN을 포함한다. N-금속 층은 ALD, PVD, CVD, PECVD, 또는 다른 적당한 기법과 같은 다양한 증착 기법들에 의해 형성된다.
게이트 구조물(105)은 금속 충전 층(metallic filling layer)(120)을 추가로 포함한다. 금속 충전 층(120)은 일함수 층(114) 상부에 배치되고, 도전성 플러그(125)가 랜딩할 자리를 제공한다. 금속 충전 층(120)은 상부면(121)을 가진다. 상부면(121)의 일부분은 금속 산화물(126)과 접촉해 있다. 도 1에서와 같이, 금속 산화물(126)과 접촉해 있는 상부면(121)의 일부분은 실질적으로 평탄한 표면이다. 상부면(121)의 다른 부분은 곡면이고 상부면의 평탄한 부분보다 더 낮게 함몰되어 있다. 상부면(121)의 곡면의 함몰된 부분은 원호 형상의 단부(122)를 가진다. 어떤 실시예들에서, 단부(122)는 반원형 원호이다. 함몰된 부분은 측방 침식부(lateral encroachment)(125a)를 형성하기 위해 도전성 물질이 횡방향(X-축)을 따라 채워지기 위한 공간을 제공한다. 함몰된 부분의 단부(122)가 원호이기 때문에, 측방 침식부(125a)는 금속 충전 층(120)과 접하는 둥근 단부를 갖기 위해 단부(122)에 순응하고 있다.
어떤 실시예들에서, 금속 충전 층(120)과 제2 유전체(135) 사이의 금속 산화물(126)은 금속 충전 층(120)의 일부분으로부터 변환된다. 도 1에서와 같이, 이는 금속 충전 층(126) 상부에서 성장한다. 어떤 실시예들에서, 금속 충전 층(120)은 알루미늄(Al)이다. 알루미늄 충전 층(120)의 상부 부분은 알루미늄 산화물(Al2O3)과 같은 알루미늄 충전 층(120)의 산화물(126)로 변환된다.
함몰된 부분에 채워진 도전성 물질은 금속 충전 층(120) 상에 랜딩하는 역 T자-형상의 도전성 플러그(125)의 하부 부분을 형성한다. 이 하부 부분은 금속 산화물(126)과 금속 충전 층(120) 사이의 계면 아래쪽의 부분으로서 정의된다. 금속 산화물(126)과 금속 충전 층(120) 사이의 계면 위쪽의 부분은 도전성 플러그(125)의 상부 부분이다. 어떤 실시예들에서, 도전성 플러그(125)의 상부 부분은, 상부 단부로부터 치수가 점진적으로 축소된다는 점에서, 도 1에서와 같이 테이퍼져 있다. 역 T자-형상의 도전성 플러그(125)의 하부 부분은 X-축을 따라 금속 충전 층(120) 내로 연장되는 측방 침식부(125a)를 포함한다. 도 2a에서와 같이, 금속 충전 층(120)에 의해 둘러싸여 있는 도전성 플러그(125)의 하부 부분은 치수(D1)을 가지며, 제2 유전체(135)에 의해 둘러싸여 있는 도전성 플러그(125)의 상부 부분은 치수(D2)를 가진다.
본 개시 내용에서, D1은 D2보다 크다. 도전성 플러그(125)는 치수(D1)을 갖는 상부면(121)의 함몰된 부분과 접촉하고, 감소된 치수(D2)를 갖는 게이트 구조물(105) 밖으로 종방향으로(Y-축을 따라) 연장된다. 횡방향(X-축)은 종방향(Y-축)에 실질적으로 수직이다. 도전성 플러그(125) 하부와 금속 충전 층(120) 사이의 접촉 표면이 증가되고, 따라서 접촉 저항을 낮춘다.
어떤 실시예들에서, 도전성 플러그(125)의 하부 부분은 원형 형상으로 되어 있고, 직경(D1)을 가진다. 도전성 플러그(125)의 상부 부분은 원통 또는 원추 형상으로 되어 있다. D2는 상부 부분의 높이의 절반인 직경으로서 정의된다.
다시 도 1을 참조하면, 도전성 플러그(125)의 측방 침식부(125a)는 폭(W)을 가진다. 폭(W)은 함몰된 상부면의 선단부(122)로부터 도전성 플러그(125)와 제2 유전체(135) 사이의 계면까지 측정된다. 어떤 실시예들에서, 측방 침식부는 도전성 플러그(125)의 중앙 종축(A)에 대해 대칭이다. 중앙 종축(A)은 Y-축에 실질적으로 평행하다. 어떤 실시예들에서, 폭(W)은 이하의 식에서 정의되는 D1과 D2 사이의 차의 1/2이다:
Figure 112014122777814-pat00001
어떤 실시예들에서, 폭(W)은 약 20 nm 미만이다. 어떤 실시예들에서, 폭(W)은 약 1 nm 내지 약 50 nm의 범위에 있다. 어떤 실시예들에서, 폭(W)은 약 3 nm 내지 약 20 nm의 범위에 있다.
더 큰 하부 접촉 표면에 부가하여, 도전성 플러그(125)의 하부 부분은 금속 충전 층(120)과 접촉하는 측벽을 추가로 가진다. 도 1에서와 같이, 도전성 플러그(125)의 하부 부분은 깊이(t)를 갖는 측벽을 가진다. 깊이(t)는 도전성 플러그(125)가 종방향으로(Y-축을 따라) 금속 충전 층(120) 내로 연장되는 거리를 실현하기 위한 측정치이다. 하부 부분의 측벽은 도전성 플러그(125)와 금속 충전 층(120) 사이의 오옴 접촉 표면이 증가되도록 금속 충전 층(120)에 의해 둘러싸여 있다. 따라서, 도전성 플러그(125)와 금속 충전 층(120) 사이의 더 나은 접촉 저항이 달성된다.
어떤 실시예들에서, 깊이(t)는 약 0.5 nm 내지 약 15 nm의 범위에 있다. 어떤 실시예들에서, 깊이(t)는 약 3 nm 내지 11 nm의 범위에 있다. 어떤 실시예들에서, 깊이(t)는 약 4 nm 내지 약 14 nm의 범위에 있다.
도전성 배선(138)은 구리, 알루미늄, 텅스텐, 또는 그 합금으로 이루어진 금속 라인이다. 도전성 플러그(125)는 도전성 배선(138)과 금속 게이트 구조물(105) 사이에서 전기 신호들을 전송한다. 제2 유전체(135)는 금속 충전 층(120) 상부에 있고, 금속 충전 층을 도전성 배선(138)으로부터 분리시키고 있다. 도 2a에서와 같은 어떤 실시예들에서, 반도체 구조물(20)은 2개의 도전성 플러그들을 가진다. 하나는 금속 충전 층(120) 상에 랜딩해 있는 역 T자-형상의 도전성 플러그(125)이고, 다른 하나는 실리사이드 영역 상에 랜딩해 있는 도전성 플러그(132)이다. 어떤 실시예들에서, 도전성 플러그(132)는 실리사이드 대신에 실리콘 기판 상에 랜딩한다. 도전성 플러그(132)는 유전체(130 및 135)에 의해 금속 게이트 구조물(105)로부터 분리되어 있고, 도전성 플러그(125)와 유사하게, 도전성 플러그(132)는 또한 배리어 층(132-1)을 가진다. 역 T자-형상의 도전성 플러그(125)와 달리, 도전성 플러그(132)는 하부(실리사이드 영역(106) 상에 랜딩하는 단부)에 측방 침식부를 갖지 않는다. 도전성 플러그(132)의 하부는 기판(100)의 원단에 있는 단부(도전성 플러그(132)의 상부라고 함)보다 더 작거나 같은 치수를 가진다. 기판(100)의 실리사이드 영역(106) 내로 연장되는 도전성 플러그(132)의 깊이는 실질적으로 0이다.
실리사이드 영역(106)은 도전성 플러그(132)와 기판(100) 사이에 더 낮은 접촉 저항을 제공하기 위해 실리콘 및 금속 원소들(니켈, 티타늄, 또는 코발트 등)을 포함한다. 금속 충전 층(120)과 비교하여, 실리사이드 영역(106)은 플루오르 함유 용액에 더 내성이 있다. 환언하면, 실리사이드 영역(106)은 플루오르 함유 용액에 대해 금속 게이트의 금속 충전 층보다 더 큰 에칭 선택성을 갖는다. 어떤 실시예들에서, 실리사이드 영역(106)은 반도체 구조물(20)의 매립된 확산 영역 상에 있다. 실리사이드 영역(106)은 반도체 구조물(20)의 소스/드레인 영역의 상부면 상에 있고, 도전성 플러그(132)는 소스/드레인 영역을 제2 유전체(135) 상부에 있는 도전성 배선(도시 생략)에 연결시키고 있다.
어떤 실시예들에서, 도전성 플러그(132)는 깊이(t')로 기판(100) 내로 연장된다. 깊이(t')는 기판(100)과 제1 유전체(130) 사이의 계면으로부터 도전성 플러그(132)의 하부까지 측정된다. 앞서 언급한 실시예들에 기술된 바와 같이, 역 T자-형상의 도전성 플러그(125)는 깊이(t)로 금속 충전 층(120) 내로 연장된다. t 대 t'의 비는 약 10 내지 약 100의 범위에 있다. 어떤 실시예들에서, t 대 t'의 비는 약 100 초과이다.
도 2b는 상면도 관점에서 예시된 반도체 구조물(20)이다. 도 2a에서의 반도체 구조물(20)은 라인 BB를 따른 단면도이다. 점선들은 도전성 배선(138) 아래쪽에 있는 도전성 플러그(125) 및 측방 침식부(125a)를 나타낸다. 도전성 플러그(125) 및 다른 도전성 플러그(132) 둘 다는 사변형 형상으로 되어 있다. 그렇지만, 도 2c에서와 같은 어떤 실시예들에서, 도전성 플러그(125 및 132)는 상면도로부터 원형 형상으로 되어 있다.
도 3a는 반도체 구조물(20)과 유사한 반도체 구조물(30)이다. 그에 부가하여, 반도체 구조물(30)은 또한 막 적층물에 에칭 스톱 층(etch stop layer)(ESL)을 가진다. 도 3에서와 같이, 기판(100)과 유전체(130) 사이에 에칭 스톱 층(133)이 배치되어 있고, 유전체(135)와 유전체(130) 사이에 에칭 스톱 층(133)이 배치되어 있다. 어떤 실시예들에서, ESL은 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물 화합물로 이루어져 있다.
어떤 실시예들에서, ILD 유전체와 금속 충전 층 사이에 실질적으로 금속 산화물이 없거나, 금속 충전 층(120)의 자연 산화물만이 개재되어 있다. 도 3b에서와 같이, 도 1에서의 반도체 구조물(10)과 유사한 반도체 구조물(40)은 금속 충전 층(120) 바로 위에 배치된 제2 유전체(135)를 포함한다. 도전성 플러그(125)의 하부 부분의 일부분은 제2 유전체(135)로 덮여 있다.
도 4를 참조하면, 도 2a에 도시된 바와 같은 역 T자-형상의 도전성 플러그를 갖는 반도체 구조물(20)을 제조하는 방법(400)의 플로우차트가 예시되어 있다. 또한 도 5a 내지 도 5s를 참조하면, 도 4의 방법에 따른 제조의 다양한 스테이지들에서의 반도체 구조물(20)의 단면도들이 예시되어 있다. 유의할 점은, 반도체 구조물(50)의 일부가 CMOS 공정 흐름으로 제조될 수 있다는 것이다. 그에 따라, 도 4의 방법(400) 이전에, 그 동안에 그리고 그 이후에 부가의 공정들이 제공될 수 있다는 것을 잘 알 것이다. 본 개시 내용의 다양한 실시예들을 더 잘 이해하기 위해 도 5a 내지 도 5s가 명확함을 위해 간략화되어 있다는 것을 잘 알 것이다. 반도체 구조물(50)은 하이-k 유전체/금속 게이트 라스트 공정(RPG(replacement poly gate process)라고도 함)에서 제조될 수 있다. 하이-k 유전체/금속 게이트 라스트 공정에서, 더미 유전체 및 더미 폴리 게이트 구조물이 먼저 형성되고, 이어서 ILD(inter-level dielectric)의 증착때까지 전형적인 CMOS 공정 흐름이 뒤따른다. 더미 유전체 및 더미 폴리 게이트 구조물은 이어서 제거되고 하이-k 게이트 유전체/금속 게이트 구조물로 대체될 수 있다.
방법(400)은 기판이 제공되는 동작(402)을 포함한다. 방법(400)은 더미 게이트 구조물이 기판 상에 형성되는 동작(404)으로 계속된다. 방법(400)은 제1 유전체(ILD0)가 기판 상에 배치되는 동작(406)으로 계속된다. 방법(400)은 더미 게이트 구조물의 상부면을 노출시키기 위해 CMP(chemical mechanical planarization) 동작이 수행되는 동작(408)으로 계속된다. 방법(400)은 더미 게이트가 제거되어 캐비티를 남기고 금속 또는 대체 게이트가 그 안을 채움으로써 금속 게이트 구조물을 형성하는 동작(410)으로 계속된다.
방법(400)은 제2 유전체(ILD1)가 금속 게이트 구조물 및 기판 상부에 배치되는 동작(412)으로 계속된다. 방법(400)은 제1 유전체에 제1 에칭이 수행됨으로써 금속 게이트 구조물에서의 금속 물질의 상부면을 노출시키는 동작(414)으로 계속된다. 방법(400)은 제2 유전체에 제2 에칭이 수행됨으로써 기판의 실리사이드 표면을 노출시키는 동작(416)으로 계속된다. 방법(400)은 상부면으로부터 금속 물질의 일부분을 제거하기 위해 습식 에칭이 수행됨으로써 유전체 물질 아래쪽에 측방 함몰부(lateral recess)를 형성하는 동작(418)으로 계속된다. 방법(400)은 도전성 물질이 제1 및 제2 에칭 동안 형성된 개구부들에 채워짐으로써 도전성 플러그들을 형성하는 동작(420)으로 계속된다.
도 5a에서, 실리콘 기판과 같은 기판(100)이 제공된다. 어떤 실시예들에서, 기판(100)은 실리콘 게르마늄, 갈륨 비화물, 또는 다른 적당한 반도체 물질들을 포함한다. 어떤 실시예들에서, 기판(100)은 P-우물 및/또는 N-우물(도시 생략)과 같은 도핑된 영역들을 추가로 포함한다. 어떤 다른 실시예들에서, 기판(100)은 매립된 층 및/또는 에피택시 층과 같은 다른 특징부들을 추가로 포함한다. 게다가, 어떤 실시예들에서, 기판(100)은 SOI(silicon on insulator)와 같은 절연체 상의 반도체이다. 다른 실시예들에서, 반도체 기판(100)은 도핑된 에피 층, 경사 반도체 층을 포함하고, 그리고/또는 실리콘 게르마늄 층 상의 실리콘 층과 같은 상이한 유형의 다른 반도체 층 위에 있는 반도체 층을 추가로 포함한다. 다른 실시예들에서, 반도체 기판(100)은 재성장 영역(regrowth region)인 핀 구조물(fin structure)을 포함한다. 어떤 다른 예들에서, 화합물 반도체 기판은 다층 실리콘 구조물을 포함하거나, 실리콘 기판은 다층 화합물 반도체 구조물을 포함할 수 있다. 어떤 실시예들에서, 기판(100)은 게르마늄 및 다이어몬드와 같은 다른 원소 반도체들을 포함할 수 있다. 어떤 실시예들에서, 기판(100)은 실리콘 카바이드, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체를 포함한다.
반도체 구조물(20)은 활성 영역들과 기판을 분리시키기 위해 기판(100)에 형성되는 STI(shallow trench isolation) 특징부(도시 생략)와 같은 분리 구조물(isolation structure)을 추가로 포함한다. 어떤 실시예들에서, 분리 구조물은 LOCOS(local oxidation of silicon) 구성을 포함한다. 분리 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate), 및/또는 기술 분야에 공지된 저-k 유전체 물질을 포함한다. 활성 영역들은 n-형 금속 산화물 반도체 전계 효과 트랜지스터(예컨대, NMOSFET 또는 NFET) 및 p-형 금속 산화물 반도체 전계 효과 트랜지스터(예컨대, PMOSFET 또는 PFET)를 포함한다. 단지 하나의 게이트 구조물이 예시되어 있지만, 반도체 구조물(20)이 짧은 채널 및 긴 채널 트랜지스터들을 포함한 NFET들 및 PFET들에 대한 다수의 게이트 구조물들을 포함할 수 있다는 것을 잘 알 것이다.
도 5a에서, 본 개시 내용의 어떤 실시예들에 따르면, 반도체 구조물(20)은 기판(100) 상에 형성된 희생 유전체 층(503)을 포함한다. 희생 유전체 층(503)은 열적 또는 화학적 기상 증착에 의해 형성된 산화물을 포함한다. 어떤 실시예들에서, 희생 유전체 층(503)은 단일 웨이퍼 챔버 장비(single wafer chamber equipment)에서 형성된다. 어떤 실시예들에서, 희생 유전체 층(503)은 배치 모드 노(batch mode furnace)에서 형성된다. 희생 유전체 층(503)은 약 10 내지 약 100 옹스트롬(Å)의 범위에 있는 두께를 포함한다. 반도체 구조물(50)은 또한 적당한 증착 공정에 의해 희생 유전체 층(503) 상부에 형성된 더미 게이트(505)를 포함한다. 어떤 실시예들에서, 더미 게이트(505)는 증착에 의해 희생 유전체 층(503) 상부에 형성된다. 어떤 실시예들에서, 실란(SiH4), 다이-실란(Si2H6), 또는 다이-클로르실란(SiCl2H4)이 더미 게이트(505)를 형성하기 위해 화학적 기상 증착(CVD) 공정에서 화학 가스로서 사용될 수 있다. 더미 게이트(505)는 약 150 내지 약 2500 Å의 범위에 있는 두께를 포함할 수 있다.
어떤 실시예들에서, 반도체 구조물(20)은 더미 게이트(505) 상에 형성된 하드 마스크 층(507)을 추가로 포함한다. 어떤 실시예들에서, 하드 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 및/또는 다른 적당한 유전체 물질들을 포함하고, 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD 또는 스퍼터링)과 같은 방법을 사용하여 형성될 수 있다. 하드 마스크 층은 약 100 Å 내지 약 400 Å의 범위에 있는 두께를 포함한다. 어떤 실시예들에서, 반사 방지 코팅 층(antireflective coating layer)(ARC)은 포토레지스트 층을 패터닝하기 위한 포토리소그래피 공정을 향상시키기 위해 하드 마스크 층 상에 형성된다. 예를 들어, 패터닝된 포토레지스트 층(도시 생략)은 하드 마스크 층 상에 형성될 수 있다. 패터닝된 포토레지스트 층이 형성된 후에, 게이트 구조물(508)(도 5b)이 건식 에칭, 습식 에칭, 또는 건식 및 습식 에칭 공정의 조합에 의해 형성된다. 그에 따라, 도 5b에 도시된 바와 같이, 게이트 구조물(508)은 희생 유전체 층(503), 더미 게이트(505), 및 하드 마스크(507)를 포함할 수 있다.
게이트 구조물의 형성(예컨대, 게이트 에칭 또는 패터닝) 후에, 반도체 구조물(20)은 기술 분야에 공지된 바와 같이 NFET 및 PFET 디바이스들의 다양한 특징부들을 형성하기 위해 부가의 CMOS 가공을 거친다. 이와 같이, 다양한 특징부들이 본 명세서에서 단지 간략히 논의된다. 어떤 실시예들에서, 다양한 특징부들은 저농도로 도핑된 소스/드레인 영역들(n-형 및 p-형 LDD), 소스/드레인(S/D) 영역들, CESL(contact etch stop layer)을 포함한다. 유의할 점은, 디바이스들의 성능을 증강 및 향상시키기 위해, 실리콘 게르마늄(SiGe) 및 실리콘 카바이드(SiC) 특징부들과 같은 변형된 구조물들(strained structures)이, 각각, PFET 및 NFET 디바이스들에 형성될 수 있다는 것이다. 도 5b에서, 실리사이드 영역(106)이 기판(100) 내에 형성된다.
도 5c에서와 같은 어떤 실시예들에서, 스페이서들(116) 및 유전체(ILD0)(130)가 형성된다. 유전체(130)는 PSG(phosphorous silicon glass) 또는 BPSG(boron phosphorous silicon glass)와 같은 도핑된 실리콘 유리로 이루어진 유전체 물질을 포함한다. 어떤 실시예들에서, 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SOG(spin-on glass), FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물(예컨대, SiCOH), BLACK DIAMOND®(미국 캘리포니아주 산타 클라라 소재의 Applied Materials), XEROGEL®, AEROGEL®, 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), FLARE®, SILK®(미국 미시간주 미들랜드 소재의 Dow Chemical), 폴리이미드, 다른 적당한 다공성 중합체성 물질들, 다른 적당한 유전체 물질들, 및/또는 이들의 조합들을 포함한다. 어떤 실시예들에서, 제1 유전체(130)는 HDP(high density plasma) 유전체 물질(예컨대, HDP 산화물) 및/또는 HARP(high aspect ratio process) 유전체 물질(예컨대, HARP 산화물)을 포함한다. 제1 유전체(130)는 임의의 적당한 두께를 포함한다. 본 실시예에서, 유전체(130)는 약 2000 내지 6000 Å의 두께를 포함한다. 유전체(130)가 하나 이상의 유전체 물질들 및/또는 하나 이상의 유전체 층들을 포함할 수 있다는 것을 잘 알 것이다. 유전체(130)는 도 5c에 예시된 바와 같이 더미 게이트(505)의 상부 부분이 노출될 때까지 CMP(chemical-mechanical-polishing) 공정에 의해 평탄화된다. CMP 공정은 더미 게이트(505), 스페이서들(116) 및 유전체(130)에 대해 실질적으로 평면인 표면을 제공하기 위해 높은 선택성을 포함한다. 어떤 실시예들에서, CMP 공정은 낮은 디싱(dishing) 및/또는 금속 부식 효과를 가진다.
도 5d에서, 게이트 대체 공정이 수행된다. 더미 게이트(505) 및 희생 유전체 층(503)은 건식 에칭, 습식 에칭, 건식 및 습식 에칭의 조합, 또는 다른 적당한 공정에 의해 제거된다. 도 5c에서의 더미 게이트(505) 및 희생 유전체 층(503)은 하나 이상의 에칭 공정들에서 제거되고, 에칭 공정은 다수의 에칭 동작들을 포함한다. 예를 들어, 제1 습식 에칭 공정은 더미 게이트(505)를 제거하는 데 사용된다. 제1 습식 에칭 공정은 수산화물 함유 용액, 탈이온수, 및/또는 다른 적당한 에칭 용액들에의 노출을 포함할 수 있다. 제2 습식 에칭 공정은 희생 유전체 층(503)을 제거하는 데 사용된다. 제2 습식 에칭 공정은 완충 HF 용액(buffered HF solution) 또는 BOE(buffered oxide etchant)에의 노출을 포함한다. 제2 습식 에칭 공정은 희생 유전체 층(503)을 선택적으로 제거할 수 있고, 기판(100)에서 멈추며, 그로써 게이트 구조물에 트렌치(515)를 형성한다. 더미 유전체 및 더미 폴리 게이트를 선택적으로 제거하기 위해 다른 에칭 화학물들이 사용될 수 있다는 것을 잘 알 것이다.
도 5e에서, 트렌치(515)를 부분적으로 채우기 위해 계면 층(520), 하이-k 유전체 층(522), 캡핑 층(523), 및 배리어 층(524)이 형성된다. 계면 층(520)은 약 2 내지 약 25 Å의 범위에 있는 두께를 가지는 실리콘 산화물(SiO2) 층(예컨대, 열적 또는 화학적 산화물 형성)을 포함할 수 있다. 어떤 실시예들에서, 계면 층(520)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 열 산화 및 질화, 플라즈마 산화 및 질화, 또는 이들의 조합들에 의해 형성된 HfSiO 또는 SiON을 포함한다. 어떤 실시예들에서, Hf 막은 ALD, CVD, 또는 PVD에 의해 열 산화물(thermal oxide) 상에 형성되고, 이어서 열 산소(thermal oxygen)에 의해 산화되어 HfSiO를 형성한다. 다른 실시예들에서, Hf 막은 반응성 산소 및 H2O 분위기에서 ALD, CVD, 또는 PVD에 의해 형성될 수 있다.
하이-k 유전체 층(522)이 계면 층(520) 상에 형성된다. 어떤 실시예들에서, 하이-k 유전체 층(522)은 ALD, CVD, MOCVD(metalorganic CVD), PVD, PECVD(plasma enhanced CVD), PEALD(plasma enhance ALD), 열 산화, 이들의 조합들, 또는 다른 적당한 기법에 의해 형성된다. 어떤 실시예들에서, 하이-k 유전체 층(522)은 약 5 내지 약 30 Å의 범위에 있는 두께를 포함한다. 하이-k 유전체 층(522)은 HfOx와 같은 2원(binary) 또는 3원(ternary) 하이-k 막을 포함한다. 어떤 실시예들에서, 하이-k 유전체 층(522)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물, 또는 다른 적당한 물질들과 같은 다른 하이-k 유전체들을 포함한다.
캡핑 층(523)은 하이-k 유전체 층(522) 상부에 형성된다. 어떤 실시예들에서, 캡핑 층(523)은 금속 탄질화물, 티타늄 질화물, 탄탈 질화물을 포함한다. 캡핑 층은 ALD, PVD, CVD, PECVD, 또는 다른 적당한 기법과 같은 다양한 증착 기법들에 의해 형성된다.
장벽층(524)은 캡핑 층(523) 상부에 형성된다. 어떤 실시예들에서, 배리어 층(524)은 약 5 내지 약 30 Å의 범위에 있는 두께를 가지는 TiN 또는 TaN을 포함한다. 배리어 층(524)은 캡핑 층(523)을 보호하는 장벽으로서 기능한다. 배리어 층(524)은 ALD, PVD, CVD, PECVD, 또는 다른 적당한 기법과 같은 다양한 증착 기법들에 의해 형성된다.
도 5f에서, 일함수 층(114)이 장벽층(524) 상부에 형성된다. 어떤 실시예들에서, 일함수 층(114)은 장벽층(524) 상부에 형성된 P-형 일함수 금속(P-금속)이다. P-금속 층은 ALD, PVD, CVD, 또는 다른 적당한 공정에 의해 형성될 수 있다. 다른 대안으로서, P-금속 층은 PFET 디바이스에서 제대로 동작하는 WN, TaN, 또는 Ru와 같은 다른 적당한 금속들을 포함한다. 어떤 실시예들에서, P-금속 층은 TiN/WN과 같은 다중 금속층 구조물을 포함한다.
다른 실시예들에서, 일함수 층(114)은 장벽층(524) 상부에 형성된 N-형 일함수 금속(N-금속)이다. N-금속은 TiAl을 포함한다. N-금속은 ALD, PVD, CVD, 또는 다른 적당한 공정에 의해 형성된다. 어떤 실시예들에서, N-금속 층은 NFET 디바이스에서 동작하는 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, 또는 Zr과 같은 다른 적당한 금속들을 포함한다.
도 5g에서, 트렌치(515)의 나머지를 채우기 위해 금속 충전 층(120)이 형성된다. 금속 충전 층(120)은 일함수 층, 라이너 층, 계면 층, 씨드 층, 접착 층, 배리어 층 등을 포함하는 금속 게이트 또는 그의 일부분을 형성하는 데 적당한 임의의 금속 물질을 포함한다.
금속 충전 층(120)은 차후의 알루미늄(Al) 충전(fill)을 위한 습윤층(wetting layer)으로서 기능하도록 증착된 티타늄(Ti) 층을 포함하는 복합 구조물일 수 있다. Ti 층은 PVD 또는 다른 적당한 공정에 의해 형성된다. 트렌치(515)의 나머지를 채우기 위해 Al의 층이 Ti 층 상에 형성된다. CVD에 의해 제1 Al 층을 형성하고 이어서 PVD에 의해 제2 Al 층을 형성하는 것에 의해 Al 층이 형성된다. 어떤 다른 실시예들에서, 충전 금속(fill metal)은 텅스텐(W), 또는 다른 적당한 금속 물질을 포함한다.
화학 기계적 연마(chemical mechanical polishing)(CMP) 공정이 수행된다. 도 5h에서, 과도한 금속 물질을 제거하여 게이트 구조물들(520 내지 524, 114 및 120의 조합) 및 유전체(130)를 형성하기 위해 금속 충전 층(120)에 대해 CMP가 수행된다.
도 5i에서와 같은 어떤 실시예들에서, 금속 충전 층(120)에 대해 산소 처리(oxygen treatment)가 수행된다. 어떤 실시예들에서, 산소 처리는 약 10 sccm 내지 약 200 sccm의 범위에 있는 산소 유량(oxygen flow rate) 및 약 100 W 내지 약 1500 W의 범위에 있는 RF 전력을 포함하는 플라즈마 공정이다. 금속 충전 층(120)의 산화물(126)이 도 5j에서와 같이 형성된다. 어떤 실시예들에서, 금속 충전 층(120)은 알루미늄이고, 따라서 산화물(126)은 알루미늄 산화물이다. 산화물(126)은 두께가 약 5 nm 내지 8 nm의 범위에 있다. 본 개시 내용에서의 어떤 실시예들에 대해 산소 처리 동작이 생략된다.
도 5k에서, 유전체 막(135)이 기판(100) 상부에 배치된다. 유전체(135)(ILD1)는 도 5k에서와 같은 단일 막이거나 에칭 스톱 층 및 캡핑 층(도시 생략)을 포함하는 적층물일 수 있다. 어떤 실시예들에서, 유전체(135)는 산화물, 질화물, 산질화물, 및 PECVD, SOG 또는 SOD, 또는 이들의 조합들에 의해 형성된 탄소 기반, Si 기반 층을 포함하는 저-k 유전체로 형성된다. 유전체(130) 및 유전체(135)는 동일한 물질 또는 상이한 물질들로 형성될 수 있다.
유전체(130)에 접촉 구멍들(contact holes)을 형성하기 위해 제1 에칭 동작이 수행된다. 어떤 실시예들에서, 제1 에칭은 2개의 단계들을 포함한다. 2개의 단계들 중 하나는 도 5l에서와 같은 주 에칭 단계(main etch step)이다. 접촉 개구부(contact opening)(502)가 금속 게이트 구조물 상부에 형성되고, 접촉 개구부(504)가 매립된 확산 구역(buried diffusion area) 상부에 형성된다. 주 에칭(main etch)은 금속 산화물(126)이 노출되기 전에 멈추고, 제2 유전체(135)의 일부분이 여전히 접촉 개구부(502)에 남아 있다. 주 에칭 단계 이후에 과다 에칭 단계(over etch step)가 있다. 과다 에칭 동안, 도 5m에서와 같이 접촉 개구부(502)는 금속 산화물(126)을 뚫고 들어가도록 연장되고, 금속 충전 층(120)의 상부면을 노출시킨다. 접촉 개구부(504)는 또한 더 깊은 개구부를 형성하기 위해 유전체(130) 내로 더 연장된다. 일부 유전체(130)가 접촉 개구부(504) 내에 남아 있고 기판(100)의 상부면을 덮고 있다. 어떤 실시예들에서, 약 2000 W 내지 약 4000 W의 범위에 있는RF 전력 하에서 제1 에칭 동작이 수행된다.
유전체(130)가 기판 상에 배치되기 전에 실리사이드 영역(106)이 형성된다. 어떤 실시예들에서, 기판(100)이 접촉 개구부(504)에서 노출된 후에, 니켈 실리사이드 층(NiSix)이 기판 상에 형성된다. 니켈 실리사이드는 본 명세서에서 종종 비화학량론적(nonstoichiometric)이고, 따라서 본 개시 내용에서 이 실리콘 조성물에 대해 첨자 "x"가 사용된다. 니켈 실리사이드 형성을 위한 준비는 얇은 티타늄 층의 형성을 통한다. 차후에 증착되는 니켈 층 아래에 있는 티타늄의 존재는 금속 실리사이드를 형성하는 데 사용되는 어닐링 절차가 니켈 실리사이드가 응집하거나 불안정하게 되지 않는 온도에서 수행될 수 있게 한다. 그렇지만, 금속 실리사이드 형성 어닐링 절차 동안 니켈 실리사이드 불안정성을 감소시키는 데 효과적이기 위해, 티타늄 중간층은 약 10 내지 약 15 옹스트롬의 범위에 있는 최소 두께로 유지되고, 우수한 두께 균일성을 갖는다. 얇은 티타늄 중간층의 균일성을 보장하기 위해, 약 10 내지 약 15 옹스트롬의 범위에 있는 두께로 티타늄 중간층을 형성하기 위해 ALD(atomic layer deposition) 절차가 사용되고, ALD 절차는 원하는 티타늄 순응성 및 두께 균일성을 제공한다(접촉 개방 후에 형성될 수 있음).
니켈 층은 RF 스퍼터링 또는 증발과 같은 PVD(physical vapor deposition) 절차들을 통해 약 50 내지 약 500 옹스트롬의 범위에 있는 두께로 기판(100) 상에 형성된다. RTA 절차의 초기 단계가 이어서 약 250 내지 약 700 ℃의 범위에 있는 온도에서 수행되고, 그 결과 어닐링된 층이 형성되고, 여기서 어닐링된 층은 니켈 및 포함된 티타늄 중간층 성분만으로 이루어져 있다. 다시 말하지만 약 250 내지 약 700 ℃의 범위에 있는 온도에서 수행되는 RTA 절차를 계속하면, 그 결과 니켈 실리사이드 영역이 형성되고, 니켈 실리사이드 영역의 일부분들이 반응되지 않은 채로 있다.
니켈-티타늄 층인 반응되지 않은 니켈 실리사이드의 제거는 이어서 H2SO4-H2O2-HCl-NHOH4-H3PO4-HNO3-CH3COOH-로 이루어진 혼합물을 사용하여 습식 에칭 절차들을 통해 선택적으로 달성된다. 니켈 실리사이드 층(NiSix)이 최종적으로 형성된다. 유의할 점은, 이 절차(니켈 실리사이드 형성을 위해 얇은 티타늄 중간층을 사용하는 것)가 또한 코발트 실리사이드와 같은 다른 금속 실리사이드 층들의 형성에도 적용될 수 있다는 것이다.
도 5n에서의 제1 에칭 동작 후에 플러시 동작(flush operation)이 수행될 수 있다. N2, H2, NH3, NH4, N2H2, 또는 다른 적당한 가스들과 같은 가스가 접촉 개구부들(502 및 504)을 정화(purge)하기 위해 유입된다. 제1 에칭 동작 후에 접촉 개구부들에 중합체 또는 포토레지스트와 같은 에칭 잔류물(etch residue)이 남아 있는 경우, 가스는 잔류물의 교차 결합(cross link)을 파괴하고 접촉 개구부들을 세정한다. 어떤 실시예들에서, 플러시 동작은 플라즈마 동작이고 약 100 W 내지 약 250 W의 범위에 있는RF 전력 하에서 수행된다.
도 5o에서와 같이 실리사이드 영역(106)을 노출시키기 위해 제2 에칭 동작이 수행된다. 제2 에칭 동작에서, 접촉 개구부(504)에 남아 있는 유전체(130)가 제거된다. 제2 에칭 동작은, 예를 들어, 플라즈마 건식 에칭, 화학적 습식 에칭, 또는 다른 공정들을 비롯한 임의의 적당한 에칭 방법을 사용할 수 있다. 예를 들어, 에칭 공정은 5 내지 50 mTorr의 가스 압력 및 1000 내지 4500 W의 RF 전력의 조건들 하에서 He, Ar, O2, CF 기반 가스들, NF3 및 SF6의 혼합 가스를 사용하여 건식 에칭 디바이스에서 수행된다. 어떤 실시예들에서, 제1 에칭 동작 및 제2 에칭 동작을 위한 에칭 방법이 동일하다.
도 5p에서, 에칭 잔류물을 박리시키기 위해 제2 에칭 동작 후에 애싱(ashing) 동작이 수행된다. 어떤 실시예들에서, 탄소 함유 포토레지스트 잔류물과 반응하도록 산소가 유입되고 300 내지 3000 W의 RF 전략의 조건 하에서 어떤 에칭이 수행된다.
웨이퍼에 대해 앞서 언급한 동작들을 수행하는 동안, 접촉 개구부들 내의 포토레지스트 잔류물이 애싱 동작에 의해 완전히 제거되지 않을 수 있다. 개구부들에 포획되어 있는 포토레지스트 잔류물을 추가적으로 세정하기 위해 화학적 용액을 접촉 개구부들(502 및 504) 내로 유동시키는 것에 의해 습식 에칭이 수행된다. 어떤 실시예들에서, 화학적 용액은 H2O2, NH3, H2O, 또는 다른 적당한 화학 물질들과 같은 화학 물질을 포함한다. H2O2, NH3는 소정의 농도로 희석되고, 따라서 습식 에칭 동작이 제어가능한 속도로 수행될 수 있다. 화학적 용액은 약 1:1:500 내지 약 1:1:160의 범위에 있는 비율로 되어 있는 H2O2, NH3, 및H2O의 혼합물일 수 있다. 어떤 실시예들에서, 화학적 용액은 약 1:1:50 내지 약 1:1:500의 범위에 있는 비율로 되어 있는 H2O2, NH3, 및 H2O의 혼합물이다. 어떤 실시예들에서, 화학적 용액은 약 1:1:100로부터의 범위에 있는 비율로 되어 있는 H2O2, NH3, 및 H2O의 혼합물이다.
습식 에칭 동작은 금속 산화물(126)과 금속 충전 층(120) 사이에서 높은 선택성을 가진다. 화학적 용액이 금속 충전 층(120)의 물질을 에칭하도록 설계되어 있기 때문에, 도 5q에서와 같이 금속 충전 층(120)의 상부면(121) 상에 함몰부가 형성된다. 함몰부는 금속 층(120) 내로 연장되고 금속 산화물(126) 아래쪽으로 더 연장된다. 어떤 실시예들에서, 습식 에칭이 이방성이고, 따라서 함몰부는 금속 충전 층(120)의 상부에 원형의 빈 공간을 가진다. 함몰부의 코너는 금속 충전 층(120)과 접하는 원호 가장자리를 가진다.
습식 에칭은 접촉 개구부 내에 포획되어 있는 포토레지스트 잔류물을 효율적으로 제거하고, 노출된 금속 충전 층(120) 상에 부착된 원하지 않는 전기적 절연 물질이 없도록 보장해준다. 어떤 실시예들에서, 습식 에칭 시간은 약 5 초 내지 약 180 초의 범위에 있다. 어떤 실시예들에서, 습식 에칭 시간은 약 20 초 내지 약 180 초의 범위에 있다. 배리어 층(524)과 같은 다른 층들이 노출되지 않고 금속 충전 층(120)에 의해 보호되도록 하기 위해 시간이 제어된다. 어떤 실시예들에서, 웨이퍼 전체에 걸쳐 접촉 개구부에 포토레지스트 잔류물이 없도록 하기 위해 습식 에칭이 웨이퍼 레벨 공정에서 도입된다. 따라서, 웨이퍼에 블라인드 접촉(blind contact)이 없다(금속 게이트와 도전성 플러그 사이에 접촉이 없음).
금속 게이트 구조물 상의 접촉 개구부(502)와 비교하여, 접촉 개구부(504) 내의 실리사이드 영역(106)은 습식 에칭에 더 내성이 있다. 실리사이드 영역(106)은 H2O2, NH3, H2O를 포함하는 화학적 용액에 대해 아주 낮은 습식 에칭 속도를 가지며, 따라서 실리사이드 영역(106) 상에 함몰부가 거의 없다.
어떤 실시예들에서, 도전성 물질은 접촉 개구부(502 및 504)를 각각 채운다. 접촉 개구부(502)에서, 도전성 물질은 함몰부의 형상을 따르고, 도 5r에서와 같이 X-축을 따라 횡방향으로 채우며 그에 따라 역 T자-형상의 도전성 플러그(125)를 형성한다. 도전성 플러그(125)는 제2 유전체(135)를 통해 종방향으로 연장되고, X-축을 따라 금속 충전 층(120) 내부의 측방 침식부(125a)에서 끝난다.
도 5s에 도시된 바와 같이, 도전성 배선(138)이 제2 유전체(135) 상에 추가로 형성되고 도전성 플러그(125 및 132)와 연결된다. 도전성 배선 및 도전성 플러그(125)를 통해, 금속 게이트는 다른 회로와 전기적으로 통신한다.
상기한 바와 같이, 다양한 실시예들에서 제공된 새로운 접촉 공학은 도전성 플러그와 금속 게이트 사이의 접촉 저항을 향상시킨다. 새로운 접촉 공학에서, 역 T자-형상의 도전성 플러그가 금속 게이트와 접촉해 있도록 설계되어 있다. 금속 게이트와의 오옴 접촉 표면을 증가시키기 위해 역 T자-형상의 도전성 플러그가 금속 게이트에 횡방향으로 연장된다. 더욱이, 역 T자-형상의 도전성 플러그의 측방 침식부는 도전성 플러그를 금속 게이트에 앵커링(anchor)시킨다. 따라서, 하부면에 부가하여, 디바이스가 더 낮은 접촉 저항 및 더 나은 물리적 무결성을 갖도록 역 T자-형상의 도전성 플러그의 측벽 부분이 또한 금속 게이트에 의해 둘러싸여 있다.
이상에서는 당업자가 본 개시 내용의 측면들을 더 잘 이해할 수 있도록 몇개의 실시예들의 특징들을 간략하게 기술하고 있다. 당업자라면 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 사용할 수 있다는 것을 잘 알 것이다. 당업자라면 또한 이러한 등가의 구성들이 본 개시 내용의 사상 및 범위를 벗어나지 않는다는 것과 본 개시 내용의 사상 및 범위를 벗어남이 없이 본 명세서에서의 다양한 변경들, 치환들, 및 변경들을 할 수 있다는 것을 잘 알 것이다.

Claims (15)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 금속 게이트 구조물을 형성하는 단계 ― 상기 금속 게이트 구조물이 형성되지 않는 상기 기판의 부분에 실리사이드 영역이 형성됨 ― ;
    상기 기판 상에 제1 유전체를 배치하는 단계;
    상기 금속 게이트 구조물 및 상기 제1 유전체 위에 제2 유전체를 배치하는 단계;
    상기 금속 게이트 구조물에서 금속 물질의 상부면을 노출시키기 위해 상기 제2 유전체에 제1 에칭을 수행함으로써 개구부를 형성하는 단계;
    상기 기판의 상기 실리사이드 영역을 노출시키기 위해 상기 제1 유전체에 제2 에칭을 수행함으로써 개구부를 형성하는 단계; 및
    상기 상부면으로부터 상기 금속 물질의 일부분을 제거하기 위해 형성된 상기 개구부에 습식 에칭을 수행함으로써 상기 제2 유전체 아래쪽에 측방 함몰부(lateral recess)를 형성하는 단계
    를 포함하는, 반도체 구조물을 제조하는 방법.
  2. 제1항에 있어서,
    상기 기판의 상기 실리사이드 영역은 상기 습식 에칭의 용액에 노출되는 것인, 반도체 구조물을 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 에칭 동안 형성된 개구부 및 상기 제2 에칭 동안 형성된 개구부 내로 질소 또는 수소 함유 가스를 유동시키는 단계를 더 포함하는, 반도체 구조물을 제조하는 방법.
  4. 제1항에 있어서,
    상기 금속 물질의 상부면에 산소 처리를 수행하는 단계를 더 포함하는, 반도체 구조물을 제조하는 방법.
  5. 제1항에 있어서,
    상기 습식 에칭은 NH3 및 H2O2를 포함하는 용액으로 수행되는 것인, 반도체 구조물을 제조하는 방법.
  6. 제1항에 있어서,
    상기 제1 에칭 동안 형성된 개구부, 상기 제2 에칭 동안 형성된 상기 개구부 및 상기 측방 함몰부를 도전성 물질로 채우는 단계를 더 포함하는, 반도체 구조물을 제조하는 방법.
  7. 제1항에 있어서,
    상기 습식 에칭은 5초 내지 180초 동안 수행되는 것인, 반도체 구조물을 제조하는 방법.
  8. 반도체 구조물을 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 금속 게이트 구조물 ― 상기 금속 게이트 구조물은 하이-k(high-k) 유전체, 상기 하이-k 유전체 위에 배치된 배리어 층, 상기 배리어층 위에 배치된 일함수 층(work function layer), 및 상기 일함수 층 위에 배치된 금속 충전 층을 포함함 ― 을 형성하는 단계;
    개구부를 형성함으로써 상기 금속 충전 층의 표면을 노출시키기 위해 제1 에칭을 수행하는 단계;
    상기 개구부에 산소 처리를 수행하는 단계;
    상기 개구부에 습식 에칭을 수행함으로써 상기 표면 아래 함몰부를 형성하는 단계; 및
    상기 금속 게이트 구조물 상에 랜딩(landing)하는 역 T자-형상의 도전성 플러그를 형성하기 위해 상기 개구부 내에 도전성 물질을 채우는 단계
    를 포함하는, 반도체 구조물을 제조하는 방법.
  9. 반도체 구조물에 있어서,
    기판;
    금속 충전 층을 포함하는, 상기 기판 상부에 배치되는 금속 게이트;
    상기 금속 충전 층 상부에 있는 유전체 물질 ― 상기 유전체 물질은 상기 금속 충전 층을 상기 유전체 물질 위의 도전성 배선으로부터 분리시킴 ― ;
    상기 유전체 물질을 통해 종방향으로(longitudinally) 연장되는 역 T자형 도전성 플러그 ― 상기 역 T자-형상의 도전성 플러그는 도전성 플러그의 종방향에 수직인 횡방향을 따라 상기 금속 충전 층 내부의 측방 침식부(lateral encroachment)에서 끝남 ― ; 및
    상기 유전체 물질과 상기 금속 충전 층 사이에 상기 금속 충전 층의 산화물
    을 포함하는, 반도체 구조물.
  10. 삭제
  11. 제9항에 있어서,
    상기 측방 침식부는 상기 도전성 플러그에 대해 대칭인 것인, 반도체 구조물.
  12. 제9항에 있어서,
    상기 측방 침식부는 상기 금속 충전 층과 접하는(interface) 둥근 단부(rounded end)를 가지는 것인, 반도체 구조물.
  13. 제9항에 있어서,
    상기 도전성 플러그는 상기 금속 충전 층 내로 0.5 nm 내지 15 nm 범위의 깊이로 종방향으로 연장되는 것인, 반도체 구조물.
  14. 제9항에 있어서,
    상기 측방 침식부는 상기 횡방향을 따라 50 nm 미만의 폭을 포함하는 것인, 반도체 구조물.
  15. 제9항에 있어서,
    상기 기판은 핀 구조물(fin structure)을 포함하고, 상기 금속 게이트는 상기 핀 구조물 상에 배치되는 것인, 반도체 구조물.
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