CN113097125A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 179
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000010410 layer Substances 0.000 claims abstract description 205
- 230000008569 process Effects 0.000 claims abstract description 140
- 239000011241 protective layer Substances 0.000 claims abstract description 128
- 230000003647 oxidation Effects 0.000 claims abstract description 53
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000000149 penetrating effect Effects 0.000 claims abstract description 12
- 238000011049 filling Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 81
- 239000007789 gas Substances 0.000 claims description 59
- 238000001312 dry etching Methods 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 32
- 230000009467 reduction Effects 0.000 claims description 29
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 25
- 239000001301 oxygen Substances 0.000 claims description 25
- 229910052760 oxygen Inorganic materials 0.000 claims description 25
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 16
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 12
- 229910000428 cobalt oxide Inorganic materials 0.000 claims description 12
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 claims description 12
- 239000011737 fluorine Substances 0.000 claims description 12
- 229910052731 fluorine Inorganic materials 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 11
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 6
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 4
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 3
- 229910002091 carbon monoxide Inorganic materials 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 3
- 230000009286 beneficial effect Effects 0.000 abstract description 34
- 229910052751 metal Inorganic materials 0.000 description 34
- 239000002184 metal Substances 0.000 description 34
- 239000003989 dielectric material Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000003518 caustics Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 229910019239 CoFx Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构及其形成方法，所述形成方法包括：提供基底，基底上形成有第一介质层，第一介质层中形成有互连结构；对所述互连结构表面进行氧化处理，使部分厚度的所述互连结构转化成保护层；在保护层上形成第二介质层；形成贯穿第二介质层的导电通孔，导电通孔的底部暴露出保护层；去除导电通孔底部的保护层，暴露出互连结构；去除保护层后，在互连结构上形成填充导电通孔的导电插塞。本发明实施例形成的保护层能够在形成导电通孔的过程中对互连结构起到保护的作用，有利于防止互连结构发生腐蚀或损伤的问题，保证了互连结构的完整性并提高互连结构表面的界面质量，从而有利于提高互连结构的电连接性能、以及导电插塞与互连结构的接触性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的制造向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制造所需的互连线。为了配合元件缩小后所增加的互连线需求，利用配线槽及通孔实现的两层以上的多层金属互连结构的设计，成为超大规模集成电路技术所必须采用的方法。
在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层金属插塞和金属互连线，多层金属互连线之间可以通过金属插塞电连接。在前一层金属插塞或金属互连线上形成后一层金属插塞或金属互连线时，通常先在前一层金属插塞或金属互连线上形成层间介质层，之后在层间介质层中形成通孔(Via)和沟槽(Trench)，最后采用金属填充通孔和沟槽，形成后一层金属插塞或金属互连线。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介质层，所述第一介质层中形成有互连结构；对所述互连结构表面进行氧化处理，使部分厚度的所述互连结构转化成保护层；在所述保护层上形成第二介质层；形成贯穿所述第二介质层的导电通孔，所述导电通孔的底部暴露出所述保护层；去除所述导电通孔底部的所述保护层，暴露出所述互连结构；去除所述保护层后，在所述互连结构上形成填充所述导电通孔的导电插塞。
可选的，所述氧化处理包括：采用湿氧氧化工艺，对所述互连结构表面进行所述氧化处理。
可选的，所述氧化处理包括：采用干氧氧化工艺对所述互连结构表面进行所述氧化处理。
可选的，所述氧化处理包括：在含氧气体氛围中，对所述互连结构表面进行等离子体处理。
可选的，采用干氧氧化工艺对所述互连结构表面进行氧化处理；所述干氧氧化工艺的参数包括：工艺温度为50℃至200℃，氧化气体的气体流量为100sccm至500sccm。
可选的，形成所述保护层的步骤中，所述保护层的厚度为
可选的，采用干法刻蚀工艺，刻蚀所述第二介质层，形成贯穿所述第二介质层的导电通孔。
可选的，所述干法刻蚀工艺的刻蚀气体包括含氟气体。
可选的，去除所述导电通孔底部的所述保护层的步骤包括：对所述导电通孔底部的所述保护层进行还原处理，将所述导电通孔底部的所述保护层还原成所述互连结构。
可选的，在氢气或一氧化碳氛围中，对所述导电通孔底部的所述保护层进行还原处理。
可选的，在氢气氛围中，进行所述还原处理；所述还原处理的工艺参数包括：工艺时间为20秒至200秒，氢气的气体流量为100sccm至500sccm，温度为100℃至200℃。
可选的，采用刻蚀工艺去除所述导电通孔底部的保护层。
可选的，采用湿法刻蚀工艺，去除所述导电通孔底部的保护层。
可选的，形成所述保护层的步骤中，所述保护层的材料包括氧化钴、氧化钌或氧化钨。
可选的，所述基底包括源漏掺杂区以及覆盖所述源漏掺杂区的层间介质层；所述互连结构还贯穿所述层间介质层且与所述源漏掺杂区相接触。
可选的，形成所述导电通孔的步骤包括：以所述保护层作为停止层，刻蚀所述第二介质层，形成所述导电通孔。
相应的，本发明实施例还提供一种半导体结构，包括：基底；第一介质层，位于所述基底上；互连结构，位于第一介质层中；保护层，位于所述互连结构上；第二介质层，位于所述保护层上；导电通孔，贯穿所述第二介质层，所述导电通孔的底部暴露出所述保护层。
可选的，所述保护层的厚度为
可选的，所述保护层的材料包括氧化钴、氧化钌或氧化钨。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，对所述互连结构表面进行氧化处理，使部分厚度的所述互连结构转化成保护层，随后在所述保护层上形成第二介质层，接着形成贯穿所述第二介质层的导电通孔，所述导电通孔的底部暴露出所述保护层，在半导体领域中，形成所述导电通孔通常包括采用干法刻蚀工艺刻蚀所述第二介质层的过程，本发明实施例通过在形成第二介质层和形成导电通孔之前，在所述互连结构上形成所述保护层，所述保护层能够在形成所述导电通孔的过程中，对刻蚀气体和互连结构之间起到隔离的作用，从而保护所述互连结构，有利于防止所述互连结构暴露在干法刻蚀工艺中而与刻蚀气体相接触，从而防止在干法刻蚀工艺后的等待时间中，与刻蚀气体接触过的互连结构在潮湿的环境中发生腐蚀或损伤的问题，保证了互连结构的完整性以及提高互连结构表面的界面质量，有利于提高互连结构的电连接性能、并提高导电插塞与互连结构的接触性能，进而优化了半导体结构的性能；此外，本发明实施例通过对互连结构进行氧化处理的方式形成保护层，还有利于提高工艺整合度和工艺兼容性。
附图说明
图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，在半导体器件的后段制作过程中，通常先在前一层金属插塞或金属互连线上形成层间介质层，之后在层间介质层中形成通孔或沟槽，再用金属材料填充所述通孔或沟槽，形成导电插塞。
但是，目前形成的导电插塞的质量较差，这容易降低半导体结构的互连性能。
具体地，以形成通孔为例，目前形成通孔的步骤通常包括：采用干法刻蚀工艺刻蚀介质层，在介质层中形成露出前一层金属插塞或互连线的导电通孔。
目前所述干法刻蚀工艺通常采用含氟的气体，刻蚀介质层。且在采用干法刻蚀工艺刻蚀介质层后，通常还需对所述导电通孔进行清洗处理，以去除干法刻蚀工艺过程中形成的副产物(例如：聚合物polymer)等杂质。在进行干法刻蚀工艺和进行清洗处理之间通常还有一定的等待时间(Q-time)，在等待时间时，所述导电通孔底部的金属插塞或互连线暴露在具有一定湿度的环境中，金属插塞或互连线在和含氟气体相接触后，又和空气中的水分子相接触，金属插塞或互连线在含氟和含水的环境中，容易发生腐蚀。例如：当所述互连结构的材料为Co时，Co容易和水以及含氟气体发生反应生成腐蚀物Co(OH)2/CoFx，这容易导致互连线或金属插塞的体积减小，进而易导致互连线或金属插塞的电阻增大。
而且，在对导电通孔进行清洗处理的过程中，所述腐蚀物也被清洗去除，在去除所述腐蚀物后，互连结构的顶面容易形成有凹坑，这容易导致互连结构的表面粗糙度较大以及降低互连结构的表面质量，不利于后续膜层的形成，进而易降低半导体结构的互连性能和可靠性。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介质层，所述第一介质层中形成有互连结构；对所述互连结构表面进行氧化处理，使部分厚度的所述互连结构转化成保护层；在所述保护层上形成第二介质层；形成贯穿所述第二介质层的导电通孔，所述导电通孔的底部暴露出所述保护层；去除所述导电通孔底部的所述保护层，暴露出所述互连结构；去除所述保护层后，在所述互连结构上形成填充所述导电通孔的导电插塞。
本发明实施例提供的半导体结构的形成方法中，对所述互连结构表面进行氧化处理，使部分厚度的所述互连结构转化成保护层，随后在所述保护层上形成第二介质层，接着形成贯穿所述第二介质层的导电通孔，所述导电通孔的底部暴露出所述保护层，在半导体领域中，形成所述导电通孔通常包括采用干法刻蚀工艺刻蚀所述第二介质层的过程，本发明实施例通过在形成第二介质层和形成导电通孔之前，在所述互连结构上形成所述保护层，所述保护层能够在形成所述导电通孔的过程中，对刻蚀气体和互连结构之间起到隔离的作用，从而保护所述互连结构，有利于防止所述互连结构暴露在干法刻蚀工艺中而与刻蚀气体相接触，从而防止在干法刻蚀工艺后的等待时间中，与刻蚀气体接触过的互连结构在潮湿的环境中发生腐蚀或损伤的问题，保证了互连结构的完整性以及提高互连结构表面的界面质量，有利于提高互连结构的电连接性能、并提高导电插塞与互连结构的接触性能，进而优化了半导体结构的性能；此外，本发明实施例通过对互连结构进行氧化处理的方式形成保护层，还有利于提高工艺整合度和工艺兼容性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底(图未示)，所述基底上形成有第一介质层(图未示)，所述第一介质层中形成有互连结构110。
所述基底用于为后续工艺制程提供工艺平台。
本实施例中，所述基底包括栅极结构、位于栅极结构两侧的源漏掺杂区(图未示)以及覆盖所述源漏掺杂区的层间介质层100。
所述基底中还可以形成有晶体管、电容器等半导体器件，所述基底中还可以形成有电阻结构、导电结构等功能结构。
本实施例中，所述第一介质层为金属层间介质(Inter metal dielectric，IMD)层。所述第一介质层用于实现后段(Back end of line，BEOL)制程中相邻互连结构110之间的电隔离。
所述第一介质层的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等介质材料。
本实施例中，所述第一介质层的材料为氧化硅。
所述互连结构110用于实现所述基底中的器件与外部电路或其他互连结构之间的电连接。
本实施例中，所述互连结构110为互连线。具体地，互连结构110可以为任意一层金属层(Mx)。
本实施例中，所述互连结构110为第零层金属(M0)互连线，所述互连结构110还贯穿所述层间介质层100且与所述源漏掺杂区相接触，从而实现所述源漏掺杂区与外部电路或其他互连结构之间的电连接。
本实施例中，所述互连结构110的材料为钴(Co)。钴的电阻率较低，有利于降低后续接触孔插塞的电阻，且钴的扩散系数较低，有利于降低接触孔插塞发生电迁移(Electromigration)问题的概率。
在其他实施中，互连结构的材料还可以为钌(Ru)、钨(W)等其他合适的导电材料，本实施例在此不做限定。
参考图2，在所述互连结构110上形成保护层120。
后续步骤还包括：在所述保护层120上形成第二介质层，接着形成贯穿所述第二介质层的导电通孔，所述导电通孔的底部暴露出所述保护层。
在半导体领域中，形成所述导电通孔通常包括采用干法刻蚀工艺刻蚀所述第二介质层的过程，本发明实施例通过在形成第二介质层和形成导电通孔之前，在所述互连结构110上形成所述保护层120，所述保护层120能够在后续形成所述导电通孔的过程中，对所述互连结构110起到保护的作用，有利于防止所述互连结构110暴露在干法刻蚀工艺环境中与刻蚀气体相接触，从而防止在干法刻蚀工艺后的等待时间(Q-time)中，与刻蚀气体相接触的互连结构110在潮湿的环境中发生腐蚀或损伤的问题，保证了互连结构120的完整性以及提高互连结构120表面的界面质量，从而有利于提高互连结构120的电连接性能、并提高后续形成于导电通孔中的导电插塞与互连结构120的接触性能，进而优化了半导体结构的性能。
本实施例中，形成所述保护层120的步骤中，所述保护层120的材料为氧化钴。氧化钴为过渡金属氧化物材料，与钴相比，氧化钴材料的性能更加稳定，从而能够对所述互连结构110起到保护的作用，且通过选用氧化钴材料作为所述保护层120，在后续形成导电通孔的刻蚀工艺时，易于通过调整干法刻蚀工艺的参数等方式，使得第二介质层与所述保护层120能够具有较大的刻蚀选择比，进而能够防止对所述互连结构120造成误刻蚀。
在其他实施例中，所述保护层的材料还可以为氧化钌、氧化钨或无定形碳等其他能够对所述互连结构起到保护作用的材料。
在形成所述保护层120的步骤中，所述保护层120的厚度不宜过小，也不宜过大。如果所述保护层120的厚度过小，所述保护层120容易在后续形成导电通孔的刻蚀工艺中被误刻蚀掉，进而易降低保护层120对所述互连结构120的保护作用；如果所述保护层120的厚度过大，容易增加后续去除保护层120的难度。为此，本实施例中，形成所述保护层120的步骤中，所述保护层120的厚度为
例如：保护层120的厚度为
等。
作为一种示例，本实施例中，形成所述保护层120的步骤包括：对所述互连结构110表面进行氧化处理，使部分厚度的所述互连结构110转化成所述保护层120。
通过对所述互连结构110进行氧化处理的方式，形成所述保护层120，有利于将形成保护层120的工艺步骤与现有的工艺步骤相整合，且有利于避免引入其他的材料，有利于提高工艺兼容性，此外，保护层120由部分厚度的所述互连结构110转化形成，所述互连结构110与保护层120的粘附性较好，有利于提高所述保护层120对所述互连结构110的保护作用。
需要说明的是，本实施例中，以对所述互连结构110表面进行氧化处理的方式形成保护层120作为示例，所述氧化处理会消耗部分的所述互连结构110，因此，在前述形成互连结构110的步骤中，可以适当增加所述互连结构110的厚度，从而使得在进行氧化处理形成保护层120后，剩余的互连结构110的厚度不至于过小，仍能满足对半导体结构性能的要求。
本实施例中，所述氧化处理包括：采用干氧氧化工艺对所述互连结构110表面进行所述氧化处理。
通过采用干氧氧化工艺，对所述互连结构110进行氧化处理，有利于防止所述互连结构110暴露在含有水汽的环境中，有利于保证工艺的稳定性。
具体地，可以在氧气氛围中或臭氧氛围中，进行所述干氧氧化工艺。在其他实施例中，还可以采用其他合适的氧化气体，进行所述干氧氧化工艺，本发明实施例在此不做限定。
本实施例中，采用干氧氧化工艺对所述互连结构110表面进行氧化处理，所述干氧氧化工艺的参数包括：工艺温度为50℃至200℃，氧化气体的气体流量为100sccm至500sccm。
所述干氧氧化工艺的温度不宜过低，也不宜过高。如果所述干氧氧化工艺的温度过低，容易降低对所述互连结构110表面进行氧化处理的效率，或者，容易导致所形成的保护层120的厚度过小，从而易降低保护层120对互连结构110的保护效果；如果所述干氧氧化工艺的温度过高，容易对前段制程中形成的器件的性能造成影响，而且容易增加氧化处理的难度。为此，本实施例中，所述干氧氧化工艺的温度为50℃至200℃。
所述干氧氧化工艺采用的氧化气体的气体流量不宜过小，也不宜过大。如果所述氧化气体的气体流量过小，容易降低对所述互连结构110表面进行氧化处理的效率，或者，容易导致所形成的保护层120的厚度过小；如果所述氧化气体的气体流量过大，容易降低对所述互连结构110表面进行氧化处理的均匀性，而且，还容易导致对所述互连结构110氧化的过多，所形成的保护层120的厚度过大，容易降低后续去除保护层120的难度。为此，本实施例中，所述干氧氧化工艺采用的氧化气体的气体流量为100sccm至500sccm。
本实施例中，以采用干氧氧化工艺，对所述互连结构120表面进行所述氧化处理作为一种实施例。在另一些实施例中，所述氧化处理还可以包括：在含氧气体氛围中，对所述互连结构表面进行等离子体处理。在又一些实施例中，所述氧化处理还可以包括：采用湿氧氧化工艺，对所述互连线互连结构表面进行所述氧化处理。关于氧化处理的方式，本发明实施例在此不做限定。
此外，本发明实施例以通过对互连结构120表面进行氧化处理的方式形成保护层120作为一种示例。在其他实施例中，还可以采用沉积工艺，在所述互连结构上保护层。例如：采用化学气相沉积工艺或原子层沉积工艺，在所述互连结构上形成保护层。本发明实施例对沉积工艺在此不做限定。
后续步骤还包括：在所述保护层120上形成第二介质层。
结合参考图3，本实施例中，在形成所述保护层120后，在所述保护层120上形成第二介质层上之前，所述半导体结构的形成方法还包括：在所述保护层120上形成刻蚀停止层130。
本实施例中，所述刻蚀停止层130为接触孔刻蚀阻挡层(Contact Etch StopLayer，CESL)。
通过形成所述刻蚀停止层130，从而在后续刻蚀第二介质层以形成导电通孔的步骤中，所述刻蚀停止层130能够用于定义刻蚀的停止位置，从而防止刻蚀工艺对所述保护层120或互连结构110造成误刻蚀，进而有利于防止所述保护层120受损，相应有利于保证保护层120在后续形成导电通孔的刻蚀工艺中，对所述互连结构110的保护作用。
本实施例中，所述刻蚀停止层130的材料为氮化硅。氮化硅材料的硬度和致密度均较大，且第二介质层的材料通常为氧化硅，氧化硅与氮化硅材料具有较大的刻蚀选择比，有利于保证刻蚀停止层130在后续刻蚀第二介质层的步骤中，能够用于定义刻蚀的停止位置。
在其他实施例中，所述刻蚀停止层还可以为其他合适的材料。
本实施例中，以在所述保护层120上形成了所述刻蚀停止层130作为示例。在其他的实施例中，根据实际的工艺，还可以不形成所述刻蚀停止层。
参考图4，在所述保护层120上形成第二介质层140，
具体地，所述第二介质层140形成在所述刻蚀停止层130上。
所述第二介质层140用于实现后续导电插塞之间的电隔离。
本实施例中，所述第二介质层140也为金属层间介质(Inter metal dielectric，IMD)层。
所述第二介质层140的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介质材料。本实施例中，所述第二介质层140的材料为氧化硅。
具体地，可以采用等离子体增强化学气相沉积(PECVD)等沉积工艺，形成所述第二介质层140。
参考图5，形成贯穿所述第二介质层140的导电通孔200，所述导电通孔200的底部暴露出所述保护层120。
所述导电通孔200的底部暴露出所述保护层120，为后续去除保护层120、以及在所述互连结构110上形成填充所述导电通孔200的导电插塞做准备。
在半导体领域中，形成所述导电通孔200通常包括采用干法刻蚀工艺刻蚀所述第二介质层140的过程，本发明实施例通过在所述互连结构110上形成所述保护层120，所述保护层120能够在形成所述导电通孔200的过程中，对所述互连结构110起到保护的作用，有利于防止所述互连结构110暴露在干法刻蚀工艺与刻蚀气体相接触，从而防止在干法刻蚀工艺后的等待时间中，与刻蚀气体相接触的互连结构110在潮湿的环境中发生腐蚀或损伤的问题，，保证了互连结构120的完整性以及提高互连结构120表面的界面质量，从而有利于提高互连结构120的电连接性能、并提高后续形成于导电通孔中的导电插塞与互连结构120的接触性能，进而优化了半导体结构的性能。
本实施例中，形成所述导电通孔200的步骤包括：以所述保护层120作为停止层，刻蚀所述第二介质层140。
也就是说，在刻蚀所述第二介质层140的步骤中，使所述刻蚀工艺能够停止在所述保护层120上，从而有利于提高所述保护层120对所述互连结构110的保护作用，防止所述互连结构110受损以及防止互连结构110暴露在刻蚀环境中。
本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，刻蚀所述第二介质层140，形成贯穿所述第二介质层140的导电通孔200。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高干法刻蚀工艺的剖面控制性，从而提高所述导电通孔200的剖面形貌质量，且通过选用干法刻蚀工艺，有利于实现较大的刻蚀选择比，从而减小对其他膜层造成误刻蚀的概率，例如：防止对所述保护层120造成损伤。
本实施例中，所述第二介质层140的材料为氧化硅，所述干法刻蚀工艺的刻蚀气体包括含氟气体。
互连结构110与含氟气体相接触，再暴露在等待时间的具有一定湿度的环境中，与含氟气体相接触的部分互连结构110容易发生腐蚀，容易在互连结构表面形成腐蚀物。本发明实施例通过在形成第二介质层和导电通孔之前，在互连结构110上形成保护层120，从而在形成导电通孔的过程中，所述保护层120能够隔离所述含氟气体和所述互连结构110，进而防止互连结构110与所述含氟气体相接触，相应有利于防止互连结构110发生腐蚀的问题。
这不仅有利于保证互连结构110的完整性，从而防止所述互连结构110的体积减小而出现互连结构110的电阻增大的问题，还有利于防止在对导电通孔进行清洗处理时去除掉互连结构110表面形成的腐蚀物后，而导致互连结构表面形成凹坑的问题，从而有利于保证互连结构110表面的平坦度和界面质量，为后续在导电通孔中形成与互连结构110相接触的导电插塞提供良好的界面，相应有利于提升互连结构110与后续导电插塞的接触性能。
此外，本实施例中，在采用干法刻蚀工艺，刻蚀第二介质层140以形成导电通孔200的步骤中，由于所述保护层120能够对所述互连结构110和刻蚀气体起到隔离的作用，因此，在进行所述干法刻蚀工艺的步骤中，能够根据实际的工艺，适当的调整刻蚀气体比例、刻蚀参数等的方式，使干法刻蚀工艺的刻蚀选择比更大、刻蚀剖面控制性更好、刻蚀效率更高等。因此，本发明实施例通过形成所述保护层120，还有利于增大所述干法刻蚀工艺的工艺窗口(process window)。
本实施例中，所述保护层120与所述第二介质层140之间还形成有所述刻蚀停止层130。
因此，在形成所述导电通孔200的步骤中，先以所述刻蚀停止层130的顶面为停止位置，刻蚀所述第二介质层140，形成初始通孔(图未示)，初始通孔的底面暴露出所述刻蚀停止层130；再去除所述初始通孔底部的所述刻蚀停止层130，形成贯穿所述第二介质层140和刻蚀停止层130的导电通孔200。
本实施例中，在采用所述干法刻蚀工艺刻蚀所述第二介质层140的步骤中，通过调整所述干法刻蚀工艺的刻蚀气体、刻蚀参数等的方式，从而能够在同一腔室中，接着刻蚀所述初始通孔底部的刻蚀停止层130。
本实施例中，在采用干法刻蚀工艺刻蚀所述第二介质层140后，形成所述导电通孔200的步骤还包括：对所述导电通孔200进行清洗处理。
通过对所述导电通孔200进行清洗处理，从而能够去除所述干法刻蚀工艺中，吸附在所述导电通孔200表面的副产物(例如：聚合物polymer)等杂质，为后续形成导电插塞提供良好的界面质量，并使得后续导电通孔200底部的保护层120易于被去除干净。
参考图6，去除所述导电通孔200底部的所述保护层120，暴露出所述互连结构110。
通过去除所述导电通孔200底部的所述保护层120，暴露出所述互连结构110，为后续形成与所述互连结构110相接触的导电插塞做准备。
所述保护层120通过对互连结构110进行氧化处理的方式形成，因此，本实施例中，去除所述导电通孔200底部的所述保护层120的步骤包括：对所述导电通孔200底部的所述保护层120进行还原处理，将所述导电通孔200底部的所述保护层120还原成所述互连结构110。
与通过刻蚀的方式去除所述保护层相比，本发明实施例通过进行还原处理的方式，将导电通孔200底部的保护层120还原成所述互连结构110，从而有利于防止对所述互连结构110造成损伤或者防止互连结构110发生腐蚀的问题，进而有利于降低工艺风险、提高工艺兼容性。
本实施例中，在氢气氛围中，对所述导电通孔200底部的所述保护层120进行还原处理。在其他实施例中，还可以采用其他类型的还原气体，对所述导电通孔底部的保护层进行还原处理，例如：一氧化碳等。
具体地，在氢气氛围中，对氢气进行电离形成含氢的等离子体，通过含氢的等离子体，还原所述导电通孔200底部的保护层120。
所述还原处理的工艺参数包括：工艺时间为20秒至200秒，氢气的气体流量为100sccm至500sccm，温度为100℃至200℃。
所述还原处理的工艺时间不宜过短，也不宜过长。如果所述还原处理的工艺时间过短，容易导致对所述保护层120还原的不彻底，也就是说，容易导致还剩余有部分的保护层120未转换成所述互连结构110，从而在后续形成导电插塞后，导电插塞与互连结构110之间还剩余有部分的保护层120，进而容易降低导电插塞与互连结构110之间的接触性能，例如：易导致导电插塞与互连结构110之间的接触电阻过大，或者难以实现电连接；如果所述还原处理的工艺时间过长，容易导致对其他膜层结构产生影响，进而易产生副作用。为此，本实施例中，所述还原处理的工艺时间为20秒至200秒。
所述还原处理采用的氢气的气体流量不宜过小，也不宜过大。如果氢气的气体流量过小，容易降低所述还原处理的效率，还易导致所述保护层120未被完全还原成所述互连结构110；如果氢气的气体流量过大，容易降低还原处理的稳定性和均匀性，还可能对其他膜层造成影响。为此，本实施例中，所述还原处理采用的氢气的气体流量为100sccm至500sccm。
所述还原处理的温度不宜过低，也不宜过高。如果所述还原处理的温度过低，容易降低还原处理的效率，还容易导致所述保护层120未全部被还原成互连结构110；如果所述还原处理的温度过高，容易降低还原处理的均匀性和稳定性，还容易影响前段制程中形成的器件的性能。为此，本实施例中，所述还原处理的温度为100℃至200℃。
本实施例中，以对导电通孔200底部的保护层120进行还原处理，去除保护层120作为一种示例。在其他实施例中，还可以采用刻蚀工艺去除所述导电通孔底部的保护层，例如：采用湿法刻蚀工艺去除所述导电通孔底部的保护层。例如：可以采用酸性溶液进行所述湿法刻蚀工艺。
参考图7至图8，去除所述保护层120后，在所述互连结构110上形成填充所述导电通孔200的导电插塞160。
通过前述的描述可知，本实施例通过形成的保护层120能够在形成导电通孔200的过程中，对互连结构110起到保护的作用，防止刻蚀气体与互连结构110相接触，从而防止互连结构110发生腐蚀或损伤，保证了互连结构110的完整性和界面质量，进而在所述互连结构110上形成填充导电通孔200导电插塞160后，有利于提高导电插塞160与所述互连结构110的接触性能。
本实施例中，所述导电插塞160的材料为钨。在其他实施例中，所述导电插塞的材料还可以为钴、铜等导电材料。本发明实施例在此不做限定。
本实施例中，形成所述导电插塞160的步骤可以包括：如图7所示，在所述互连结构110上形成填充所述导电通孔200(如图6所示)的导电层150，导电层150还位于所述第二介质层140上；如图8所示，去除高于所述第二介质层140的导电层150，填充于导电通孔200的剩余导电层150用于作为导电插塞160。
本实施例中，可以采用化学气相沉积等沉积工艺形成所述导电层150。
本实施例中，可以采用平坦化工艺，去除高于第二介质层140的导电层150。具体地，所述平坦化工艺可以为化学机械研磨(CMP)工艺，所述化学机械研磨工艺以所述第二介质层140为停止层，研磨所述导电层150。
相应的，本发明还提供一种半导体结构。参考图5，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底；第一介质层，位于所述基底上；互连结构110，位于第一介质层中；保护层120，位于所述互连结构110上；第二介质层140，位于所述保护层120上；导电通孔200，贯穿所述第二介质层140，所述导电通孔200的底部暴露出所述保护层120。
所述导电通孔200的形成过程通常包括采用干法刻蚀工艺刻蚀所述第二介质层140，本发明实施例提供的半导体结构中还设置有位于所述互连结构110上的保护层120，保护层120能够在导电通孔200的形成步骤中，对互连结构110起到保护作用，从而将所述互连结构110与干法刻蚀工艺的刻蚀气体相隔离，防止互连结构110与刻蚀气体相接触，从而防止与刻蚀气体相接触的部分互连结构110在干法刻蚀工艺后的等待时间中在潮湿的环境中发生腐蚀或损伤的问题，保证了互连结构120的完整性以及提高互连结构120表面的界面质量，从而有利于提高互连结构120的电连接性能、并提高后续形成于导电通孔200中的导电插塞与互连结构120的接触性能，进而优化了半导体结构的性能。
所述基底用于为工艺制程提供工艺平台。
本实施例中，所述基底包括栅极结构、位于栅极结构两侧的源漏掺杂区(图未示)以及覆盖所述源漏掺杂区的层间介质层100。
所述基底中还可以形成有晶体管、电容器等半导体器件，所述基底中还可以形成有电阻结构、导电结构等功能结构。
本实施例中，所述第一介质层为金属层间介质(Inter metal dielectric，IMD)层。所述第一介质层用于实现后段(Back end of line，BEOL)制程中相邻互连结构110之间的电隔离。
所述第一介质层的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介质材料。本实施例中，所述第一介质层的材料为氧化硅。
所述互连结构110用于实现所述基底中的器件与外部电路或其他互连结构之间的电连接。
本实施例中，所述互连结构110为互连线。具体地，互连结构110可以为任意一层金属层(Mx)。
本实施例中，所述互连结构110为第零层金属(M0)互连线，所述互连结构110还贯穿所述层间介质层100且与所述源漏掺杂区相接触，从而实现所述源漏掺杂区与外部电路或其他互连结构之间的电连接。
本实施例中，所述互连结构110的材料为钴(Co)。钴的电阻率较低，有利于降低后续接触孔插塞的电阻，且钴的扩散系数较低，有利于降低接触孔插塞发生电迁移(Electromigration)问题的概率。
在其他实施中，互连结构的材料还可以为钌(Ru)、钨(W)等其他合适的导电材料，本实施例在此不做限定。
所述保护层120能够在形成所述导电通孔200的过程中，对所述互连结构110起到保护的作用，有利于防止所述互连结构110暴露在干法刻蚀工艺环境中与刻蚀气体相接触，具体地，有利于防止干法刻蚀工艺中的含氟气体与互连结构110相接触，从而防止在干法刻蚀工艺后的等待时间中，与刻蚀气体相接触的互连结构110在潮湿的环境中发生腐蚀或损伤的问题，保证了互连结构120的完整性以及提高互连结构120表面的界面质量。
本实施例中，所述保护层120的材料为氧化钴。氧化钴为过渡金属氧化物材料，与钴相比，氧化钴材料的性能更加稳定，从而能够对所述互连结构110起到保护的作用，且通过选用氧化钴材料作为所述保护层120，在后续形成导电通孔的刻蚀工艺时，易于通过调整干法刻蚀工艺的参数等方式，使得第二介质层与所述保护层120能够具有较大的刻蚀选择比，进而能够防止对所述互连结构120造成误刻蚀。
在其他实施例中，所述保护层的材料还可以为氧化钌、氧化钨或无定形碳等其他能够对所述互连结构起到保护作用的材料。
所述保护层120的厚度不宜过小，也不宜过大。如果所述保护层120的厚度过小，所述保护层120容易在形成导电通孔200的刻蚀工艺中被误刻蚀掉，进而易降低保护层120对所述互连结构120的保护作用；如果所述保护层120的厚度过大，容易增加后续去除保护层120的难度。为此，本实施例中，所述保护层120的厚度为
例如：保护层120的厚度为
等。
本实施例中，所述半导体结构还包括：刻蚀停止层130，位于所述保护层120与所述第二介质层140之间。
本实施例中，所述刻蚀停止层130为接触孔刻蚀阻挡层(Contact Etch StopLayer，CESL)。
通过在半导体结构中设置所述刻蚀停止层130，从而在刻蚀第二介质层140以形成导电通孔200时，所述刻蚀停止层130能够用于定义刻蚀的停止位置，从而防止刻蚀工艺对所述保护层120或互连结构110造成误刻蚀，进而有利于防止所述保护层120受损，相应有利于保证保护层120在形成导电通孔200的刻蚀工艺中，对所述互连结构110的保护作用。
本实施例中，所述刻蚀停止层130的材料为氮化硅。氮化硅材料的硬度和致密度均较大，且第二介质层140的材料通常为氧化硅，氧化硅与氮化硅材料具有较大的刻蚀选择比，有利于保证刻蚀停止层130在后续刻蚀第二介质层140的步骤中，能够用于定义刻蚀的停止位置。
在其他实施例中，所述刻蚀停止层还可以为其他合适的材料。
本实施例中，以在所述半导体结构中设置刻蚀停止层130作为示例。在其他的实施例中，根据实际的工艺，还可以不在半导体结构中设置刻蚀停止层。
所述第二介质层140用于实现后续导电插塞之间的电隔离。
本实施例中，所述第二介质层140也为金属层间介质(Inter metal dielectric，IMD)层。
所述第二介质层140的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介质材料。本实施例中，第二介质层140的材料为氧化硅。
导电通孔200用于为后续形成导电插塞提供空间位置。
本实施例中，所述导电通孔200贯穿第二介质层140和刻蚀停止层130。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有第一介质层，所述第一介质层中形成有互连结构；
对所述互连结构表面进行氧化处理，使部分厚度的所述互连结构转化成保护层；
在所述保护层上形成第二介质层；
形成贯穿所述第二介质层的导电通孔，所述导电通孔的底部暴露出所述保护层；
去除所述导电通孔底部的所述保护层，暴露出所述互连结构；
去除所述保护层后，在所述互连结构上形成填充所述导电通孔的导电插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化处理包括：采用湿氧氧化工艺，对所述互连结构表面进行所述氧化处理。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化处理包括：采用干氧氧化工艺对所述互连结构表面进行所述氧化处理。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化处理包括：在含氧气体氛围中，对所述互连结构表面进行等离子体处理。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述干氧氧化工艺的参数包括：工艺温度为50℃至200℃，氧化气体的气体流量为100sccm至500sccm。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为
至
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀所述第二介质层，形成贯穿所述第二介质层的导电通孔。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括含氟气体。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述导电通孔底部的所述保护层的步骤包括：对所述导电通孔底部的所述保护层进行还原处理，将所述导电通孔底部的所述保护层还原成所述互连结构。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在氢气或一氧化碳氛围中，对所述导电通孔底部的所述保护层进行还原处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在氢气氛围中，进行所述还原处理；所述还原处理的工艺参数包括：工艺时间为20秒至200秒，氢气的气体流量为100sccm至500sccm，温度为100℃至200℃。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除所述导电通孔底部的保护层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述导电通孔底部的保护层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料包括氧化钴、氧化钌或氧化钨。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括源漏掺杂区以及覆盖所述源漏掺杂区的层间介质层；
所述互连结构还贯穿所述层间介质层且与所述源漏掺杂区相接触。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述导电通孔的步骤包括：以所述保护层作为停止层，刻蚀所述第二介质层，形成所述导电通孔。
17.一种半导体结构，其特征在于，包括：
基底；
第一介质层，位于所述基底上；
互连结构，位于第一介质层中；
保护层，位于所述互连结构上；
第二介质层，位于所述保护层上；
导电通孔，贯穿所述第二介质层，所述导电通孔的底部暴露出所述保护层。
18.如权利要求17所述的半导体结构，其特征在于，所述保护层的厚度为
至
19.如权利要求17所述的半导体结构，其特征在于，所述保护层的材料包括氧化钴、氧化钌或氧化钨。
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| Application Number | Priority Date | Filing Date | Title |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030008495A1 (en) * | 2001-07-03 | 2003-01-09 | Chen-Chiu Hsue | Selective barrier metal fabricated for interconnect structure manufacturing process |
| US20100240189A1 (en) * | 2009-03-18 | 2010-09-23 | Junho Jeong | Methods of Fabricating Semiconductor Devices |
| CN104347488A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
| US20150228793A1 (en) * | 2014-02-07 | 2015-08-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
-
2020
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030008495A1 (en) * | 2001-07-03 | 2003-01-09 | Chen-Chiu Hsue | Selective barrier metal fabricated for interconnect structure manufacturing process |
| US20100240189A1 (en) * | 2009-03-18 | 2010-09-23 | Junho Jeong | Methods of Fabricating Semiconductor Devices |
| CN104347488A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
| US20150228793A1 (en) * | 2014-02-07 | 2015-08-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
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