KR20070033175A - 반도체 장치의 금속 배선 형성 방법 - Google Patents

반도체 장치의 금속 배선 형성 방법 Download PDF

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홍종원
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정성희
양승길
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삼성전자주식회사
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Abstract

일렉트로 마이그레이션을 개선하기 위한 반도체 장치의 배선 형성 방법에 있어서, 우선, 금속 패턴 상에 형성된 층간 절연막을 부분적으로 식각하여 트렌치 및 상기 트렌치 하부와 연통하며 저면에 상기 식각 저지막을 노출하는 예비 비아홀을 형성한다. 이어서, 스퍼터링 에칭(sputtering etching)을 이용하여 상기 트렌치 저면 상부의 일부를 제거하고, 상기 금속 패턴의 상부가 노출되도록 상기 식각 저지막을 제거하여 비아홀을 형성한다. 상기 비아홀에 수소를 유입하여 상기 노출된 금속 패턴에 생성된 산화물을 제거한 후, 상기 비아홀 및 트렌치를 매립하도록 상기 층간 절연막 상에 금속막을 형성한다. 이와 같은 세정으로 비아홀 및 트렌치를 세정함으로써 이후에 매립되는 금속막의 일렉트로 마이그레이션을 개선할 수 있다.

Description

반도체 장치의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
도 1 내지 도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 개략적인 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 102 : 제1 층간 절연막 구조물
104 : 도전성 패턴 116 : 제2 층간 절연막 구조물
118 : 제2 식각 저지막 패턴 120 : 제3 층간 절연막 구조물
122 : 캡핑막 패턴 126 : 제3 포토레지스트 패턴
130 : 트렌치 132 : 비아홀
136 : 금속 확산 방지막 138 : 금속막
본 발명은 반도체 장치의 배선 형성 방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 제조 공정에서 도전성 패턴과 전기적으로 연결되는 듀얼 다마신 구조(dual damascene structure)를 갖는 금속 배선을 형성하는 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 전기적 배선을 형성하는 기술에 대한 요구도 엄격해지고 있다.
종래의 반도체 장치에서의 전기적 금속 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄(Al)을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일랙트로 마이그레이션(electro migration, 이하, EM이라 나타낸다)문제 등으로 인해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.
이에 따라 최근에는 저 저항을 가지면서도 EM 특성이 우수한 구리(Cu) 배선의 사용과 함께 저 유전 절연막에 의한 전기적 금속 배선 형성이 상용화되고 있다. 그러나 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되므로, 종래의 사진 식각 공정을 적용할 수 없기 때문에 일반적으로 다마신(Damascene)공정에 의해 금속 배선을 형성한다. 상기 다마신 공정을 사용하여 전기적 금속 배선을 형성할 시에는 도전 물질과 콘택을 동시에 형성할 수 있는 듀얼 다마신(dual damascene)공정을 적용하는 것이 용이하다.
상기 듀얼 다마신 구조는 하부의 도전체와 연결시키기 위한 콘택이 형성될 부위인 비아홀과 도전 라인이 형성될 부위인 트렌치가 형성된 구조로써, 상기 듀얼 다마신 구조는 하부의 도전체와 연결시키기 위한 콘택이 형성될 부위인 비아홀(via hole)과 도전 라인이 형성될 부위인 트렌치(trench)가 형성된 구조로서, 다음 중 어느 하나의 식각 방법에 의해 이루어진다. 상기 듀얼 다마신 구조를 형성하기 위한 식각 방법은 첫째, 비아홀을 먼저 형성한 이 후에 트렌치를 형성하는 방법(비아 퍼스트, via first), 둘째, 트렌치를 먼저 형성한 이 후에 비아홀 형성하는 방법(트렌치 퍼스트, Trench first), 셋째, 비아홀과 트렌치를 한번에 형성하는 방법(버리드 트렌치, buried trench)을 들 수 있다.
상기와 같은 방법에 의해 형성되는 듀얼 다마신 구조에서, 식각 저지막을 제거한 후, 상기 식각 저지막이 제거됨으로써 노출되는 하부 금속 패턴에 대하여 세정 공정을 수행한다. 보다 상세하게, 상기 식각 저지막은 상기 비아홀 및 트렌치를 형성하는 동안 저지막(stopper)으로써 기능하며, 통상적으로 SiC을 사용한다. 상기 식각 저지막은 상기 듀얼 다마신 구조를 형성한 후에 제거된다. 상기 식각 저지막을 제거함과 동시에 하부 금속 패턴이 노출되며, 상기 금속 패턴 표면에는 식각 잔여물과, 산화물이 잔류하게 된다. 상기 잔류하는 폴리머 및 산화물을 세정 공정을 통해 제거한다.
세정은 아르곤 스퍼터링 에칭 공정을 이용하여 수행할 수 있다. 이때, 상기 아르곤 스퍼터링 에칭 공정은 트렌치의 저면에 대한 세정 효과는 우수하나, 비아홀 저면에 대한 세정 효과가 좋지 않다. 보다 상세하게 설명하면, 아르곤 스퍼터링 에칭 공정을 수행하는 동안, 아르곤 이온이 상기 비아홀 저면의 하부 금속 패턴으로 부터 금속을 튀어나오게 되고(re-sputtering), 상기 튀어나온 금속은 상기 비아홀의 측벽에 퇴적(redeposition)되어 부수물(concomitant)로 쌓이게 된다. 상기 부수물은 후속에 형성되는 상부 금속 패턴 내부에 구리 집괴(Cu agglomeration)를 형성하며, 상기 구리 집괴로 인하여 보이드가 형성될 수 있다.
다른 방법으로 상기 비아홀 저면의 부수물 형성을 억제하기 위하여 세정으로 수소 처리를 수행할 수 있다. 그러나, 상기 수소 처리는 비아홀 저면에 대한 세정 효과는 우수하나 상기 트렌치 저면에 대한 세정 효과가 떨어진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 비아홀 저면 및 트렌치 저면의 세정 효과를 동시에 개선하는 반도체 장치의 금속 배선 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 장치의 배선 형성 방법에 있어서, 금속 패턴을 포함하는 기판 상에 식각 저지막 및 층간 절연막을 순차적으로 형성한다. 상기 금속 패턴 상에 형성된 층간 절연막을 부분적으로 식각하여 트렌치 및 상기 트렌치 하부와 연통하며 저면에 상기 식각 저지막을 노출하는 예비 비아홀을 형성한다. 스퍼터링 에칭(sputtering etching)을 이용하여 상기 트렌치 저면을 부분적으로 제거한다. 상기 금속 패턴의 상부가 노출되도록 상기 식각 저지막을 제거하여 비아홀을 형성한다. 수소를 유입하여 상기 노출된 금속 패턴 표면에 생성된 산화물을 제거한다. 상기 비아홀 및 트렌치를 매립하도록 상기 층간 절연막 상에 금속막을 형성한다.
상기 금속 패턴의 상부로 수소를 유입하는 동안 아르곤 가스(Ar)를 주입할 수 있다. 상기 콘택 형성 영역에 형성된 금속 패턴은 구리(Cu)를 포함할 수 있다. 상기 스퍼터링 에칭 공정을 수행하는 소스 가스로는 아르곤(Ar), 질소(N2) 또는 헬륨(He) 가스를 사용할 수 있다. 상기 금속막을 형성하기 전에, 상기 비아홀 및 트렌치의 저면과 측벽과 상기 층간 절연막 구조물 상에 연속적으로 확산 방지 금속막을 더 형성할 수 있다.
상기와 같은 본 발명에 따르면, 식각 저지막을 제거하기 전에 아르곤 스퍼티링 에칭을 이용하여 세정함으로써 트렌치 세정 효과를 개선하고, 식각 저지막을 제거한 후, 수소 처리를 이용하여 세정함으로써 비아홀 세정 효과를 개선할 수 있다. 이로써, 이후 공정으로 상기 비아홀 및 트렌치 내부를 메우는 금속막의 EM을 개선시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 장치의 배선 형성 방법에 대해 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 배선 형성 방법에 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 도전성 패턴(104)을 갖는 제1 층간 절연막 구조물(102)을 형성한다. 여기서, 상기 도전성 패턴(104)을 이루는 물질로는 저 저항인 구리(Cu)를 사용할 수 있다.
보다 상세하게, 상기 반도체 기판(100) 상에 제1 층간 절연막(도시되지 않음) 및 제1 포토레지스트 패턴(도시되지 않음)을 순차적으로 형성하여 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제1 층간 절연막을 식각하여 개구부(도시되지 않음)를 형성한다. 이때, 상기 제1 층간 절연막으로부터 제1 층간 절연막 구조물(102)을 획득한다. 이어서, 상기 개구부를 매립하도록 상기 제1 층간 절연막 구조물(102) 상에 도전막(도시되지 않음)을 형성한다. 상기 도전막을 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing : CMP)공정을 수행하여 상기 제1 층간 절연막 구조물(102)의 표면이 노출되도록 연마하여 도전성 패턴(104)을 형성한다.
도 2를 참조하면, 상기 제1 절연막 구조물 및 도전 패턴 상에 제1 식각 저지막(106) 및 제2 층간 절연막(108)을 순차적으로 형성한다.
상기 제1 식각 저지막(106)은 후속 공정에서 소정의 절연막을 식각하는 동안 식각 종말점을 확인하는 막이며, 동시에 상기 제1 식각 저지막(106) 하부에 구비된 도전성 패턴(104)을 보호하는 막이다. 따라서, 상기 제1 식각 저지막(106)은 상기 제1 식각 저지막(106) 상에 형성되는 제2 층간 절연막(108)과 큰 식각 선택비를 갖는 물질로 이루어진다. 즉, 후속 공정에서 상기 제2 층간 절연막(108)을 식각하는 동안 상기 제1 식각 저지막(106)은 상기 제2 층간 절연막(108)보다 식각 속도가 상대적으로 매우 느려 거의 식각되지 않는다.
그러므로, 상기 제1 식각 저지막(106)은 탄소(C), 탄소 화합물 또는 질소 화합물을 포함하는 비 산화물 계열의 절연 물질로 형성할 수 있다. 예컨대, 상기 제1 식각 저지막(106)은 SiC, SiCN, SiN, TaN을 사용할 수 있다. 또한, 근래에는 CoWP을 사용하는 경우도 있다.
도 3을 참조하면, 상기 제2 층간 절연막(108) 상에 제2 식각 저지막(110) 및 제3 층간 절연막(112)을 순차적으로 형성한다.
상기 제2 층간 절연막(108)에는 후속의 식각 공정에 의해 소정 부위에 비아홀(도시되지 않음)이 형성된다. 상기 제3 층간 절연막(112)은 후속의 식각 공정에 의해 소정 부위에 상부의 도전 라인을 형성하기 위한 트렌치(도시되지 않음)가 형성된다. 여기서, 상기 제2 식각 저지막(110)은 상기 트렌치를 형성하기 위해 상기 제3 층간 절연막(112)이 정확한 부위까지 식각될 수 있도록 식각 종말점을 알려주는 막이다.
상기 제2 식각 저지막(110)은 상기 제1 식각 저지막(106)과 동일한 물질을 사용할 수 있으며, 상기 제2 식각 저지막(110)은 공정의 단순화를 위해 형성하지 않을 수도 있다.
이때, 상기 제3 층간 절연막(112)은 저 유전 물질이 포함된 산화물 계열의 절연 물질로 이루어진다. 보다 상세하게 설명하면, 상기 제3 층간 절연막(112)은 전술한 바와 같이 후속 공정에 의해 형성되는 도전 라인 사이를 절연시키는데, 상기 도전 라인 사이의 이격되는 거리가 가깝기 때문에 상기 도전 라인 사이에는 도전 라인/제3 층간 절연막/도전 라인의 형태의 기생 커패시터(capacitor)가 생성된다. 상기 기생 커패시터는 반도체 장치의 응답 속도를 저하(RC delay)시키기 때문에, 상기 응답 속도 및 반도체 장치의 신뢰성 향상을 위해 기생 커패시터의 커패시 턴스(capacitance)를 최소화하여야 한다.
상기와 같은 이유로, 상기 제3 층간 절연막(112)으로 저 유전 물질이 포함된 산화물 계열의 절연 물질을 사용하며, 이로써, 상기 커패시턴스를 최소화할 수 있다. 특히, 상기 제3 층간 절연막(112)은 유전상수 k 가 3.5 이하인 물질을 사용하여 형성하는 것이 바람직하다. 예컨대, 상기 제3 층간 절연막(112)은 저 유전 물질인 탄소 또는 탄소 화합물이 도핑된 산화물(carbon-doped oxide), 수소계 산화물(HSQ : hydrogen silsesquioxane), 메틸계 산화물(MSQ : Methyl silsesquioxane)을 사용하여 형성할 수 있다. 즉, SiOC, SiOH, SiOCH3계의 물질로 형성할 수 있다.
이어서, 상기 제3 층간 절연막(112) 상에 탄소 또는 탄소 화합물을 포함하지 않는 비탄소 산화물 계열의 절연 물질로 이루어지는 캡핑막(114)을 형성한다.
상기 캡핑막(114)은 예컨대, 도핑되지 않은 산화막인 SiO2, PEOX, USG 또는 TEOS막으로 형성할 수 있으며, 또는 비탄소 계열의 물질이 도핑된 산화막인 SiOF막으로 형성할 수도 있다.
이때, 상기 캡핑막(114)은 탄소 또는 탄소 화합물을 포함하지 않는 산화물 계열의 절연물질로 이루어진다. 그러므로, 탄소 또는 탄소 화합물을 포함하는 비 산화물 계열의 절연 물질로 이루어지는 상기 제1 식각 저지막(106)과 상기 캡핑막(114)은 식각 가스에 의해 식각 선택비를 조절할 수 있다. 구체적으로, 상기 탄소 또는 탄소 화합물이 식각되지 않는 식각 가스를 선택하여 사용함으로서 상기 제1 식각 저지막(106)은 거의 식각하지 않으면서 상기 캡핑막(114)만을 식각할 수 있 다.
도 4를 참조하면, 상기 도전성 패턴(104)의 상부에 위치하는 제1 식각 저지막(106)의 일부가 노출되도록, 상기 캡핑막(114), 제3 층간 절연막(112), 제2 식각 저지막(110) 및 제2 층간 절연막(108)을 식각하여 예비 비아홀(124)을 형성한다. 이때, 캡핑막 패턴(122), 제3 층간 절연막 구조물(120), 제2 식각 저지막 패턴(118) 및 제2 층간 절연막 구조물(116)이 생성된다.
구체적으로 설명하면, 상기 캡핑막(114) 상에 예비 비아홀(124)이 형성되는 부위 즉, 상기 도전성 패턴(104)의 상부를 노출시키는 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 캡핑막(114), 제3 층간 절연막(112), 제2 식각 저지막(110) 및 제2 층간 절연막(108)을 식각하여 예비 비아홀(124)을 형성한다. 상기 예비 비아홀(124)을 형성한 후 상기 제2 포토레지스트 패턴은 에싱(ashing) 또는 스트립(strip) 공정에 의해 제거한다.
도 5를 참조하면, 상기 제3 층간 절연막 구조물(120)에 상기 예비 비아홀(124)보다 넓은 예비 트렌치(130)를 형성한다.
보다 상세하게 설명하면, 상기 예비 비아홀(124)이 형성되어 있는 캡핑막 패턴(122) 상에 예비 트렌치(130)가 형성될 부위를 노출시키는 제3 포토레지스트 패턴(126)을 형성한다. 상기 제2 포토레지스트 패턴에서 오픈되는 부위는 상기 예비 비아홀(124)을 포함하면서 라인형으로 형성된다.
이어서, 상기 제3 포토레지스트 패턴(126)을 식각 마스크로 상기 제3 포토레지스트 패턴(126)에 의해 노출된 캡핑막 패턴(122) 및 제3 층간 절연막 구조물 (120)의 일부를 상기 제2 식각 저지막 패턴(118)이 노출될 때까지 연속적으로 식각하여 예비 트렌치(130)를 형성한다. 상기 예비 트렌치(130)는 상기 예비 비아홀(124)과 중첩되면서 라인형으로 형성되고, 후속 공정에 의해 도전 라인으로 형성된다.
이때, 상기 캡핑막 패턴(122)의 일부를 식각하는 동안, 소정의 조건에서 상기 제1 식각 저지막(106) 상에 상기 제1 식각 저지막(106)을 보호하는 폴리머막(129)이 형성된다. 상기 조건을 만족시키는 식각 가스는 CxFy가스를 포함한다. 상기 CxFy가스는 불소와 탄소의 비인 y/x가 3 이하로 조합된 가스를 사용한다. 예컨대 상기 식각 가스는 C2F6, C3F8, C4F8, C4F6 또는 C5F8 가스를 사용할 수 있다.
도 6을 참조하면, 상기 예비 트렌치(130)를 형성한 후, 상기 제2 포토레지스트 패턴을 플라즈마를 이용하는 에싱 공정에 의해 제거하고, 이때, 상기 플라즈마에 의해 상기 예비 비아홀(124) 저면에 형성된 폴리머막(129)을 함께 제거한다.
이어서, 선택적으로, HF, NH4F 및 DI(탈이온수)를 포함하는 LAL 용액을 이용하여 상기 반도체 기판(100)을 세정한다.
도 7을 참조하면, 상기 예비 트렌치(130) 저면 상에 형성된 제2 식각 저지막 패턴(118)의 일부를 제거하여 트렌치(130)를 형성한다. 이때, 상기 예비 비아홀(124) 저면 상에 노출된 제1 식각 저지막(106)이 제거되지 않도록 한다. 이는 후속 세정 공정에 상기 예비 비아홀(124) 저면이 손상되는 것을 방지하기 위함이다.
이어서, 상기 트렌치(130) 저면은 세정하기 위하여 스퍼터링 에칭 공정을 수 행한다. 예컨대, 상기 스퍼터링 에칭 공정으로 아르곤 가스를 플라즈마 소스 가스로 사용하는 스퍼터링 에칭 공정을 사용하는 것을 살펴보면, 우선, 아르곤 가스를 이용하여 플라즈마를 형성한다. 이어서, 생성되는 아르곤 이온을 가속시켜 상기 트렌치(130) 저면 표면과 물리적 충돌시킴으로써 상기 이온의 운동 에너지에 의해 오염 물질을 제거한다. 이때, 상기 아르곤 스퍼터링 에칭 공정의 플라즈마 소스는 듀얼 진동수 플라즈마(dual frequency plasma)를 사용할 수 있다. 이때, 상기 플라즈마 소스 가스를 질소(N2) 또는 헬륨(He) 등으로 사용하여 스퍼터링 에칭 공정을 수행할 수 있다.
상기 스퍼터링 에칭 공정을 수행함으로써 상기 트렌치(130) 저면의 표면이 매끄러워져 상기 트렌치(130)의 세정 효과가 개선된다. 상기와 같이 트렌치(130) 저면 표면이 매끄러워 이후에 형성되는 금속막의 EM이 개선될 수 있다.
이때, 상기 제1 식각 저지막(106) 표면에는 이전 공정에서 제거되어야하는 폴리머막(129)이 일부가 잔류할 수 있으며, 상기 스퍼터링 에칭 공정을 수행하는 동안 상기 폴리머 잔류물을 완전하게 제거할 수 있다.
도 8을 참조하면, 상기 비아홀(132) 저면 상에 노출된 제1 식각 저지막(106)을 제거하여 도전성 패턴(104)의 표면을 노출시킨다. 이때, 상기 도전성 패턴(104)의 표면에 상기 도전성 패턴(104)을 이루는 물질 즉, 구리와 산소가 쉽게 결합함으로써 산화 구리(134)가 형성될 수 있다.
도 9를 참조하면, 상기 산화 구리(134)를 제거하기 위하여 수소를 주입하여 상기 도전성 패턴(104) 표면을 세정한다. 수소 처리는 플라즈마를 이용하는데 상기 플라즈마 소스 가스로 수소 가스를 사용하며, 플라즈마 분위기 가스로 아르곤 가스가 더 주입될 수 있다. 여기서 상기 플라즈마 소스로는 고 밀도 플라즈마(high density plasma) 또는 듀얼 진동수 플라즈마를 사용할 수 있다.
이때, 상기 수소 이온(H+)은 상기 산화 구리(134)의 산소(O2)와 반응하여 수증기(H2O)로 환원되며, 상기 수소 처리를 수행하는 동안 약 15 내지 25eV정도의 낮은 이온화 에너지가 요구되어 상기 비아홀(132) 저면을 손상시키기 않는다. 또한, 종래에 아르곤 스퍼터링 에칭으로 상기 비아홀(132) 저면을 세정하는 동안 발생하던 리-스퍼터링 효과, 부수물 및 구리 집괴 등의 형성을 억제할 수 있다. 그리고, 상기와 같은 방법으로 비아홀(132) 저면을 세정함으로써 이후에 형성되는 금속막의 EM을 개선시킬 수 있다.
한편, 상기 수소 처리하는 동안, 상기 층간 절연막의 산소와 상기 수소가 결합하여 상기 층간 절연막 측벽에 수산화기(-OH)가 형성될 수 있는데, 상기 수산화기는 우수한 절연 물질이어서 상기 층간 절연막의 절연 특성을 더욱 향상시킨다.
이로써, 도전 라인과 콘택을 동시에 형성하기 위한 듀얼 다마신 구조가 완성된다.
도 10을 참조하면, 상기 비아홀(132)과 트렌치(130)의 측벽 및 저면과, 캡핑막 패턴(122) 상에 연속적으로 금속 확산 방지막(136)을 형성한다. 상기 금속 확산 방지막(136)은 후속 공정을 통해 비아홀(132) 및 트렌치(130) 내부에 충진되는 금속 배선용 물질이 상기 비아홀(132) 및 트렌치(130) 측면에 형성된 층간 절연막 구 조물로 확산되는 것을 방지하기 위한 막이다. 따라서, 상기 금속 확산 방지막(136)은 접착력이 우수하고, 콘택 저항이 낮아야 한다. 또한, 열적 스트레스 및 기계적 스트레스에 대한 저항력이 높아야 하며, 낮은 전기 전도도를 요구한다. 이러한 요구를 만족시키는 금속 확산 방지막(136)의 예로는, 티타늄막(Ti), 티타늄 질화막(TiN) 또는 티타늄/티타늄 질화막(Ti/TiN)으로 이루지는 복합막을 들 수 있다.
이어서, 상기 금속 확산 방지막(136) 상에 구리 시드층(Cu seed layer)을 얇게 형성하며, 계속해서 전기 도금(electroplating)을 이용하여 상기 비아홀(132) 및 트렌치(130) 내부를 메우도록 상기 캡핑막 패턴(122) 상에 구리막(138)을 형성한다. 이때, 소스로는 CuSO4를 사용하며, 전기 전도도 및 구리 용해도를 향상시키기 위하여 H2SO4를 더 첨가할 수 있다.
상기 구리막(138)을 상기 캡핑막 패턴(114)의 표면이 노출되도록 연마하고, 어닐링 공정을 수행하여 듀얼 다마신 구조를 갖는 구리 배선을 완성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 비아홀 저면에 형성된 식각 저지막을 제거하기 전에 스퍼터링 에칭 공정으로 세정함으로써, 식각 저지막에 의해 비아홀 저면이 보호되며, 트렌치 저면만을 세정하여 상기 트렌치 저면 표면을 평탄하게 한다. 또한, 상기 식각 저지막을 제거한 후, 수소 처리를 이용하여 상기 비아홀 저면을 세정함으로써, 산화 구리의 산소를 수소와 결합시켜 수증기로 환원시키는 반응을 통해 비아홀의 손상이 억제한다.
게다가, 층간 절연막의 측벽에 수산화기가 형성되어 상기 층간 절연막의 절연 특성을 향상시킨다.
따라서, 상기 트렌치 및 비아홀의 세정 효과를 모두 개선시켜 후속 공정에 형성되는 구리막의 EM을 개선하는 효과를 초래한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 금속 패턴을 포함하는 기판 상에 식각 저지막 및 층간 절연막을 순차적으로 형성하는 단계;
    상기 금속 패턴 상에 형성된 층간 절연막을 부분적으로 식각하여 트렌치 및 상기 트렌치 하부와 연통하며 저면에 상기 식각 저지막을 노출하는 예비 비아홀을 형성하는 단계;
    스퍼터링 에칭(sputtering etching)을 이용하여 상기 트렌치의 저면을 부분적으로 제거하는 단계;
    상기 금속 패턴의 상부가 노출되도록 상기 식각 저지막을 제거하여 비아홀을 형성하는 단계;
    수소를 유입하여 상기 노출된 금속 패턴 표면에 생성된 산화물을 제거하는 단계; 및
    상기 비아홀 및 트렌치를 매립하도록 상기 층간 절연막 상에 금속막을 형성하는 단계를 포함하는 반도체 장치의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 금속 패턴의 상부로 수소를 유입하는 동안 아르곤 가스(Ar)를 주입하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 콘택 형성 영역에 형성된 금속 패턴은 구리(Cu)를 포 함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 스퍼터링 에칭 공정을 수행하는 소스 가스로는 아르곤(Ar), 질소(N2) 또는 헬륨(He) 가스를 사용하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 금속막을 형성하기 전에, 상기 비아홀 및 트렌치의 저면과 측벽과 상기 층간 절연막 구조물 상에 연속적으로 확산 방지 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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CN104377189A (zh) * 2013-08-16 2015-02-25 台湾积体电路制造股份有限公司 具有侧壁层和超厚金属层的集成电路及其制造方法

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