CN106328591B - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

Info

Publication number
CN106328591B
CN106328591B CN201510341051.5A CN201510341051A CN106328591B CN 106328591 B CN106328591 B CN 106328591B CN 201510341051 A CN201510341051 A CN 201510341051A CN 106328591 B CN106328591 B CN 106328591B
Authority
CN
China
Prior art keywords
layer
work function
sacrificial
function setting
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510341051.5A
Other languages
English (en)
Other versions
CN106328591A (zh
Inventor
赵杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510341051.5A priority Critical patent/CN106328591B/zh
Publication of CN106328591A publication Critical patent/CN106328591A/zh
Application granted granted Critical
Publication of CN106328591B publication Critical patent/CN106328591B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：a)提供形成有伪栅极结构的半导体衬底；b)形成层间介电层，填充伪栅极结构之间的间隙；c)去除伪栅极结构，形成沟槽；d)在沟槽底部形成界面层，在沟槽侧壁和界面层顶部依次形成高k介电层和覆盖层；e)在覆盖层上依次形成阻挡层和第一功函数设定金属层；f)去除位于NMOS区的第一功函数设定金属层；g)在沟槽中依次形成第二功函数设定金属层和金属栅极材料层，其中，在步骤a)和步骤b)之间、步骤d)和步骤e)之间、步骤e)和步骤f)之间及步骤f)和步骤g)之间任选其一、其二、其三或者全选实施使第二功函数设定金属层完全覆盖NMOS区的沟道区的处理步骤。根据本发明，可以避免造成NMOS功函数的上翘。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅极工艺。对于具有较小数值工艺节点的CMOS而言，所述高k-金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积阻挡层(barrier layer)、功函数金属层(workfunction metal layer)和浸润层(wetting layer)；进行金属栅极材料(通常为铝)的填充。后者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、阻挡层、功函数金属层和浸润层；进行金属栅极材料(通常为铝)的填充。随着半导体器件特征尺寸的不断缩减，实施后高k介电层后金属栅极工艺时，在去除牺牲介电层和牺牲栅极材料层之后进行金属栅极材料的填充之前，需要依次沉积界面层、高k介电层、覆盖层、阻挡层、功函数金属层和浸润层，所述沉积的工艺窗口受到伪栅极结构特征尺寸的极大限制，将会引发NMOS功函数的上翘(roll-up)现象。去除伪栅极结构后形成的沟槽侧壁依次形成有高k介电层、覆盖层和阻挡层，其中，覆盖层和阻挡层的功函数接近于PMOS功函数，这将会使形成的NMOS功函数设定金属层不能覆盖整个沟道区的上方，随着沟道长度的减小，NMOS的阈值电压将会升高，进而造成NMOS功函数的上翘。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a)提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；b)在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；c)去除所述伪栅极结构，形成沟槽；d)在所述沟槽底部形成界面层，在所述沟槽的侧壁和界面层的顶部依次形成高k介电层和覆盖层；e)在所述覆盖层上依次形成阻挡层和第一功函数设定金属层；f)去除位于所述NMOS区的第一功函数设定金属层；g)在所述沟槽中依次形成第二功函数设定金属层和金属栅极材料层，其中，在步骤a)和步骤b)之间、步骤d)和步骤e)之间、步骤e)和步骤f)之间以及步骤f)和步骤g)之间任选其一、其二、其三或者全选实施使所述第二功函数设定金属层完全覆盖所述NMOS区的沟道区的处理步骤。
在一个示例中，在步骤a)和步骤b)之间实施的所述处理步骤为对所述NMOS区实施大角度的离子注入，以扩大形成的轻掺杂漏极的位于所述伪栅极结构下方的一端的延伸距离。
在一个示例中，实施所述离子注入时，将所述半导体衬底旋转4次，每次旋转的角度均为90度，所述离子注入的能量为1keV-10keV，入射角度为20度-40度，注入元素为磷或砷，剂量大于1.0×e13atoms/cm2。
在一个示例中，在步骤d)和步骤e)之间实施的所述处理步骤包括：在所述层间介电层上形成牺牲层；蚀刻所述牺牲层，以仅在位于所述沟槽底部的覆盖层上留有所述牺牲层；通过干法蚀刻、湿法蚀刻或者二者的结合去除未被所述牺牲层遮蔽的覆盖层；通过剥离工艺去除所述牺牲层。
在一个示例中，蚀刻所述牺牲层后，在位于所述沟槽底部的覆盖层上留有的所述牺牲层的厚度为50埃-200埃。
在一个示例中，在步骤e)和步骤f)之间实施的所述处理步骤包括：在所述层间介电层上依次形成另一牺牲层和图案化的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述另一牺牲层，以仅在位于所述沟槽底部的第一功函数设定金属层上留有所述另一牺牲层。
在一个示例中，蚀刻所述另一牺牲层后，位于所述沟槽底部的第一功函数设定金属层上留有的所述另一牺牲层的厚度为50埃-200埃。
在一个示例中，在步骤e)和步骤f)之间实施所述处理步骤后，实施步骤f)的过程包括：通过干法蚀刻、湿法蚀刻或者二者的结合去除未被所述另一牺牲层遮蔽的第一功函数设定金属层、阻挡层和覆盖层；通过剥离工艺去除位于所述NMOS区的残余的所述另一牺牲层；通过干法蚀刻、湿法蚀刻或者二者的结合去除位于所述NMOS区的残余的所述第一功函数设定金属层；通过剥离工艺去除所述光刻胶层和位于所述光刻胶层下方的所述另一牺牲层。
在一个示例中，在步骤f)和步骤g)之间实施的所述处理步骤为对所述NMOS区实施离子注入，使所述覆盖层和所述阻挡层的功函数接近于后续形成的所述第二功函数设定金属层的功函数。
在一个示例中，实施所述离子注入时，将所述半导体衬底旋转4次，每次旋转的角度均为90度，所述离子注入的能量小于2keV，入射角度为10度-30度，注入元素为铝、砷、氟、氧或氮，剂量大于1.0×e14atoms/cm2。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以使形成的所述第二功函数设定金属层覆盖整个沟道区的上方，避免造成NMOS功函数的上翘。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2A-图2E为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3A-图3F为根据本发明示例性实施例三的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图4A-图4F为根据本发明示例性实施例四的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图5为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的晶体管区，作为示例，在本实施例中，隔离结构101将半导体衬底100分为PMOS区和NMOS区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层102a和牺牲栅电极层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。
接着，如图1B所示，对NMOS区实施大角度的离子注入，以扩大形成的轻掺杂漏极(LDD)110的位于伪栅极结构102下方的一端的延伸距离。实施所述离子注入时，将半导体衬底100旋转4次，每次旋转的角度均为90度。所述离子注入的能量为1keV-10keV，入射角度为20度-40度，注入元素为磷、砷或者其它适宜的元素，剂量大于1.0×e13atoms/cm2。
接下来，在侧壁结构103两侧的半导体衬底100中形成源/漏区，在位于NMOS区和PMOS区的源/漏区中分别形成嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。然后在嵌入式碳硅层和嵌入式锗硅层的顶部形成自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底100上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。
接着，如图1C所示，在半导体衬底100上形成层间介电层105，覆盖伪栅极结构102和侧壁结构103。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。在形成层间介电层105之前，还可以在半导体衬底100上形成接触孔蚀刻停止层104，覆盖伪栅极结构102和侧壁结构103。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层104和层间介电层105，例如，采用共形沉积工艺形成接触孔蚀刻停止层104，采用化学气相沉积工艺形成层间介电层105，其中，接触孔蚀刻停止层104的材料可选择氮化硅(SiN)，层间介电层105的材料可选择氧化物。
接着，如图1D所示，去除伪栅极结构102，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层102b和牺牲栅介电层102a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，如图1E所示，在沟槽中依次形成界面层106、高k介电层107、覆盖层108、阻挡层109和第一功函数设定金属层111。界面层106的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃。形成界面层106的作用是改善后续形成的高k介电层与半导体衬底100之间的界面特性。高k介电层107的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。覆盖层108的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。阻挡层109的材料包括氮化钽，形成阻挡层109的作用是防止后续形成的金属栅极结构中的金属材料向高k介电层107的扩散。第一功函数设定金属层111包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃。
接着，如图1F所示，去除位于NMOS区的第一功函数设定金属层111，在沟槽中依次形成第二功函数设定金属层112和金属栅极材料层113。作为示例，去除位于NMOS区的第一功函数设定金属层111的步骤包括：在层间介电层105上依次形成牺牲层和图案化的光刻胶层，牺牲层的材料包括无定形硅、无定形碳、深紫外光吸收氧化物(DUO)等具有良好间隙填充能力且易于通过剥离工艺去除的物质；以图案化的光刻胶层为掩膜，蚀刻牺牲层以露出NMOS区；通过干法蚀刻、湿法蚀刻或者二者的结合去除位于NMOS区的第一功函数设定金属层111；通过剥离工艺去除图案化的光刻胶层和牺牲层，所述剥离工艺可以是干法蚀刻或者湿法蚀刻。第二功函数设定金属层112包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。金属栅极材料层113的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。通过对NMOS区实施大角度的离子注入，扩大形成的轻掺杂漏极(LDD)110的位于伪栅极结构102下方的一端的延伸距离，可以使形成的第二功函数设定金属层112覆盖整个沟道区的上方，避免造成NMOS功函数的上翘。
[示例性实施例二]
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在半导体衬底200中形成有隔离结构201，作为示例，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构201将半导体衬底200分为不同的晶体管区，作为示例，在本实施例中，隔离结构201将半导体衬底200分为PMOS区和NMOS区。在半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底200上形成有伪栅极结构202，作为一个示例，伪栅极结构202可包括自下而上层叠的牺牲栅介电层202a和牺牲栅电极层202b。牺牲栅介电层202a的材料优选氧化物，例如二氧化硅。牺牲栅电极层202b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层202a和牺牲栅电极层202b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在伪栅极结构202的两侧形成有侧壁结构203，其中，侧壁结构203至少包括氧化物层和/或氮化物层。形成侧壁结构203的方法为本领域技术人员所公知，在此不再加以赘述。
在侧壁结构203两侧的半导体衬底200中形成有轻掺杂漏极(LDD)和源/漏区，在位于NMOS区和PMOS区的源/漏区中分别形成有嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在嵌入式碳硅层和嵌入式锗硅层的顶部形成有自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底200上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。
接下来，在半导体衬底200上形成层间介电层205，覆盖伪栅极结构202和侧壁结构203。然后，执行化学机械研磨，直至露出伪栅极结构202的顶部。在形成层间介电层205之前，还可以在半导体衬底200上形成接触孔蚀刻停止层204，覆盖伪栅极结构202和侧壁结构203。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层204和层间介电层205，例如，采用共形沉积工艺形成接触孔蚀刻停止层204，采用化学气相沉积工艺形成层间介电层205，其中，接触孔蚀刻停止层204的材料可选择氮化硅(SiN)，层间介电层205的材料可选择氧化物。
接着，如图2B所示，去除伪栅极结构202，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层202b和牺牲栅介电层202a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，如图2C所示，在沟槽中依次形成界面层206、高k介电层207、覆盖层208、阻挡层209和第一功函数设定金属层211。界面层206的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃。形成界面层206的作用是改善后续形成的高k介电层与半导体衬底200之间的界面特性。高k介电层207的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。覆盖层208的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。阻挡层209的材料包括氮化钽，形成阻挡层209的作用是防止后续形成的金属栅极结构中的金属材料向高k介电层207的扩散。第一功函数设定金属层211包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃。
接着，如图2D所示，去除位于NMOS区的第一功函数设定金属层211。作为示例，去除位于NMOS区的第一功函数设定金属层211的步骤包括：在层间介电层205上依次形成牺牲层214和图案化的光刻胶层215，牺牲层214的材料包括无定形硅、无定形碳、深紫外光吸收氧化物(DUO)等具有良好间隙填充能力且易于通过剥离工艺去除的物质；以图案化的光刻胶层215为掩膜，蚀刻牺牲层214以露出NMOS区；通过干法蚀刻、湿法蚀刻或者二者的结合去除位于NMOS区的第一功函数设定金属层211。
接下来，以图案化的光刻胶层215为掩膜，实施离子注入，使覆盖层208和阻挡层209的功函数接近于后续形成的第二功函数设定金属层212的功函数。实施所述离子注入时，将半导体衬底200旋转4次，每次旋转的角度均为90度。所述离子注入的能量小于2keV，入射角度为10度-30度，注入元素为铝、砷、氟、氧、氮或者其它适宜的元素，剂量大于1.0×e14atoms/cm2。
接着，如图2E所示，通过剥离工艺去除图案化的光刻胶层215和牺牲层214。然后，在沟槽中依次形成第二功函数设定金属层212和金属栅极材料层213。第二功函数设定金属层212包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。金属栅极材料层213的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。
至此，完成了根据本发明示例性实施例二的方法实施的工艺步骤。去除位于NMOS区的第一功函数设定金属层211之后，通过实施离子注入，使覆盖层208和阻挡层209的功函数接近于后续形成的第二功函数设定金属层212的功函数，可以间接使形成的第二功函数设定金属层212覆盖整个沟道区的上方，避免造成NMOS功函数的上翘。
[示例性实施例三]
首先，如图3A所示，提供半导体衬底300，半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底300选用单晶硅材料构成。在半导体衬底300中形成有隔离结构301，作为示例，隔离结构301为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构301将半导体衬底300分为不同的晶体管区，作为示例，在本实施例中，隔离结构301将半导体衬底300分为PMOS区和NMOS区。在半导体衬底300中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底300上形成有伪栅极结构302，作为一个示例，伪栅极结构302可包括自下而上层叠的牺牲栅介电层302a和牺牲栅电极层302b。牺牲栅介电层302a的材料优选氧化物，例如二氧化硅。牺牲栅电极层302b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层302a和牺牲栅电极层302b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在伪栅极结构302的两侧形成有侧壁结构303，其中，侧壁结构303至少包括氧化物层和/或氮化物层。形成侧壁结构303的方法为本领域技术人员所公知，在此不再加以赘述。
在侧壁结构303两侧的半导体衬底300中形成有轻掺杂漏极(LDD)和源/漏区，在位于NMOS区和PMOS区的源/漏区中分别形成有嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在嵌入式碳硅层和嵌入式锗硅层的顶部形成有自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底300上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。
接下来，在半导体衬底300上形成层间介电层305，覆盖伪栅极结构302和侧壁结构303。然后，执行化学机械研磨，直至露出伪栅极结构302的顶部。在形成层间介电层305之前，还可以在半导体衬底300上形成接触孔蚀刻停止层304，覆盖伪栅极结构302和侧壁结构303。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层304和层间介电层305，例如，采用共形沉积工艺形成接触孔蚀刻停止层304，采用化学气相沉积工艺形成层间介电层305，其中，接触孔蚀刻停止层304的材料可选择氮化硅(SiN)，层间介电层305的材料可选择氧化物。
接着，如图3B所示，去除伪栅极结构302，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层302b和牺牲栅介电层302a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，如图3C所示，在沟槽的底部形成界面层306，在沟槽的底部和侧壁依次形成高k介电层307、覆盖层308、阻挡层309和第一功函数设定金属层311。界面层306的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃。形成界面层306的作用是改善后续形成的高k介电层与半导体衬底300之间的界面特性。高k介电层307的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。覆盖层308的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。阻挡层309的材料包括氮化钽，形成阻挡层309的作用是防止后续形成的金属栅极结构中的金属材料向高k介电层307的扩散。第一功函数设定金属层311包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃。
接着，如图3D所示，在层间介电层305上依次形成牺牲层314和图案化的光刻胶层315，牺牲层314的材料包括无定形硅、无定形碳、深紫外光吸收氧化物(DUO)等具有良好间隙填充能力且易于通过剥离工艺去除的物质。然后，以图案化的光刻胶层315为掩膜，蚀刻牺牲层314，对于NMOS区而言，所述蚀刻结束之后，仅在位于沟槽底部的第一功函数设定金属层311上留有牺牲层314，其厚度为50埃-200埃。
接下来，通过干法蚀刻、湿法蚀刻或者二者的结合去除未被牺牲层314遮蔽的第一功函数设定金属层311、阻挡层309和覆盖层308。
接着，如图3E所示，通过剥离工艺去除位于NMOS区的残余的牺牲层314。然后，通过干法蚀刻、湿法蚀刻或者二者的结合去除位于NMOS区的残余的第一功函数设定金属层311。所述蚀刻为过蚀刻，以尽可能地扩大后续形成的第二功函数设定金属层312与位于沟槽侧壁的高k介电层307之间的接触面积。然后，通过剥离工艺去除图案化的光刻胶层315及其下方的牺牲层314。
接着，如图3F所示，在沟槽中依次形成第二功函数设定金属层312和金属栅极材料层313。第二功函数设定金属层312包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。金属栅极材料层313的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。
至此，完成了根据本发明示例性实施例三的方法实施的工艺步骤。通过形成牺牲层314并实施回蚀刻以在NMOS区形成掩膜，使后续的蚀刻可以去除位于沟槽侧壁的绝大部分阻挡层309和覆盖层308，进而使后续形成的第二功函数设定金属层312覆盖整个沟道区的上方，避免造成NMOS功函数的上翘。
[示例性实施例四]
首先，如图4A所示，提供半导体衬底400，半导体衬底400的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底400选用单晶硅材料构成。在半导体衬底400中形成有隔离结构401，作为示例，隔离结构401为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构401将半导体衬底400分为不同的晶体管区，作为示例，在本实施例中，隔离结构401将半导体衬底400分为PMOS区和NMOS区。在半导体衬底400中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底400上形成有伪栅极结构402，作为一个示例，伪栅极结构402可包括自下而上层叠的牺牲栅介电层402a和牺牲栅电极层402b。牺牲栅介电层402a的材料优选氧化物，例如二氧化硅。牺牲栅电极层402b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层402a和牺牲栅电极层402b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在伪栅极结构402的两侧形成有侧壁结构403，其中，侧壁结构403至少包括氧化物层和/或氮化物层。形成侧壁结构403的方法为本领域技术人员所公知，在此不再加以赘述。
在侧壁结构403两侧的半导体衬底400中形成有轻掺杂漏极(LDD)和源/漏区，在位于NMOS区和PMOS区的源/漏区中分别形成有嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在嵌入式碳硅层和嵌入式锗硅层的顶部形成有自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底400上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。
接下来，在半导体衬底400上形成层间介电层405，覆盖伪栅极结构402和侧壁结构403。然后，执行化学机械研磨，直至露出伪栅极结构402的顶部。在形成层间介电层405之前，还可以在半导体衬底400上形成接触孔蚀刻停止层404，覆盖伪栅极结构402和侧壁结构403。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层404和层间介电层405，例如，采用共形沉积工艺形成接触孔蚀刻停止层404，采用化学气相沉积工艺形成层间介电层405，其中，接触孔蚀刻停止层404的材料可选择氮化硅(SiN)，层间介电层405的材料可选择氧化物。
接着，如图4B所示，去除伪栅极结构402，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层402b和牺牲栅介电层402a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，如图4C所示，在沟槽的底部形成界面层406，在沟槽的底部和侧壁依次形成高k介电层407和覆盖层408。界面层406的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃。形成界面层406的作用是改善后续形成的高k介电层与半导体衬底400之间的界面特性。高k介电层407的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。覆盖层408的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。
接下来，在层间介电层405上形成牺牲层410，牺牲层410的材料包括无定形硅、无定形碳、深紫外光吸收氧化物(DUO)等具有良好间隙填充能力且易于通过剥离工艺去除的物质。然后，蚀刻牺牲层410，所述蚀刻结束之后，仅在位于沟槽底部的覆盖层408上留有牺牲层410，其厚度为50埃-200埃。
接着，如图4D所示，通过干法蚀刻、湿法蚀刻或者二者的结合去除未被牺牲层410遮蔽的覆盖层408。所述蚀刻为过蚀刻，以尽可能地扩大后续形成的第一功函数设定金属层411与位于沟槽侧壁的高k介电层407之间的接触面积。
接着，如图4E所示，通过剥离工艺去除残余的牺牲层410。然后，在沟槽的底部形成阻挡层409，在沟槽的底部和侧壁形成第一功函数设定金属层411。由于仅在沟槽的底部留有覆盖层408，因此，通过沉积工艺不会在沟槽的侧壁形成阻挡层409。阻挡层309的材料包括氮化钽，形成阻挡层409的作用是防止后续形成的金属栅极结构中的金属材料向高k介电层407的扩散。第一功函数设定金属层411包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃。
接下来，在层间介电层405上依次形成另一牺牲层414和图案化的光刻胶层415，另一牺牲层414的材料包括无定形硅、无定形碳、深紫外光吸收氧化物(DUO)等具有良好间隙填充能力且易于通过剥离工艺去除的物质。然后，以图案化的光刻胶层415为掩膜，蚀刻另一牺牲层414，以露出NMOS区。
接着，如图4F所示，通过干法蚀刻、湿法蚀刻或者二者的结合去除位于NMOS区的第一功函数设定金属层411。然后，通过剥离工艺去除图案化的光刻胶层415和牺牲层414。然后，在沟槽中依次形成第二功函数设定金属层412和金属栅极材料层413。第二功函数设定金属层412包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。金属栅极材料层413的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。
至此，完成了根据本发明示例性实施例四的方法实施的工艺步骤。通过形成牺牲层410并实施回蚀刻以在NMOS区形成掩膜，使后续的蚀刻可以去除位于沟槽侧壁的绝大部分覆盖层308，进而使后续形成的第二功函数设定金属层412覆盖整个沟道区的上方，避免造成NMOS功函数的上翘。
上述四个实施例中所分别描述的避免造成NMOS功函数的上翘的四种方法可以任选其一或者相互结合使用，不仅适用于后高k介电层后金属栅极工艺，也适用于先高k介电层后金属栅极工艺。
参照图5，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤501中，提供具有NMOS区和PMOS区的半导体衬底，在半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；
在步骤502中，在半导体衬底上形成层间介电层，以填充伪栅极结构之间的间隙；
在步骤503中，去除伪栅极结构，形成沟槽；
在步骤504中，在沟槽底部形成界面层，在沟槽的侧壁和界面层的顶部依次形成高k介电层和覆盖层；
在步骤505中，在覆盖层上依次形成阻挡层和第一功函数设定金属层；
在步骤506中，去除位于NMOS区的第一功函数设定金属层；
在步骤507中，在沟槽中依次形成第二功函数设定金属层和金属栅极材料层，其中，在步骤501和步骤502之间、步骤504和步骤505之间、步骤505和步骤506之间以及步骤506和步骤507之间任选其一、其二、其三或者全选实施使第二功函数设定金属层完全覆盖NMOS区的沟道区的处理步骤。
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在层间介电层上形成另一层间介电层，覆盖金属栅极材料层的顶部；在所述层间介电层中形成接触孔，露出金属栅极材料层的顶部以及形成于半导体衬底中的源/漏区的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
本发明还提供一种电子装置，其包括根据本发明上述示例性实施例的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
a)提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；
b)在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；
c)去除所述伪栅极结构，形成沟槽；
d)在所述沟槽底部形成界面层，在所述沟槽的侧壁和界面层的顶部依次形成高k介电层和覆盖层；
e)在所述覆盖层上依次形成阻挡层和第一功函数设定金属层；
f)去除位于所述NMOS区的第一功函数设定金属层；
g)在所述沟槽中依次形成第二功函数设定金属层和金属栅极材料层，
其中，在步骤a)和步骤b)之间执行第一处理步骤、在步骤d)和步骤e)之间执行第二处理步骤、在步骤e)和步骤f)之间执行第三处理步骤或在步骤f)和步骤g)之间执行第四处理步骤，以使所述第二功函数设定金属层完全覆盖所述NMOS区的沟道区；
其中，所述第一处理步骤包括对所述NMOS区实施大角度的离子注入，以扩大形成的轻掺杂漏极的位于所述伪栅极结构下方的一端的延伸距离；
所述第二处理步骤包括去除所述NMOS区的所述沟槽侧壁上的所述覆盖层；
当执行所述第三处理步骤时，所述f)步骤包括去除所述NMOS区的所述沟槽侧壁上的所述第一功函数设定金属层、所述阻挡层和所述覆盖层；
所述第四处理步骤包括对所述NMOS区实施离子注入，使所述覆盖层和所述阻挡层的功函数接近于后续形成的所述第二功函数设定金属层的功函数。
2.根据权利要求1所述的方法，其特征在于，实施所述离子注入时，将所述半导体衬底旋转4次，每次旋转的角度均为90度，所述离子注入的能量为1keV-10keV，入射角度为20度-40度，注入元素为磷或砷，剂量大于1.0×e13atoms/cm2。
3.根据权利要求1所述的方法，其特征在于，所述第二处理步骤包括：在所述层间介电层上形成牺牲层；蚀刻所述牺牲层，以仅在位于所述沟槽底部的覆盖层上留有所述牺牲层；通过干法蚀刻、湿法蚀刻或者二者的结合去除未被所述牺牲层遮蔽的覆盖层；通过剥离工艺去除所述牺牲层。
4.根据权利要求3所述的方法，其特征在于，蚀刻所述牺牲层后，在位于所述沟槽底部的覆盖层上留有的所述牺牲层的厚度为50埃-200埃。
5.根据权利要求1所述的方法，其特征在于，所述第三处理步骤包括：在所述层间介电层上依次形成另一牺牲层和图案化的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述另一牺牲层，以仅在位于所述NMOS区的所述沟槽底部的第一功函数设定金属层上留有所述另一牺牲层。
6.根据权利要求5所述的方法，其特征在于，蚀刻所述另一牺牲层后，位于所述沟槽底部的第一功函数设定金属层上留有的所述另一牺牲层的厚度为50埃-200埃。
7.根据权利要求5所述的方法，其特征在于，在实施所述第三处理步骤后，实施步骤f)的过程包括：通过干法蚀刻、湿法蚀刻或者二者的结合去除未被所述另一牺牲层遮蔽的所述NMOS区的第一功函数设定金属层、阻挡层和覆盖层；通过剥离工艺去除位于所述NMOS区的残余的所述另一牺牲层；通过干法蚀刻、湿法蚀刻或者二者的结合去除位于所述NMOS区的残余的所述第一功函数设定金属层；通过剥离工艺去除所述光刻胶层和位于所述光刻胶层下方的所述另一牺牲层。
8.根据权利要求1所述的方法，其特征在于，实施所述离子注入时，将所述半导体衬底旋转4次，每次旋转的角度均为90度，所述离子注入的能量小于2keV，入射角度为10度-30度，注入元素为铝、砷、氟、氧或氮，剂量大于1.0×e14atoms/cm2。
9.一种采用权利要求1-8之一所述的方法制造的半导体器件。
10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。
CN201510341051.5A 2015-06-18 2015-06-18 一种半导体器件及其制造方法、电子装置 Active CN106328591B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510341051.5A CN106328591B (zh) 2015-06-18 2015-06-18 一种半导体器件及其制造方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510341051.5A CN106328591B (zh) 2015-06-18 2015-06-18 一种半导体器件及其制造方法、电子装置

Publications (2)

Publication Number Publication Date
CN106328591A CN106328591A (zh) 2017-01-11
CN106328591B true CN106328591B (zh) 2020-03-10

Family

ID=57732712

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510341051.5A Active CN106328591B (zh) 2015-06-18 2015-06-18 一种半导体器件及其制造方法、电子装置

Country Status (1)

Country Link
CN (1) CN106328591B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264477B2 (en) * 2019-09-23 2022-03-01 Globalfoundries U.S. Inc. Field-effect transistors with independently-tuned threshold voltages
CN112201582A (zh) * 2020-09-30 2021-01-08 上海华力集成电路制造有限公司 一种调节mos器件阈值电压的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US8951855B2 (en) * 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104425522B (zh) * 2013-09-10 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Also Published As

Publication number Publication date
CN106328591A (zh) 2017-01-11

Similar Documents

Publication Publication Date Title
US9299704B2 (en) Semiconductor device and method for fabricating the same
TWI535024B (zh) 半導體結構及其製造方法
US9373695B2 (en) Method for improving selectivity of epi process
US8673758B2 (en) Structure of metal gate and fabrication method thereof
US9275864B2 (en) Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8828832B2 (en) Strained structure of semiconductor device
US9437434B2 (en) Semiconductor device and fabrication method thereof
US20130113027A1 (en) Metal Oxide Semiconductor Transistor and Manufacturing Method Thereof
US10453741B2 (en) Method for forming semiconductor device contact
US10062769B2 (en) Methods of fabricating semiconductor devices
US9231098B2 (en) Mechanism for forming metal gate structure
US9230962B2 (en) Semiconductor device and fabrication method therefor
CN114300363A (zh) 半导体元件及其制作方法
TW201705298A (zh) 具有金屬閘極之半導體元件及其製作方法
JP2009152342A (ja) 半導体装置の製造方法
CN107785248B (zh) 一种半导体器件及其制造方法、电子装置
US7611935B2 (en) Gate straining in a semiconductor device
CN106328591B (zh) 一种半导体器件及其制造方法、电子装置
CN107799470B (zh) 一种半导体器件及其制造方法、电子装置
CN107564864B (zh) 一种cmos器件及其制作方法
CN104916588A (zh) 一种半导体器件及其制造方法
TWI518795B (zh) 具有金屬閘極之半導體元件之製造方法
CN106981417B (zh) 一种半导体器件及其制造方法、电子装置
CN110649091B (zh) 一种半导体器件及其制造方法和电子装置
CN107240573B (zh) 一种半导体器件及其制作方法和电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20201214

Address after: 201203 6th floor, building 3, No. 18, Zhangjiang Road, Pudong New Area, Shanghai

Patentee after: SMIC INTERNATIONAL NEW TECHNOLOGY R&D (SHANGHAI) Co.,Ltd.

Patentee after: Semiconductor Manufacturing International (Shanghai) Corp.

Address before: 201203 18 Zhangjiang Road, Shanghai, Pudong New Area

Patentee before: Semiconductor Manufacturing International (Shanghai) Corp.

TR01 Transfer of patent right