CN107564864B - 一种cmos器件及其制作方法 - Google Patents

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Abstract

本申请提供一种CMOS器件及其制作方法，在一部分NMOS沟道区域和PMOS沟道区域进行第一等离子体处理，在另外一部分NMOS沟道区域和PMOS沟道区域进行第二等离子体处理。每次等离子体处理能够一次性同时调整NMOS区域的功函数和PMOS区域的功函数；无需通过调节阻挡层的厚度调节CMOS器件的功函数，从而使得集成工艺更为简单；NMOS和PMOS之间阈值调节关联影响较小，控制精度更高。而且通过两次不同的等离子体处理使得不同部分NMOS沟道区域和PMOS沟道区域的功函数不同，从而能够得到三个阈值以上的CMOS器件。

Description

一种CMOS器件及其制作方法
技术领域
本发明涉及半导体器件制造技术领域，更具体地，涉及一种CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)器件及其制作方法。
背景技术
随着集成电路的集成度不断提高，器件的尺寸不断减小，传统的平面的CMOS(互补金属氧化物半导体)器件很难继续减小关键尺寸，立体器件如FINFET(鳍式场效应晶体管)以及纳米线沟道器件渐渐成为主流趋势。
在进入纳米节点之后，CMOS器件的阈值电压的调节一直是半导体器件制造中的重点和难点，目前，主要通过调整离子注入、栅宽(Gate Length)、栅介质层厚度以及功函数层厚度来调节半导体器件的阈值电压，而随着半导体器件尺寸的进一步减小，尤其是进入10nm节点以下时，需要对多个阈值电压进行调节，但是由于尺寸减小带来的空间限制及寄生效应的影响，对CMOS器件的阈值调节提出了更高的要求，这些传统的方法已经不能很好地实现多阈值的调控。
发明内容
有鉴于此，本发明提供一种CMOS器件及其制作方法，以实现CMOS器件的多阈值电压的调节。
为实现上述目的，本发明提供如下技术方案：
一种CMOS器件制作方法，包括：
提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
在所述半导体衬底表面形成第一阻挡层；
对所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层进行第一等离子体处理；
对所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层进行第二等离子体处理；
在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层。
一种CMOS器件制作方法，包括：
提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
在所述半导体衬底表面形成第一阻挡层；
在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
对所述第三N沟道区域上的第一阻挡层和所述第三P沟道区域上的第一功函数层进行第一等离子体处理；
对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行第二等离子体处理；
在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层。
一种CMOS器件，采用上面任意一项所述的CMOS器件制作方法制作形成，所述CMOS器件包括：
半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
第一阻挡层，所述第一阻挡层覆盖所述半导体衬底；
第一功函数层，所述第一功函数层位于所述第一P沟道区域、第二P沟道区域和所述第三P沟道区域的第一阻挡层上；
第二功函数层，所述第二功函数层覆盖所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层；
其中，所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层为经过第一等离子体处理后的结构层；且所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层为经过第二等离子体处理后的结构层；
和/或，所述第三N沟道区域上的第一阻挡层和所述第三P沟道区域上的第一功函数层为经过第一等离子体处理后的结构层；所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层为经过第二等离子体处理的结构层。
经由上述的技术方案可知，本发明提供的CMOS器件制作方法，在一部分NMOS沟道区域和PMOS沟道区域进行第一等离子体处理，在另外一部分NMOS沟道区域和PMOS沟道区域进行第二等离子体处理。每次等离子体处理能够一次性同时调整NMOS区域的功函数和PMOS区域的功函数；无需通过调节阻挡层的厚度调节CMOS器件的功函数，从而使得集成工艺更为简单；NMOS和PMOS之间阈值调节关联影响较小，控制精度更高。而且通过两次不同的等离子体处理使得不同部分NMOS沟道区域和PMOS沟道区域的功函数不同，从而能够得到三个阈值以上的CMOS器件。
本发明还提供一种CMOS器件，采用上述方法形成，由于上述方法调节阈值的控制精度高，且工艺灵活度高、简单易行，更适用于小尺寸器件中的多阈值的调控，从而使得CMOS器件的尺寸能够继续缩小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种CMOS器件制作方法流程示意图；
图2、图4-图8为本发明实施例提供的一种CMOS器件制作方法工艺步骤示意图；
图3为本发明实施例提供的一种CMOS器件沟道区域结构示意图；
图9为本发明实施例提供的另一种CMOS器件制作方法流程示意图；
图10-图13为本发明实施例提供的另一种CMOS器件制作方法工艺步骤示意图；
图14为本发明实施例提供的一种CMOS器件的完整制作方法流程示意图。
具体实施方式
正如背景技术部分所述，现有技术中由于尺寸减小带来的空间限制及寄生效应的影响，对CMOS器件的阈值调节提出了更高的要求，传统的阈值调节方法已经不能很好地实现多阈值的调控。
具体地，现有技术中调节CMOS器件阈值的方法是：在NMOS区域和PMOS区域的金属栅上先沉积阻挡层，再调节阻挡层厚度，接着先沉积PMOS功函数层(PMOS WFL)，再变化PMOSWFL的厚度以调节PMOS阈值；再沉积NMOS功函数层(NMOS WFL)，NMOS WFL结合前面的阻挡层厚度变化共同调节NMOS阈值。由于现有方法中NMOS阈值调节过程需分为两段，CMOS器件阈值调节工艺复杂，NMOS区域和PMOS区域之间易产生关联寄生影响，阈值控制的精度较低。
而且利用上述方法，由于膜层较薄，NMOS区域和PMOS区域分别控制，仅仅通过金属栅膜厚变化工艺很难实现三种及以上的阈值，需要结合其他方法，在小尺寸器件中面临越来越严重的挑战。
基于此，本发明提供一种CMOS器件制作方法，包括：
提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
在所述半导体衬底表面形成第一阻挡层；
对所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层进行第一等离子体处理；
对所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层进行第二等离子体处理；
在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层。
本发明提供的CMOS器件制作方法，在一部分NMOS沟道区域和PMOS沟道区域进行第一等离子体处理，在另外一部分NMOS沟道区域和PMOS沟道区域进行第二等离子体处理。每次等离子体处理能够一次性同时调整NMOS区域的功函数和PMOS区域的功函数；无需通过调节阻挡层的厚度调节CMOS器件的功函数，从而使得集成工艺更为简单；NMOS和PMOS之间阈值调节关联影响较小，控制精度更高。而且通过两次不同的等离子体处理使得不同部分NMOS沟道区域和PMOS沟道区域的功函数不同，从而能够得到三个阈值以上的CMOS器件。
该方法尤其适用于小尺寸CMOS器件的功函数调节，例如10nm以下的CMOS器件，CMOS器件的结构可以为鳍式场效应晶体管或纳米线晶体管等，该方法可以应用于前栅工艺或后栅工艺中。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种CMOS器件制作方法，请参见图1，所述CMOS器件制作方法包括以下步骤：
S101：提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
在本发明实施例中，所述半导体衬底可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
本实施例中，如图2所示，该半导体衬底上已经具有沟道区域(110、120、130、140、150、160)以及栅介质层170，沟道区域(110、120、130、140、150、160)为用于形成栅极结构的区域，如图2所示，沟道区域可以为鳍，在本发明其他实施例中，沟道区域还可以为纳米线210，如图3所示，沟道区域还可以是其他任何的结构，可以采用合适的方法提供该沟道区域，本发明实施例对沟道区域的结构和形成方法不作限定。
可以根据后续形成的栅极结构，来确定栅介质层的材料，在本发明实施例中，后续形成的栅极为金属栅极，栅介质层可以采用高K介质材料(例如，和氧化硅相比，具有高介电常数的材料)，高K介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等，此处仅为示例，本发明不限于此。栅介质层与沟道区域之间还可以形成有界面层，界面层用于改善界面特性，界面层可以为氧化硅或氮氧化硅等。
在一些实施例中，可以是应用于前栅工艺中，参考图2所示，首先，通过刻蚀衬底100形成鳍110的沟道区域，而后，淀积形成栅介质层170，之后，继续进行金属栅极的形成；在另一些工艺中，可以是应用于后栅工艺中，首先，如图2所示，刻蚀衬底100形成鳍(110、120、130、140、150、160)的沟道区域，而后，形成栅介质层、伪栅极和源漏区(图未示出)，在去除伪栅极之后，继续进行金属栅极的形成。在另一些实施例中，还可以通过合适的方法形成纳米线的沟道区域，在一个具体的示例中，如图3所示，可以通过刻蚀衬底200形成纳米线210，纳米线210的两端被支撑结构220支撑，其他区域被暴露出来，以用于形成全包围的栅极结构。以上形成沟道区域的方法仅为示例，本发明对此并不做限定。
S102：在所述半导体衬底表面形成第一阻挡层；
请参见图4，第一阻挡层180用于防止金属向栅介质层以及沟道区域的扩散，所述第一阻挡层180的材料可以选择以下中的一种或多种作为复合材料：TiN、TaN、TiNx、TaNx、TiNSi等。
可以通过CVD(化学气相沉积)、ALD(原子层沉积)或其他合适的淀积方法来形成该第一阻挡层。在一个具体的实施例中，可以采用ALD的方法形成TiN的阻挡层。
S103：对所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层进行第一等离子体处理；
请参见图5，本实施例中可以通过在第一N沟道区域110和第一P沟道区域120，以及第二N沟道区域130和第二P沟道区域140上形成掩膜板190，对第一N沟道区域110和第一P沟道区域120，以及第二N沟道区域130和第二P沟道区域140进行遮挡，从而对第三N沟道区域150和第三P沟道区域160进行第一等离子体处理。所述掩膜板170可以是PR(光刻胶)材质，或其他聚合物、有机氧化物、掺杂氧化物、无定形碳、碳化物等。该掩膜板170在等离子体氮化处理之后可以选择性去除，不影响其他膜层的厚度和性质，去除方法包括以下任意一种或多种的组合：干法腐蚀、湿法腐蚀、灰化或剥离。
需要说明的是，本实施例中不限定第一等离子体处理的具体方式，所述第一等离子体处理可以为等离子体氮化处理，也可是氢或氧等离子体钝化处理。本实施例中对所述第一等离子体处理的具体工艺不做限定，可以通过调节等离子体设备的功率，交直流偏压以及气体流量和气压等，来调节等离子体处理的程度，从而改变第三N沟道区与和第三P沟道区域的阈值。
可选的，本实施例中等离子体氮化处理的压强范围为10Pa-1300Pa，包括端点值。所述等离子体氮化处理的氮化温度为150℃-650℃，包括端点值。而且，本实施例中不限定等离子体氮化处理中的气体仅为氮气，还可以是氮气与其他气体的混合气体。氮气与其他气体的比例可以根据实际需求进行调节，从而改变第二N沟道区与和第二P沟道区域的阈值。
可选的，本实施例中氢或氧等离子体钝化的工艺条件可根据气体不同而不同；具体的，本实施例中氧等离子体钝化处理的压强范围为1Pa-800Pa，包括端点值。氧等离子体钝化处理中的气体可以是单独的氧气，也可以是氧气和臭氧的混合气体，本实施例中对此不做限定。氧气与臭氧的比例可以根据实际需求进行调节，从而改变第二N沟道区与和第二P沟道区域的阈值。本实施例中还可以根据氧等离子体钝化处理的功率、气压不同而进行选择性调节，本实施例中对此不做赘述。
本实施例中氢等离子体钝化处理的压强范围为1Pa-200Pa，包括端点值；所述氢等离子体钝化处理的气体为氢气。需要说明的是，本实施例中，氢气或氧气还可以由硫、氩气等气体与氮气的混合气体代替，从而对第一阻挡层进行不同程度的钝化处理。等离子体氮化处理的具体原理包括：利用等离子体氮化处理作用在第一阻挡层的TiNx基或TaNx基或复合材料上，来改变材料中N空位浓度：对于PMOS区域，由于TiN中N空位增加，Ti-N键束缚能减弱，导致PMOS功函数层(TiN)的有效功函数向带中移动，从而增大阈值(绝对值)；而对于NMOS区域，由于N空位增加，功函数层TiAlC中Al的扩散被第一阻挡层中的空位陷阱住的几率大增，导致NMOS区域的整体有效功函数也向带中移动，从而同样增大阈值。
氢或氧等离子体钝化处理具体原理包括：利用氢或氧等离子体钝化处理作用在第一阻挡层的TiNx基或TaNx基或复合材料上，来改变材料中N空位浓度：对于PMOS区域，由于氢或氧等离子体钝化处理TiN中的N空位被H+或O2-填充，引起N空位浓度减少，Ti-N键束缚能增加，导致PMOS功函数层(TiN)的有效功函数向带边移动，从而减小阈值(绝对值)；而对于NMOS区域，功函数层TiAlC中Al借助第一阻挡层中空位扩散的几率大减，导致NMOS区域的整体有效功函数向带中移动，从而同样增大阈值。
通过上述方法，一次选择性对第一阻挡层进行等离子处理可以同时改变第三NMOS沟道区域和第三PMOS沟道区域的阈值，集成工艺更为简单，NMOS区域和PMOS区域之间的阈值调节关联影响较小，控制精度更高。
S104：对所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层进行第二等离子体处理；
请参见图6，通过在第一N沟道区域110和第一P沟道区域120上形成掩膜板1901，以及第三N沟道区域150和第三P沟道区域160上形成第二掩膜板1902，对第一N沟道区域110和第一P沟道区域120以及第三N沟道区域150和第三P沟道区域160进行遮挡，从而对第二N沟道区域130和第二P沟道区域140上的第一阻挡层180进行第二等离子体处理。
需要说明的是，本实施例中不限定第二等离子体处理的具体方式，只要与第一等离子体处理方法不同即可。所述第二等离子体处理可以为等离子体氮化处理，也可是氢或氧等离子体钝化处理。本实施例中对所述第二等离子体处理的具体工艺不做限定，可以通过调节等离子体设备的功率，交直流偏压以及气体流量和气压等，来调节等离子体处理的程度，从而改变第二N沟道区与和第二P沟道区域的阈值。需要说明的是，本实施例中，氢气或氧气还可以由硫、氩气等气体与氮气的混合气体代替，从而对第一阻挡层进行不同程度的钝化处理。
S105：在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
请参见图7，所述第一功函数层101为用于进行器件功函数调节的膜层，也即PMOS功函数层，本实施例中不限定第一功函数层101的具体材质，可选的，本实施例中第一功函数层101的可以从以下一种或多种选择：TiN、TaN、TiNx、TaNx、TiNSi等。
可以通过CVD(化学气相沉积)、ALD(原子层沉积)或其他合适的淀积方法来形成第一功函数层101。在一个具体的实施例中，可以采用CVD或ALD的方法形成TiN的第一功函数层。
具体的，在第一阻挡层180上先形成整层的第一功函数层，第一功函数层覆盖整个第一阻挡层；然后去除第一N沟道区域110、第二N沟道区域130和第三N沟道区域150上的第一阻挡层180上的第一功函数层，以在第一P沟道区域120、第二P沟道区域140和第三P沟道区域160的第一阻挡层180的表面形成第一功函数层101，也即第一功函数层仅形成在P沟道区域，而N沟道区域上的第一功函数层被去除。
本实施例中不限定去除第一N沟道区域、第二N沟道区域和第三N沟道区域的第一阻挡层上的第一功函数层的具体工艺方法，可选的，包括以下任意一种或多种的组合：干法腐蚀、湿法腐蚀、灰化或剥离。
S106：在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层。
请参见图8，所述第二功函数层102与所述第一功函数层101功能相同，用于进行器件功函数调节的膜层，所述第二功函数层102也即NMOS功函数层。同样的，本实施例中不限定第二功函数层的具体材质，可选的，本实施例中第二功函数层的可以从以下一种或多种选择：Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx等。
可以通过CVD(化学气相沉积)、ALD(原子层沉积)或其他合适的淀积方法来形成该功函数层。在一个具体的实施例中，可以采用ALD的方法形成TiAlC的第二功函数层。本实施例中，第二功函数层102同时覆盖第一N沟道区域110、第二N沟道区域130、第三N沟道区域150和第一P沟道区域120、第二P沟道区域140和第三P沟道区域160。
需要说明的是，本发明实施例还提供一种CMOS器件制作方法，如图9所示，包括：
S201：提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
S202：在所述半导体衬底表面形成第一阻挡层；
S203：在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
请参见图10，本实施例中仅在第一P沟道区域120、第二P沟道区域140和第三P沟道区域160的第一阻挡层280上形成第一功函数层201。第一功函数201的制作方法可以参考上一实施例中的制作方法，本实施例中对此不做赘述。
S204：对所述第三N沟道区域上的第一阻挡层和所述第三P沟道区域上的第一功函数层进行第一等离子体处理；
请参见图11，本实施例中，在第一N沟道区域110上的第一阻挡层280上和第一P沟道区域120上的第一功函数201，以及第二N沟道区域130上的第一阻挡层280上和第二P沟道区域140上的第一功函数201上形成掩膜板290，对第一N沟道区域110、第一P沟道区域120、第二N沟道区域130和第二P沟道区域140进行遮挡，从而仅在第三N沟道区域150上的第一阻挡层280和所述第三P沟道区域160上的第一功函数层201进行第一等离子体处理，本实施例中不限定所述第一等离子体处理的具体方法，可选的本实施例中第一等离子体处理为等离子体氮化处理。
S205：对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行第二等离子体处理；
请参见图12，本实施例中，在第一N沟道区域110上的第一阻挡层280上和第一P沟道区域120上的第一功函数201上形成第一掩膜板2901，以及在第三N沟道区域150上的第一阻挡层280上和第三P沟道区域160上的第一功函数201上形成第二掩膜板2902，对第一N沟道区域110、第一P沟道区域120、第三N沟道区域150和第三P沟道区域160进行遮挡，从而仅在第二N沟道区域130上的第一阻挡层280和所述第二P沟道区域140上的第一功函数层201进行第二等离子体处理，本实施例中不限定所述第二等离子体处理的具体方法，可选的本实施例中第二等离子体处理为氢或氧等离子体钝化处理。
S206：在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层。
请参见图13，在第一N沟道区域110、第二N沟道区域130和所述第三N沟道区域150的第一阻挡层280上，以及第一功函数层201上形成第二功函数层202。
即相对于上面实施例提供的CMOS器件制作方法，本实施例中将第一等离子体处理和第二等离子体处理的步骤放在了形成第一功函数层之后，也即PMOS功函数层(TiN，TiSiN等)沉积和选择腐蚀后进行，方法及原理与上面类似，本实施例中对此不做详细赘述，具体步骤可以参见上一实施例。
请参见图8，本发明实施例中利用等离子体处理方式作用在第一阻挡层的TiNx基或TaNx基或复合材料上或者第一功函数层的材料上，来改变材料中N空位的浓度，进而使得如图8中的其中VTN-1<VTN-2<VTN-3，|VTP-3|<|VTP-1|<|VTP-2|。代替了现有技术中通过调节阻挡层厚度调节阈值的方式，本发明实施例提供的阈值调节方法，一次选择性对第一阻挡层或第一功函数层进行等离子体处理可以同时改变NMOS区域和PMOS区域的阈值，并采用两次不同的等离子体处理方法，得到三个及以上阈值，集成工艺更为简单，NMOS区域和PMOS区域之间的阈值调节关联影响较小，控制精度更高。
在了解了本申请的主要发明点后，下面结合图14，介绍本发明实施例中高K金属栅CMOS器件的完整工艺流程，具体以鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)的工艺流程：
S301：在硅衬底上形成鳍片FET；
S302：形成器件隔离区Fin STI；
S303-S309：在每个假栅极堆叠结构两侧形成栅极侧墙和源漏区，具体为：S303：掺杂形成NMOS和PMOS的阱区和沟道区；S304：形成假栅；S305：形成间隔物(Spacer)；S306：NMOS和PMOS的源漏掺杂；S307：NMOS和PMOS的源漏分别选择外延Si和SiGe；S308：NMOS和PMOS的源漏分别掺杂；S309：掺杂退火。
S310：形成第一层间电解质(ILD 0)；S311：第一层间电解质堆叠装配(POP)；
S312：去除多个假栅极堆叠结构，在层间介质层中留下多个NMOS栅极沟槽和多个PMOS栅极沟槽；
S313：沉积隔离层和高K介质层；
至此完成步骤S101，即提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
接下来执行步骤S314，也即步骤S102：在所述半导体衬底表面形成第一阻挡层barrier-I；
接下来执行步骤S315：在NMOS和PMOS的部分区域(区域I)同时进行等离子体氮化(Plasma nitridation)处理，也即步骤S103：对所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层进行第一等离子体处理；
接下来执行步骤S316：去掉掩蔽层，在NMOS和PMOS的部分区域(区域I)同时进行H2or O2plasma处理，也即步骤S104：对所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层进行第二等离子体处理；
接下来执行步骤S317-S318：PMOS WFL(功函数层)沉积以及NMOS区域选择腐蚀去掉PMOS WFL。也即步骤S105：在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上形成第一功函数层；
接下来执行步骤S319：NMOS WFL沉积，也即步骤S106：在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层。
S320-S321，在多个NMOS栅极沟槽和多个PMOS栅极沟槽中依次形成第二阻挡层、以及填充层。具体包括：S320：形成第二阻挡层(barrier-II)和钨W导电填充；S321：高K金属栅叠层化学机械抛光(CMP)；其中第二阻挡层包含以下材料中的至少一种或多种的组合：TiN、TaN、TiNx、TaNx、TiNSi。所述填充层材质优选电阻率低、填充率高的金属，例如Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的钝化物。其中CMP平坦化使得金属栅极结构的顶部齐平。
S322-S326：完成器件互连。具体包括：S322：沉积形成第二层间电解质(ILD 1)S323：形成金属层(CT)和硅化物层(Silicide)；S324：形成钨塞(W plug)，并化学机械抛光；S325：多层互连；S326：形成钝化层和管脚(Pad)。
本发明实施例还提供一种CMOS器件，请参见图8和图13，包括：
半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域110、第一P沟道区域120、第二N沟道区域130和、第二P沟道区域140、第三N沟道区域150和第三P沟道区域160；
第一阻挡层(180、280)，第一阻挡层(180、280)覆盖半导体衬底；
第一功函数层(101、201)，第一功函数层(101、201)位于第一P沟道区域120、第二P沟道区域140和第三P沟道区域160的第一阻挡层(180、280)上；
第二功函数层(102、202)，第二功函数层(102、202)覆盖第一N沟道区域110、第二N沟道区域130和第三N沟道区域150的第一阻挡层(180、280)以及第一功函数层(101、201)；
其中，第三N沟道区域150和第三P沟道区域160上的第一阻挡层(180、280)为经过第一等离子体处理后的结构层；且第二N沟道区域130和第二P沟道区域140上的第一阻挡层(180、280)为经过第二等离子体处理后的结构层；
和/或，第三N沟道区域150上的第一阻挡层(180、280)和第三P沟道区域160上的第一功函数层(101、201)为经过第一等离子体处理后的结构层；第二N沟道区域130上的第一阻挡层(180、280)和第二P沟道区域140上的第一功函数层(101、201)为经过第二等离子体处理的结构层。
本实施例中不限定所述第一等离子体处理和第二等离子体处理的具体方法，可选的，所述第一等离子体处理为等离子体氮化处理，所述第二等离子体处理为氢或氧等离子体钝化处理。或者，所述第一等离子体处理为氢或氧等离子体钝化处理，所述第二等离子体处理为等离子体氮化处理。
本实施例中不限定各膜层的具体材质，可选的，所述第一阻挡层的材质为TiN、TaN、TiNx、TaNx和TiNSi中的一种或多种复合材料；所述第一功函数层的材质包括TiN、TaN、TiNx、TaNx或TiNSi；所述第二功函数层的材质包括Al、TiAl、TiAlx、TiAlCx、TiCx或TaCx。
所述半导体衬底上的沟道区域可以为鳍，也可以是纳米线，本实施例中对此不做限定。
本发明实施例提供的CMOS器件采用上述两个实施例中提供的CMOS器件制作方法制作形成。通过等离子体氮化处理来实现CMOS器件中NMOS沟道区域和PMOS沟道区域的功函数的同时调节，无需通过调节阻挡层的厚度调节CMOS器件的功函数，从而使得集成工艺更为简单，NMOS和PMOS之间阈值调节关联影响较小，控制精度更高。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种CMOS器件制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
在所述半导体衬底表面形成第一阻挡层；
对所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层进行第一等离子体处理；
对所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层进行第二等离子体处理；
在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层；
所述第一等离子体处理为等离子体氮化处理，所述第二等离子体处理为氢或氧等离子体钝化处理；或所述第一等离子体处理为氢或氧等离子体钝化处理，所述第二等离子体处理为等离子体氮化处理。
2.根据权利要求1所述的CMOS器件制作方法，其特征在于，
所述等离子体氮化处理的压强范围为10Pa-1300Pa，包括端点值；氮化温度为150℃-650℃，包括端点值；
所述氢或氧等离子体钝化处理中的氧等离子体钝化处理的压强范围为1Pa-800Pa，包括端点值；所述氧等离子体钝化处理的气体为氧气，或氧气和臭氧的混合气体；
所述氢或氧等离子体钝化处理中的氢等离子体钝化处理的压强范围为1Pa-200Pa，包括端点值；所述氢等离子体钝化处理的气体为氢气。
3.一种CMOS器件制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
在所述半导体衬底表面形成第一阻挡层；
在所述第一P沟道区域、所述第二P沟道区域和所述第三P沟道区域的第一阻挡层上选择形成第一功函数层；
对所述第三N沟道区域上的第一阻挡层和所述第三P沟道区域上的第一功函数层进行第一等离子体处理；
对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行第二等离子体处理；
在所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层上形成第二功函数层；
其中，所述第一等离子体处理为等离子体氮化处理，所述第二等离子体处理为氢或氧等离子体钝化处理；或所述第一等离子体处理为氢或氧等离子体钝化处理，所述第二等离子体处理为等离子体氮化处理。
4.根据权利要求3所述的CMOS器件制作方法，其特征在于，
所述等离子体氮化处理的压强范围为10Pa-1300Pa，包括端点值；氮化温度为150℃-650℃，包括端点值；
所述氢或氧等离子体钝化处理中的氧等离子体钝化处理的压强范围为1Pa-800Pa，包括端点值；所述氧等离子体钝化处理的气体为氧气，或氧气和臭氧的混合气体；
所述氢或氧等离子体钝化处理中的氢等离子体钝化处理的压强范围为1Pa-200Pa，包括端点值；所述氢等离子体钝化处理的气体为氢气。
5.一种CMOS器件，其特征在于，采用权利要求1-4任意一项所述的CMOS器件制作方法制作形成，所述CMOS器件包括：
半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域、第二P沟道区域、第三N沟道区域和第三P沟道区域；
第一阻挡层，所述第一阻挡层覆盖所述半导体衬底；
第一功函数层，所述第一功函数层位于所述第一P沟道区域、第二P沟道区域和所述第三P沟道区域的第一阻挡层上；
第二功函数层，所述第二功函数层覆盖所述第一N沟道区域、所述第二N沟道区域和所述第三N沟道区域的第一阻挡层以及所述第一功函数层；
其中，所述第三N沟道区域和所述第三P沟道区域上的第一阻挡层为经过第一等离子体处理后的结构层；且所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层为经过第二等离子体处理后的结构层；
和/或，所述第三N沟道区域上的第一阻挡层和所述第三P沟道区域上的第一功函数层为经过第一等离子体处理后的结构层；所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层为经过第二等离子体处理的结构层。
6.根据权利要求5所述的CMOS器件，其特征在于，所述第一等离子体处理为等离子体氮化处理，所述第二等离子体处理为氢或氧等离子体钝化处理；或所述第一等离子体处理为氢或氧等离子体钝化处理，所述第二等离子体处理为等离子体氮化处理。
7.根据权利要求5所述的CMOS器件，其特征在于，所述第一阻挡层的材质为TiN、TaN、TiNx、TaNx和TiNSi中的一种或多种复合材料；所述第一功函数层的材质包括TiN、TaN、TiNx、TaNx或TiNSi；所述第二功函数层的材质包括Al、TiAl、TiAlx、TiAlCx、TiCx或TaCx。
8.根据权利要求5-7任意一项所述的CMOS器件，其特征在于，所述沟道区域为鳍或纳米线。
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