TWI429059B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於半導體裝置，且亦關於其製造方法。
本發明包含有關在2008年1月29日向日本專利局申請之日本專利申請案JP 2008-017119號之主題，其全部內容以引用方式併入本文中。
在現存CMOS(互補式金屬氧化物半導體)中，所謂具有比氧化矽膜更高值的介電常數之高介電常數(高k)膜正尋求其用途。其用途已在易於導入技術之低洩漏電流產品中開始(參見例如"世界首次在實用層次上發展之55奈米節點的CMOS邏輯方法技術(日語)(CMOS Logic Process Technology of 55-nanometer Node Developed at Practical Level for the First Time in the World(in Japanese))[線上]，2005年12月5日，NEC電子，[擷取：2007年8月27日]，網際網路<URL：{HYPERLINK"http://www.necel.com/news/ja/archive/0512/0501.html,"http:www.necel.com/news/ja/archive/0512/0501.html}>；及"開始接受明顯減少功率消耗之55奈米節點的單元基底IC之訂購(日語)(Beginning of Acceptance of Orders for Cell Base IC of 55-nanometer Node Significantly Reduced in Power Consumption(in Japanese))"[線上]，2007年1月17日，NEC電子，[擷取：2007年8月27日]，網際網路<{HYPERLINK"http://www.necel.com/news/ja/archive/0701/1801.html,"http:www.necel.com/news/ja/archive/0701/1801.html}>)。此外，據報導已藉由將HfSiON用於閘極絕緣膜來控制一功函數(參見，例如H. Nakamura等人之"用於藉由HfSiON及應力引致移動性增強展開閘極功函數控制之結合的低待命功率/一般應用的55nm CMOS技術(55nm CMOS Technology for Low Standby Power/Generic Applications Deploying the Combination of Gate Work Function Control by HfSiON and Stress-induced Mobility Enhancement)"，VLSI Tech.之2006研討會)。
然而，需要藉由適當量(0.1V至0.3V)改變一功函數之Hf的量係極少，例如1E13/cm2 至5E14/cm2 ，以致如圖7中說明，已應用鉿(Hf)處理以在一現存閘極電極123之側上的一閘極絕緣膜121上提供鉿(Hf)122(參見，例如日本專利特許公開第2006-93670號及第2006-332179號)。在以上描述構造中，當其係一P型FET(下文中稱為"PFET")時，閘極電極123已用P型雜質摻雜，而當其係一N型FET(下文中稱為"NFET")時，閘極電極123已用N型雜質摻雜。
目前尚未進行說明對於藉由在一閘極絕緣膜上導入一例如鉿(Hf)之金屬雜質以改變一閘極電極的功函數之機制。然而，已試圖解釋基於所謂費米能階(Fermi level)針扎之機制(參見，例如，C. Hobbs等人之"在PolySi/金屬氧化物介面處的費米能階(Fermi Level Pinning at the PolySi/Metal Oxide Interface)"，2003年，VLSI Tech.之討論會。下文中稱為非專利文件4)，藉由在氧化鉿膜中之缺氧造成的雙極偏振(參見，例如，K. Shiraishi等人之"在以PolySi/鉿為主高k氧化物介面處的費米能階針扎之物理學(Physics in Fermi Level Pinning at the PolySi/Hf-based High-k Oxide Interface)"，2004年，VLSI Tech.之討論會，第108頁)或其類似者。此一改變據報導不僅已用鉿(Hf)亦用鋁(Al)(參見，例如非專利文件4)，且已提出各種金屬雜質以控制MOSFET的臨限電壓。
鉿(Hf)被導入係因為可使其在一低雜質密度達到一高臨限電壓，其繼而可達到低洩漏。因此，可抑制由於離子化雜質散射之移動性減少以達到電場鬆弛，藉以GIDL(閘極引致汲極洩漏)可減少。
揭示成為用於防止在PFET之閘極電極中的費米能階針扎的發生之技術，包括結合矽(Si)含量中減少之富含鉑(Pt)矽化物與硼(B)摻雜(參見，例如，JP-A-2006-80133)的技術，及藉由形成高k薄膜減少PFET之高介電常數(高k)膜的臨限值之變化(參見，例如，日本專利公開案第2006-327902號)的技術。
待解決之一問題係，雖然可將使用一如鉿(Hf)之金屬雜質的臨限值控制應用於現存CMOS製造技術，但在PFET中使用含硼(B)P+型多晶矽電極及麻煩閘極空乏(其係現存CMOS製造技術之問題)之現存CMOS製造技術係照原樣承用。
需要藉由設計閘極絕緣膜及閘極電極來控制一有效功函數而減少閘極空乏。
在本發明之一具體實施例中，因此係提供一種半導體裝置，其包括：一第一導電類型之一絕緣閘極場效電晶體作為一第一電晶體，該第一電晶體具有一閘極絕緣膜及一閘極電極；及一與該第一導電類型相反之第二導電類型的一絕緣閘極場效電晶體作為一第二電晶體，該第二電晶體具有一閘極絕緣膜及一閘極電極。該第一電晶體之閘極絕緣膜及該第二電晶體的閘極絕緣膜係分別提供在具有一金屬雜質之該閘極電極之側上；及其中該第一電晶體之閘極絕緣膜包括該第二導電類型的多晶矽，或該第二電晶體之閘極電極包括該第一導電類型的多晶矽，或該第一電晶體之間極電極包括該第二導電類型的多晶矽且該第二電晶體之閘極電極包括該第一導電類型之多晶矽。
根據本發明之第一具體實施例的半導體裝置具有在該第一導電率型式之閘極絕緣場效電晶體中由與該第一導電類型相反之該第二導電類型的多晶矽形成的該閘極電極；及在該第二導電率型式之閘極絕緣場效電晶體中由該第一導電類型的多晶矽形成的該閘極電極。因此，未形成閘極空乏層，且可獲得一更高閘極電容。在此使用之術語"更高閘極電容"不意指藉由超出所需增加閘極電容而增加寄生電容。其意指獲得一若未由於閘極空乏發生損害時其應固有地可從小型化得到之閘極電容。此外，由於閘極絕緣膜之閘極電極側上的金屬雜質之存在，有效功函數可改變約0.1V至0.3V。此外，可達到一高臨限電壓，且因此可抑制由於離子化雜質散射之移動性減少以達到電場鬆弛，藉以可減少GIDL(閘極引致汲極洩漏)。
在本發明之第二具體實施例中亦提供一種用於一半導體裝置的製造方法，該方法包括形成一P型閘極絕緣場效電晶體作為一第一電晶體，及一N型閘極絕緣場效電晶體作為一第二電晶體，該方法包括以下步驟：在一半導體基板上形成一閘極絕緣膜；及在該閘極絕緣膜上沈積一金屬雜質。該方法進一步包括以下步驟：在具有沈積於其上之該金屬雜質的閘極絕緣膜上分別形成用於該第一電晶體及該第二電晶體之閘極電極；在該等個別閘極電極之相反側上之位置處的該等半導體基板中形成源極及汲極區；及實行將一N型雜質之至少一者導入至該第一電晶體的閘極電極中，及將一P型雜質之至少一者導入至該第二電晶體的閘極電極中。
根據本發明用於半導體裝置之製造的第二具體實施例之方法將該N型雜質導入至該P型絕緣閘極場效電晶體之閘極絕緣作為第一電晶體，且將該P型雜質導入至該N型絕緣閘極場效電晶體之閘極絕緣作為該第二電晶體。因此，未形成閘極空乏層，且可獲得一更高閘極電容。此外，由於閘極絕緣膜之閘極電極側上的金屬雜質之存在，有效功函數可改變約0.1V至0.3V。此外，可達到一高臨限電壓，且因此可抑制由於離子化雜質散射之移動性減少以達到電場鬆弛，藉以可減少GIDL(閘極引致汲極洩漏)。
根據本發明之第一具體實施例的半導體裝置可控制有效功函數而抑制閘極空乏，且因此具有可減少洩漏及可改進移動性之優點。
根據本發明用於半導體裝置之製造的第二具體實施例之方法使其可形成一可控制有效功函數而抑制閘極空乏之構造，且因此具有半導體裝置可減少洩漏及可改進移動性之優點。
根據本發明之半導體裝置的一具體實施例將會參考圖1描述。
如圖1中顯示，一元件隔離區14係形成在一半導體基板11中以彼此隔離元件形成區12、13。此等元件形成區12、13係用作為作用區以形成元件。此元件隔離區14已(例如)藉由將氧化矽埋入形成於半導體基板11中之一元件隔離溝渠(溝渠區)15形成。此元件隔離溝渠15係在半導體基板11中形成至(例如)350nm至400nm的深度。
在半導體基板11上，元件隔離區14已被平坦化。
如以上描述，元件形成區12、13係形成為藉由元件隔離區14彼此隔離之作用區。
以下將會進行描述一種半導體裝置1，其具有一形成在元件形成區12處之一第一導電類型(例如P型)之場效電晶體(下文中稱為"PFET 2")，及一形成在元件形成區13處之一與第一導電類型相反之第二導電類型(例如N型)之場效電晶體(下文中稱為"NFET 3")。
分別在元件形成區12、13之表面上形成閘極絕緣膜21。此等閘極絕緣膜21(例如)係由氧化矽膜形成。
在此等閘極絕緣膜21上存在一金屬雜質22。至於金屬雜質22，可(例如)使用鉿、鋁、鋯、鑭、鐠、釔、鈦、鉭及鎢中任一者。
金屬雜質22可(例如)藉由使用一如有機金屬化學汽相沈積(MOCVD)方法、原子層沈積(ALD)方法或物理汽相沈積(PVD)方法之膜形成方法直接在閘極絕緣膜上21形成。至於一替代例，金屬雜質22亦可為藉由在閘極電極形成後之離子植入所導入者。當使用ALD方法時，(例如)金屬雜質22係由鉿原子或鋁原子形成，其沈積在閘極絕緣膜21上成為原子之數層。
在具有在其表面上存在之金屬雜質22的閘極絕緣膜21上，係形成閘極電極23(23N、23P)。在此等閘極電極23(23N、23P)中，一P型雜質(例如硼(B))可用作NFET之閘極電極23N或可將一N型雜質(P)用作PFET之閘極電極23N，或可將P型雜質用作NFET的閘極電極23N，且可將此N型雜質(P)用作PFET的閘極電極23N。至於導入此等雜質之條件，其應導入以致其不達到對應閘極絕緣膜21。
在閘極電極23N之側壁上，係形成偏移間隔件24。在閘極電極23P的側壁上，亦形成偏移間隔件25。此等偏移間隔件24、25係(例如)由約5nm至15nm厚度的氮化矽(Si3 N4 )形成。
P型LLD(輕度摻雜汲極)區26、27係在閘極電極23N之相反側上的個別偏移間隔件24下之位置處於PFET之元件形成區12中形成。
N型LLD(輕度摻雜汲極)區28、29係在閘極電極23P之相反側上的個別偏移間隔件25下之位置處於NFET之元件形成區13中形成。
為了抑制短通道效應，一所謂"光暈"區(未顯示)可與各LDD之形成並行的形成。
在閘極電極23N之側壁上，側壁31係經由偏移間隔件24形成。在閘極電極23P之側壁上，側壁32係經由偏移間隔件25形成。此等側壁31、32係由(例如)約50nm至70nm厚度之氮化矽(Si3 N4 )膜形成。
在元件形成區12中，一P型源極-汲極區33係經由在閘極電極23N之一側上的P型LDD區26形成。在元件形成區12中，一P型源極-汲極區34係經由在閘極電極23N之另一側上的P型LDD區27形成。
在元件形成區13中，一N型源極-汲極區35係經由在閘極電極23P之一側上的N型LDD區28形成。在元件形成區13中，一N型源極-汲極區36係經由在閘極電極23P之另一側上的N型LDD區29形成。
低電阻矽化層37、38、39、40、41、42係分別在閘極電極23N，源極-汲極區33、35，閘極電極23P及源極-汲極區35、36上形成。此等矽化層37至42係(例如)用矽化鈷(CoSi2 )或矽化鎳(NiSi)形成。
在以上描述構造中，可調整任何不必要提升的臨限電壓，(例如)藉由實行利用相反極性之雜質的反摻雜降低。
作為一替代例，臨限電壓Vth亦可藉由現存技術調整，明確言之係藉由導入氮(N)或氟(F)(參見，例如，Y. Nishida等人之"使用基板離子植入的45nm鎳全矽化閘極/高k CMIS中的性能增強(Performance Enhancement in 45-nm Ni Fully-Silicided Gate/High-k CMIS using Substrate Ion Implantation)"，VLSI Tech.之2007年研討會)。例如，氟係被導入至第一電晶體2之一通道區內成為PFET。此外，氮被導入至第二電晶體3之一通道區內成為NFET。在以上描述構造中，需要降低Vth之雜質的數量可在一技術中更易於減少，其使用此高介電常數(高k)膜作為閘極絕緣膜，以致閘極電極之有效功函數係與頻帶邊緣隔開。
在以上所述構造的半導體裝置1中，作為PFET的第一電晶體2具有由N型多晶矽形成之閘極電極23N，且作為NFET的第二電晶體3具有由P型多晶矽形成之閘極電極23。因此，未形成閘極空乏層，且可獲得一更高閘極電容。在此使用之術語"更高閘極電容"不意指藉由超出所需增加之閘極電容而增加寄生電容。其意指獲得一若未由於閘極空乏發生損害應從小型化固有地得到之閘極電容。
此外，由於閘極絕緣膜21中之閘極電極23的側上例如鉿或鋁的金屬雜質之存在，有效功函數可改變約0.1V至0.3V。
此外，可達到一高臨限電壓，且因此可抑制由於離子化雜質散射之移動性減少以達到電場鬆弛，藉以可減少GIDL(閘極引致汲極洩漏)。
因此，可控制有效功函數而抑制閘極空乏。因此，本發明之具體實施例具有可減少洩漏及可改進移動性之優點。
其次將參考圖2至6描述根據用於一半導體裝置之製造的本發明之第二模式的方法之具體實施例。
如圖2中顯示，元件隔離溝渠14係在半導體基板11中形成以隔離欲用作作用區之元件形成區12、13。為了元件隔離區14的形成，可使用現存元件隔離技術。例如，一矽基板係用作半導體基板11。在氧化矽層係在半導體基板11上形成為氧化層71後，氮化矽膜係形成為硬遮罩層72。
光阻圖案係在元件形成區12、13上形成，及使用此等光阻圖案作為蝕刻遮罩，硬遮罩層72、氧化層71及半導體基板11係順序地蝕刻以形成元件隔離溝渠(溝渠區)15。
此時，半導體基板11被蝕刻(例如)至350nm至400nm的深度。半導體基板11之區(用硬遮罩層72覆蓋之區)係欲用作作用區，且元件隔離溝渠15係欲用作一其中待形成元件隔離區14之區。
其後，元件隔離溝渠15係用氧化矽73埋入。可例如，一良好段差覆蓋之稠密膜可(例如)藉由根據高密度電漿CVD實行氧化矽73之埋入來形成。
藉由化學機械研磨(CMP)，半導體基板11上之任何剩餘氧化矽73被研磨以執行平坦化。在其中形成硬遮罩層72之區中，研磨係執行至遮罩層72上的氧化矽73被移除之此程度。圖2說明在此研磨後之情況。
如圖3中描述，硬遮罩層72(參見圖2)接著被移除。硬遮罩膜72之移除可藉由(例如)用熱磷酸之溼式蝕刻實行，因為硬遮罩層係由氮化矽形成。
結果，元件隔離區14形成具有用氧化矽73埋入之元件隔離溝渠15，及作為作用區之元件形成區12、13係藉由元件隔離區14彼此隔離。
藉由一清洗步驟，氧化層71(參見圖2)被移除。
犧牲氧化膜75係其後在元件形成區12、13的表面上形成。此等犧牲氧化膜75係(例如)由10nm厚度的氧化矽膜形成。
其次，一N井區16係在其中欲形成PFET之元件形成區12中形成。離子植入係執行以形成一埋入層(未顯示)，用於防止FET之貫穿，且執行進一步離子植入以調整Vth。結果，一用於PFET的通道區(未顯示)係在N井區16的一上部分中形成。在用於Vth之調整的離子植入中，可例如導入氟。
此外，一P井區17係在其中欲形成NFET之元件形成區13中形成。離子植入係執行以形成一埋入層(未顯示)，用於防止FET之貫穿，且執行進一步離子植入以調整Vth。結果，一用於NFET之通道區(未顯示)係在P井區17的一上部分中形成。在用於Vth之調整的離子植入中，可例如導入氮。
其後，犧牲氧化膜75被移除。此等犧牲氧化膜75之移除可(例如)藉由用一氟酸溶液的溼式蝕刻實行。圖3說明在犧牲氧化膜75移除前之情況。
其次參考圖4。閘極絕緣膜21係在半導體基板11的元件形成區12、13的表面上形成。此等閘極絕緣膜21可(例如)藉由根據乾式氧化(在700℃之O2 的氧化蒙氣中)造成氧化矽膜形成至約1.5nm至2.0nm厚度。至於一用於以上描述氧化的氧化氣體之範例，氫(H2 )及氧(O2 )之混合氣體及一氧化二氮(N2 O)及氧化氮(NO)的混合氣體可用以取代乾氧(O2 )。除了爐退火以外，亦可使用RTA(快速熱退火)。亦可藉由電漿氮化技術用氮摻雜氧化膜。
金屬雜質22其後造成存在於閘極絕緣膜21中，其係在閘極絕緣膜之閘極電極側上的介面中，或接近該等介面。至於金屬雜質22，可使用鉿、鋁、鋯、鑭、鐠、釔、鈦、鉭及鎢中任一者。使用如一有機金屬化學汽相沈積(MOCVD)方法、原子層沈積(ALD)方法或物理汽相沈積(PVD)方法之膜形成方法，可造成金屬雜質22直接在閘極絕緣膜上21存在。至於一替代例，多晶矽係形成為閘極電極，且接著鉿(Hf)藉由離子植入導入。
當藉由ALD方法造成鉿(Hf)存在成為金屬雜質22時，(例如)極少量鉿(Hf)可藉由依氮(N2 )饋送、四氯化鉿(HfCl4 )之化學吸收、氮(N2 )饋送、水(H2 O)之吸收及氮(N2 )饋送之次序藉由實行循環處理而存在於閘極絕緣膜21上。金屬雜質22可形成(例如)成為閘極絕緣膜21上之鉿原子的數層。
應注意的係金屬雜質22之描述將在其後欲在本文描述的圖5及6中省略。
另一方面，當藉由離子植入導入鉿(Hf)時，係造成多晶矽膜沈積至約100nm，且多晶矽膜係接著在50keV至100keV及約1×1014 原子/cm2 之條件下用Hf離子處理。此時，將鉿離子之平均範圍係設定在多晶矽的底部四周，換句話說，在其中需要導入鉿之位置處。
在經受以上描述之金屬雜質22的導入處理之閘極絕緣膜21(參見圖4)上，電極形成膜75係接著形成以形成閘極電極。此等電極形成膜75係(例如)由多晶矽形成。至於一用於電極形成膜75之形成的說明性方法，單矽烷(SiH4 )係用作一饋送氣體，沈積溫度係設定在580℃至620℃，且藉由一減壓CVD方法，多晶矽形成為沈積至100nm至150nm的厚度。
其次，硼(B)被導入用於NFET之閘極電極區處的電極形成膜75，及/或磷(P)被導入用於PFET之閘極電極區處的電極形成膜75。至於導入之條件，設定以致雜質(多數雜質)不到達閘極絕緣膜21係足夠。當導入硼離子(B)時，(例如)二氟化硼離子(BF2 + )係用作雜質，且植入能量及劑量可在5keV及5×1015 原子/cm2 。另一方面，當導入磷離子(P+ )時，植入能量及劑量可在5keV及5×1015 原子/cm2 。
其後，硬遮罩層76係在電極形成膜75上形成。此等硬遮罩層76係(例如)由氮化矽膜形成，且係藉由一減壓化學汽相沈積(LP-CVD)方法形成至(例如)約50nm至100nm厚度。
在藉由光阻塗布實行光阻膜之形成及藉由微影技術圖案化光阻膜後，硬遮罩層76及電極形成膜75係接著透過作為遮罩之圖案化光阻膜(未顯示)經受各向異性蝕刻以形成閘極電極(23)(23N、23P)。
如圖5中說明，偏移間隔件24、25係形成在個別閘極電極23及硬遮罩層76的側壁上。此等偏移間隔件24、25之形成可(例如)藉由根據LP-CVD沈積氮化矽(Si3 N4 )膜至(例如)約5nm至15nm的厚度，以致覆蓋個別硬遮罩層76及閘極電極23，且接著實行各向異性蝕刻以留下個別閘極電極23及硬遮罩層76之側壁的氮化矽膜。
在例如用一光阻形成一離子植入遮罩(未顯示)以致離子植入遮罩覆蓋用於NFET之元件形成區13後，P型LDD區26、27係形成在用於PFET之元件形成區12中。此等P型LDD區26、27可藉由(例如)在3keV至5keV之植入能量下依5×1014 原子/cm2 至2×1015 原子/cm2 之劑量執行二氟化硼離子(BF2 + )之離子植入至元件形成區12來形成。
其後，係移除離子植入遮罩。
在例如用一光阻形成一離子植入遮罩(未顯示)以致離子植入遮罩覆蓋用於PFET之元件形成區12後，N型LDD區28、29係形成在用於NFET之元件形成區13中。此等N型LDD區28、29可藉由(例如)在5keV至10keV之植入能量下依5×1014 原子/cm2 至2×1015 原子/cm2 之劑量執行砷離子(As+ )之離子植入至元件形成區13來形成。
其後，係移除離子植入遮罩。
P型LDD區26、27或N型LDD區28、29可在其他LDD區前形成。
為了抑制短通道效應，所謂"光暈"植入通常係與各LDD之形成並行的執行。例如，基板表面被分成四個區域，且從相對於基板表面之45度(角度)之方向起，硼離子(B+ )係依12keV之植入能量及3×1013 原子/cm2 傾斜地離子植入至NFET內，且砷離子(As+ )係依70keV之植入能量及2×1013 原子/cm2 傾斜地離子植入至PFET內。
側壁31係經由偏移間隔件24其次形成在閘極電極23N及硬遮罩層76的側壁上。同時，側壁32係經由偏移間隔件25形成在閘極電極23P及硬遮罩層76的側壁上。側壁31、32之形成係(例如)藉由根據電漿CVD沈積氮化矽(Si3 N4 )至50nm至70nm厚度，以致其覆蓋硬遮罩層76，偏移間隔件24、25及類似者，根據電漿CVD沈積氧化矽(SiO2 )至50nm至70nm厚度，且接著將各向異性蝕刻應用於氧化矽膜及氮化矽膜。
在蝕刻期間，閘極電極23N、23P上的硬遮罩層76亦一起蝕刻。
結果，閘極電極23N、23P係在其頂部表面處曝露。圖5說明在硬遮罩層76之移除前的情況。
在(例如)用一光阻形成一離子植入遮罩(未顯示)以致離子植入遮罩覆蓋用於NFET之元件形成區13後，P型源極-汲極區33、34係形成在用於PFET之元件形成區12中。此等P型LDD區33、34可藉由(例如)在5keV至10keV之植入能量下依在5×1014 原子/cm2 至2×1015 原子/cm2 的劑量，執行二氟化硼離子(BF2 + )至元件形成區12的離子植入來形成。
其後，移除離子植入遮罩。
在(例如)用一光阻形成一離子植入遮罩(未顯示)以致離子植入遮罩覆蓋用於PFET之元件形成區12後，N型源極-汲極區35、36係形成在用於NFET之元件形成區13中。此等N型源極-汲極區35、36可藉由(例如)在40keV至50keV之植入能量下依在1×1015 原子/cm2 至2×1015 原子/cm2 的劑量，執行砷離子(As+ )至元件形成區13的離子植入來形成。
其後，移除離子植入遮罩。
此時由於在用於NFET之閘極電極23P中的硼(B)對於活化比砷更敏感，除非砷大量植入否則不反轉半導電類型。此外，由於在用於PFET之閘極電極23N中的磷(P)對於活化係遠比硼(B)更敏感，且因此除非硼(B)大量植入否則不反轉半導電類型。
P型源極-汲極區33、34或N型源極-汲極區35、36可在其他源極-汲極區前形成。
雜質之活化係接著在1000℃及5秒之條件下藉由RTA(快速熱退火)實行以構造由P型絕緣閘極場效電晶體(PFET)組成之第一電晶體2，及由N型絕緣閘極場效電晶體(NFET)組成之第二電晶體3。
一金屬膜係其次形成以實行矽化。至於此金屬膜的一範例，係使用一鈷(Co)膜。鈷膜係(例如)藉由濺鍍沈積鈷(Co)至6nm至8nm的厚度形成。
其後，RTA係在500℃至600℃及30秒之條件下僅在矽上實行矽化(CoSi)。氧化膜上之未反應鈷(Co)係接著藉由溼式蝕刻移除。在溼式蝕刻中，係使用一由硫酸(H2 SO4 )及過氧化氫溶液組成之所謂過氧化氫硫酸混合物。
RTA係其後在650℃至850℃實行達到30秒以在閘極電極23N，源極-汲極區33、34、閘極電極23P及源極-汲極區35、36上產生低電阻CoSi2 ，因此形成低電阻矽化層37、38、39、40、41、42。
與矽化鈷不同，亦可使用藉由沈積鎳(Ni)、或鎳鉑(NiPt)且使其經受一矽化反應獲得的矽化鎳(NiSi)。
如圖6中描述，一蝕刻停止層43係其次形成在矽化層37至42所形成之整個表面上。此蝕刻停止層43係(例如)由氮化矽膜形成。
此外，係形成一層間絕緣膜44。在(例如)藉由CVD沈積氧化矽(SiO2 )膜至一約300nm至1,000nm的厚度後，層間絕緣膜44之表面係藉由化學機械研磨(CMP)平坦化。此研磨係實行直至閘極電極23N、23P上之層間絕緣膜44的厚度變成100nm至800nm。
藉由相關技術中之微影技術及蝕刻技術，互連孔45至50係在層間絕緣膜44中形成以致其延伸至個別矽化層37至42中。由於蝕刻停止層43已形成，蝕刻可藉由針對互連孔45至50之形成設定蝕刻條件以致可確保一對於氮化矽之選擇比而在個別矽化層37至42上之氮化矽處停止。
結果，可避免對於矽化層37至42之的任何過量蝕刻，以致可減少用於減少接面洩漏之補償離子的植入。
氮化矽接著僅移除如蝕刻停止43的厚度一般多以形成互連孔45至50。
在個別互連孔45至50的內壁上，由(例如)鈦(Ti)組成之膜係形成為黏著層(未顯示)，且由(例如)氮化鈦(TiN)組成之膜係接著形成為阻障金屬層(未顯示)。
其後，鎢(W)係(例如)藉由CVD沈積以致個別互連孔45至50被埋入，且層間絕緣膜44上之任何剩餘鎢(W)、阻障金屬層及黏著層係(例如)藉由CMP移除。
結果，由鎢(W)組成之插塞51至56係經由黏著層及阻障金屬層在個別互連孔45至50中形成。
為了形成鈦(Ti)膜作為黏著層及氮化鈦(TiN)膜作為阻障金屬層，一諸如利用IMP(離子金屬電漿)之濺鍍的方法可用以取代CVD，且可使用總回蝕取代CMP。
其後，係形成互連導體57至62以接觸個別插塞51至56。互連導體之此形成係藉由一在相關技術中之互連導體形成技術實行。互連導體57至62係以用於相關技術之半導體裝置中的互連導體材料形成，例如鋁、銅、高熔點金屬、如金屬矽化物之金屬化合物。
一CMOS電路係如以上描述形成。導體層允許多層互連。取決於應用目的，導體層可依此多層互連之形式構造。
導體層亦可用銅或其類似者之導體形成同時使用一溝渠佈線結構(例如鑲嵌結構、雙重鑲嵌結構或其類似者)。
根據以上描述的製造方法，不形成任何閘極空乏層且可獲得一更高閘極電容，因為由N型多晶矽組成之閘極電極23N係在第一電晶體2中形成為PFET，且由P型多晶矽組成之閘極電極23P係在第二電晶體3中形成為NFET。在此使用之術語"更高閘極電容"不意指藉由超出所需增加閘極電容而增加寄生電容。其意指獲得一若未由於閘極空乏發生損害其應可固有地從小型化得到之閘極電容。
此外，閘極絕緣膜21係用如鉿或鋁之金屬雜質22提供在閘極電極23的側上。其因此可(例如)藉由約0.1V至0.3V改變有效功函數。
因為可達到一高臨限電壓，GIDL(閘極引致汲極洩漏)可藉由抑制由於離子化雜質散射之移動性減少而減少且達到電場鬆弛。
因為可控制有效功函數而抑制閘極空乏，故本發明具有可減少洩漏及可改進移動性之優點。
習知此項技術人士應瞭解，可取決於設計要求及其他因素進行各種修改、組合、子組合及變更，只要其係在隨附申請專利範圍或其等效內容的範疇內即可。
1．．．半導體裝置
2．．．PFET的第一電晶體
3．．．NFET的第二電晶體
11．．．半導體基板
12．．．元件形成區
13．．．元件形成區
14．．．元件隔離區
15．．．元件隔離溝渠
16．．．N井區
17．．．P井區
21．．．閘極絕緣膜
22．．．金屬雜質
23．．．閘極電極
23N．．．閘極電極
23P．．．閘極電極
24．．．偏移間隔件
25．．．偏移間隔件
26．．．P型LLD(輕度摻雜汲極)區
27．．．P型LLD(輕度摻雜汲極)區
28．．．N型LLD(輕度摻雜汲極)區
29．．．N型LLD(輕度摻雜汲極)區
31．．．側壁
32．．．側壁
33．．．P型源極-汲極區
34．．．P型源極-汲極區
35．．．N型源極-汲極區
36．．．N型源極-汲極區
37．．．低電阻矽化層
38．．．低電阻矽化層
39．．．低電阻矽化層
40．．．低電阻矽化層
41．．．低電阻矽化層
42．．．低電阻矽化層
43．．．蝕刻停止層
44．．．層間絕緣膜
45．．．互連孔
46．．．互連孔
47．．．互連孔
48．．．互連孔
49．．．互連孔
50．．．互連孔
51．．．插塞
52．．．插塞
53．．．插塞
54．．．插塞
55．．．插塞
56．．．插塞
57．．．互連導體
58．．．互連導體
59．．．互連導體
60．．．互連導體
61．．．互連導體
62．．．互連導體
71．．．氧化層
72．．．硬遮罩層
73．．．氧化矽
75．．．犧牲氧化膜
76．．．硬遮罩層
121．．．閘極絕緣膜
122．．．鉿(Hf)
123．．．閘極電極
圖1係一示意地說明根據本發明之第一具體實施例的半導體裝置之具體實施例的示意性斷面構造圖。
圖2係一描述根據用於製造半導體裝置之本發明第二具體實施例的方法之具體實施例的斷面製造步驟圖。
圖3係一描述根據用於製造半導體裝置之本發明第二具體實施例的方法之具體實施例的另一斷面製造步驟圖。
圖4係一描述根據用於製造半導體裝置之本發明第二具體實施例的方法之具體實施例的進一步斷面製造步驟圖。
圖5係一描述根據用於製造半導體裝置之本發明第二具體實施例的方法之具體實施例的更進一步之斷面製造步驟圖。
圖6係一描述根據用於製造半導體裝置之本發明第二具體實施例的方法之具體實施例的又進一步斷面製造步驟圖。
圖7係一示意地說明在現存半導體裝置中之閘極電極部分的示意性斷面構造圖。
1．．．半導體裝置
2．．．PFET的第一電晶體
3．．．NFET的第二電晶體
11．．．半導體基板
12．．．元件形成區
13．．．元件形成區
14．．．元件隔離區
21．．．閘極絕緣膜
22．．．金屬雜質
23．．．閘極電極
23N．．．閘極電極
23P．．．閘極電極
24．．．偏移間隔件
25．．．偏移間隔件
26．．．P型LLD(輕度摻雜汲極)區
27．．．P型LLD(輕度摻雜汲極)區
31．．．側壁
32．．．側壁
33．．．P型源極-汲極區
34．．．P型源極-汲極區
37．．．低電阻矽化層
38．．．低電阻矽化層
39．．．低電阻矽化層
40．．．低電阻矽化層
41．．．低電阻矽化層
42．．．低電阻矽化層

Claims (4)

  1. 一種半導體裝置，其包括：一第一導電類型之一絕緣閘極場效電晶體作為一第一電晶體，該第一電晶體具有一閘極絕緣膜及一閘極電極；及一與該第一導電類型相反之一第二導電類型的絕緣閘極場效電晶體作為一第二電晶體，該第二電晶體具有一閘極絕緣膜及一閘極電極；其中該第一電晶體之該閘極絕緣膜及該第二電晶體的該閘極絕緣膜係分别提供在該等閘極電極的側上；及該第一電晶體之該閘極電極包括該第二導電類型的多晶矽，或該第二電晶體之該閘極電極包括該第一導電類型的多晶矽，或該第一電晶體之該閘極電極包括該第二導電類型的多晶矽且該第二電晶體之該閘極電極包括該第一導電類型之多晶矽，且進一步其中大致上沒有閘極空乏區形成，且金屬雜質形成於該閘極絕緣膜上數個原子層厚。
  2. 如請求項1之半導體裝置，其中該金屬雜質係選自由鉿、鋁、鋯、鑭、鐠、釔、鈦、鉭及鎢組成的該群組。
  3. 如請求項1之半導體裝置，其中該第一電晶體係一P型場效電晶體，該第二電晶體係一N型場效電晶體，及該第一電晶體之該閘極電極包括N型多晶矽，或該第二電晶體之該閘極電極包括P型多晶矽，或該第一電晶 體之該閘極電極包括N型多晶矽且該第二電晶體之該閘極電極包括P型多晶矽。
  4. 如請求項3之半導體裝置，其中該第一電晶體包括在其一通道中導入之氟，及該第二電晶體包括在其一通道中導入的氮。
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