TWI649876B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明使半導體裝置的性能提高。本發明之半導體裝置具備：SOI基板SB1，以及形成於SOI基板SB1的MISFETQ1。SOI基板SB1具有：基體SS1、形成在基體SS1上的接地平面區域GP、形成在接地平面區域GP上的BOX層3，以及形成在BOX層3上的SOI層4。基體SS1，由矽所構成，接地平面區域GP，包含由矽碳化物所構成的半導體區域1。

Description

半導體裝置及其製造方法
本發明，係關於一種半導體裝置以及其製造方法，例如，可適當應用在具備形成於SOI(Silicon On Insulator，絕緣層上覆矽晶)基板的半導體元件的半導體裝置以及其製造方法。
隨著半導體裝置朝向高積體化發展，MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)等的場效電晶體也根據尺度化規則而細微化。然而，伴隨著場效電晶體的細微化，因為出現短通道效應，或是閾值電壓的均一性降低等原因，半導體裝置的性能便容易降低。
另一方面，形成了埋在大塊基板上的氧化膜亦即BOX(Buried Oxide，埋藏氧化物)層與半導體層亦即SOI(Silicon On Insulator，絕緣層上覆矽晶)層的SOI基板上的MISFET，比起大塊基板上的MISFET而言，更容易抑制短通道效應，且可縮小閾值電壓的差異等，故半導體裝置的性能較優異。據此，吾人認為，SOI基板上的MISFET，係為了實現電路線寬為40nm世代以後的半導體裝置或低電力運作的半導體裝置所必要的技術。
日本特開2013-191760號公報(專利文獻1)揭示了一種在半導體裝置中，在由矽基板、BOX層以及SOI層所構成的半導體基板的主面上形成場效電晶體的技術。
日本特開2004-349315號公報(專利文獻2)揭示了一種以貼合回蝕法製造出氧化膜層、SiC磊晶層、具有晶格變形的矽層依序形成在矽基板上的變形SOI基板晶圓的技術。
【先前技術文獻】
【專利文獻】
【專利文獻1】日本特開2013-191760號公報
【專利文獻2】日本特開2004-349315號公報
關於上述的SOI基板上的MISFET，存在一種使用以薄膜方式埋入的氧化膜上的SOI(Silicon On Thin Buried oxide，SOTB，埋藏氧化物上覆矽晶)技術，並具備作為完全空乏型SOI(Fully Depleted Silicon On Insulator，FD-SOI)的MISFET的半導體裝置。在該等作為FD-SOI的MISFET中，位於閘極電極下的部分的SOI層，係雜質濃度十分低的通道，或是並未導入雜質的通道，亦即所謂的無摻雜通道。
當MISFET為無摻雜通道的SOI時，閾值電壓，可藉由閘極電極的功函數進行調整，或是在BOX層下部的基體內，設置相當於背部閘極的接地平面區域，並藉由該接地平面區域的內部電位(Built-in Potential)進行調整。
然而，當使用多晶矽膜作為閘極電極所包含的導電膜時，由於導電膜的功函數會受到形成源極、汲極區域時的離子注入的注入條件的影響，故自由地調整導電膜的功函數有其困難。因此，閾值電壓的調整，係根據形成接地平面區域時的離子注入量來調整內部電位，為較佳的態樣。
另一方面，在對接地平面區域實施離子注入後，於實施活性化退火時，所注入之雜質離子容易擴散。因此，在實施活性化退火後，接地平面區域整體的雜質濃度的平均值會降低。如是，由於接地平面區域的內部電位的絶對值變小，故閾值電壓的可調整範圍變窄，半導體裝置的性能降低。
其他的問題與新穎性特徵，根據本說明書的記述以及所附圖式應可明瞭。
若根據本發明一實施態樣，半導體裝置，具備SOI基板，以及形成於SOI基板的MISFET。SOI基板，具有：基體、形成在基體上的接地平面區域、形成在接地平面區域上的BOX層，以及形成在BOX層上的SOI層。基體，由矽所構成，接地平面區域，包含由SiC所構成的p型半導體區域。
另外，若根據本發明另一實施態樣，半導體裝置的製造方法，具備：準備SOI基板的步驟，以及於SOI基板形成MISFET的步驟。在準備SOI基板的步驟中， 係準備好具有基體、形成在基體上的半導體區域、形成在半導體區域上的BOX層，以及形成在BOX層上的SOI層的SOI基板。基體，由矽所構成，半導體區域，由SiC所構成。在將MISFET形成於SOI基板的步驟中，會將雜質導入半導體區域。
若根據本發明其中一實施態樣，便可使半導體裝置的性能提高。
1、1a、2、2a、101‧‧‧半導體區域
3‧‧‧BOX層
3a‧‧‧絶緣層
4‧‧‧SOI層
5‧‧‧元件分離溝
6‧‧‧元件分離膜
7‧‧‧井區域
11、13‧‧‧絶緣膜
12‧‧‧導電膜
14a~14c‧‧‧半導體膜
AR0‧‧‧元件分離區域
AR1‧‧‧MISFET形成區域
AR2、AR3‧‧‧區域
CH‧‧‧通道區域
CN‧‧‧接觸孔
CP‧‧‧帽蓋膜
CR‧‧‧接觸區域
EX1、EX2‧‧‧延伸區域
GE‧‧‧閘極電極
GI‧‧‧閘極絶緣膜
GP‧‧‧接地平面區域
IF1、IF2、IL2‧‧‧絶緣膜
IL1‧‧‧層間絶緣膜
LB‧‧‧疊層體
ML1‧‧‧配線
OP‧‧‧開口部
PG‧‧‧栓塞
PS‧‧‧主面
Q1、Q2‧‧‧MISFET
SB1、SB101‧‧‧SOI基板
SB2、SB3‧‧‧半導體基板
SD1、SD2‧‧‧源極、汲極區域
SL‧‧‧金屬矽化物層
SS1、SS2、SS3‧‧‧基體
SS21‧‧‧表層部
SW1、SW2‧‧‧側壁間隔件
S11~S51‧‧‧步驟
TH1、TH2‧‧‧厚度
△Rp‧‧‧半高寬
【圖1】係實施態樣1的半導體裝置的主要部位剖面圖。
【圖2】係表示實施態樣1的半導體裝置的製造步驟的一部分的程序流程圖。
【圖3】係表示實施態樣1的半導體裝置的製造步驟的一部分的程序流程圖。
【圖4】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖5】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖6】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖7】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖8】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖9】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖10】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖11】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖12】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖13】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖14】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖15】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖16】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖17】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖18】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖19】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖20】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖21】係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
【圖22】係表示實施態樣1的變化實施例的半導體裝置的製造步驟的一部分的程序流程圖。
【圖23】係實施態樣1的變化實施例的半導體裝置的製造步驟中的主要部位剖面圖。
【圖24】係實施態樣1的變化實施例的半導體裝置的製造步驟中的主要部位剖面圖。
【圖25】係實施態樣1的變化實施例的半導體裝置的製造步驟中的主要部位剖面圖。
【圖26】係實施態樣1的變化實施例的半導體裝置的製造步驟中的主要部位剖面圖。
【圖27】係實施態樣1的變化實施例的半導體裝置的製造步驟中的主要部位剖面圖。
【圖28】係比較例1的半導體裝置的主要部位剖面圖。
【圖29】係表示SOI基板的厚度方向的雜質的濃度分布圖。
【圖30】係實施態樣2的半導體裝置的主要部位剖面圖。
【圖31】係表示實施態樣2的半導體裝置的製造步驟的一部分的程序流程圖。
【圖32】係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
【圖33】係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
【圖34】係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
【圖35】係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
【圖36】係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
【圖37】係SOI基板的厚度方向的雜質的濃度分布圖。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行說明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充說明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數值、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，根據圖式詳細說明代表性實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複說明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的說明原則上不重複。
再者，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。
(實施態樣1)
<半導體裝置的構造>
首先，針對本實施態樣1的半導體裝置，參照圖式進行說明。圖1，係實施態樣1的半導體裝置的主要部位剖面圖。
如圖1所示的，本實施態樣1的半導體裝置，具備作為半導體基板的SOI基板SB1，以及形成於SOI基板SB1的作為場效電晶體的MISFETQ1。
在本實施態樣1的半導體裝置中，MISFETQ1，係使用SOTB技術者，且係使用FD-SOI技術者。亦即，在本實施態樣1的半導體裝置中，位在MISFETQ1的閘極電極之下的部分的SOI層，係雜質濃度十分低的通道，或者，係並未導入雜質的通道，亦即所謂的無摻雜通道。
首先，針對SOI基板SB1的具體構造進行說明。SOI基板SB1具有：基體SS1、接地平面區域GP、作為絶緣層(亦即埋入氧化膜)的BOX層3，以及作為半導體層的SOI層4。在基體SS1上，形成了接地平面區域GP，在接地平面區域GP上，形 成了BOX層3，在BOX層3上，形成了SOI層4。另外，於SOI層4，形成了作為半導體元件的MISFETQ1。
另外，在本案說明書中，為了方便說明，將SOI基板SB1的主面PS，定義為SOI層4的頂面。
基體SS1，例如係由矽(Si)基板所構成，較佳的態樣為，由矽單結晶基板所構成。BOX層3，例如由氧化矽膜所構成。BOX層3的厚度，例如為30nm左右。SOI層4，例如由矽單結晶層所構成。SOI層4的厚度，例如為20nm左右。
接地平面區域GP，包含半導體區域1。半導體區域1，例如係由矽碳化物(SiC)膜等所構成，且具有比由矽(Si)基板所構成的基體SS1所具有之雜質擴散係數更小的雜質擴散係數。另外，當MISFETQ1為n通道型的MISFET時，會對半導體區域1導入例如由硼(B)等所構成的p型雜質，半導體區域1為p型的半導體區域。
藉此，如後述用圖29所說明的，比起半導體區域1係由基體SS1的一部分所構成而基體SS1例如係由矽(Si)基板所構成等的由矽所構成的情況而言，更可降低半導體區域1的雜質擴散係數。因此，即使在活性化退火後，仍可提高半導體區域1的雜質濃度，並可增大相對於SOI層4的半導體區域1的電位，亦即內部電位Vbi的絶對值。藉此，便可擴大MISFETQ1的閾值電壓的可變範圍。半導體區域1的厚度TH1，為對接地平面區域的離子注入的峰值的半高寬，例如為70nm左右。
較佳的態樣為，由SiC所構成的半導體區域1，在由Si所構成的基體SS1上磊晶成長。藉此，比起對由Si所構成的基體SS1的上層部注入碳(C)離子而形成由SiC所構成的半導體區域1的情況而言，更可增加半導體區域1的厚度TH1。另外，當半導體區域1磊晶成長時，比起半導體區域1利用離子注入方式形成的情況而言，更可輕易使導入半導體區域1中的碳量增加。
另外，半導體區域1在基體SS1上磊晶成長，意指當半導體區域1在基體SS1上成長時，半導體區域1係以所成長之半導體區域1的結晶對齊基底的基體SS1的結晶面排列的方式成長。
較佳的態樣為，將矽碳化物(SiC)的組成式表述為Si1-xCx時的x，亦即相對於矽(Si)與碳(C)之和的碳組成比，在0.01以上。當x在0.01以上時，比起半導體區域1由Si所構成的情況而言，可更確實地降低半導體區域1的雜質擴散係數。
更佳的態樣為，x為0.01~0.10。當x在0.10以下時，便可對基體SS1的上層部注入碳離子而輕易形成由SiC所構成的半導體區域1。
再更佳的態樣為，x為0.01~0.014。當x在0.014以下時，由於基體SS1的Si的結晶格子與半導體區域1的SiC的結晶格子的晶格常數的差較小，故可防止或抑制由SiC所構成的半導體區域1變形。
另外，如後述用圖29所說明的，較佳的態樣為，半導體區域1的厚度方向的雜質濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，半導體區域1的厚度TH1，比峰值的半高寬△Rp更厚。或者，較佳的態樣為，半導 體區域1的厚度方向的雜質濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，半導體區域1的頂面的雜質濃度，以及，半導體區域1的底面的雜質濃度，均比峰值的雜質濃度的一半更小。
藉此，由於至少具有峰值的雜質濃度(亦即峰值的1/2以上的雜質濃度)的部分，為半導體區域1的內部所包含，故可確實地提高半導體區域1的雜質濃度。然後，即使在進行過活性化退火之後，仍可防止或抑制接地平面區域GP整體的雜質濃度的平均值降低。
另外，SOI基板SB1，具有元件分離區域AR0，以及作為活性區域的MISFET形成區域AR1。元件分離區域AR0與MISFET形成區域AR1，被劃定在SOI基板SB1的主面PS側。在元件分離區域AR0中，於元件分離溝5的內部，形成了由絶緣膜所構成的元件分離膜6。MISFET形成區域AR1，係被元件分離區域AR0所區劃的區域，於MISFET形成區域AR1，形成了MISFETQ1。
本實施態樣1，係針對在MISFET形成區域AR1形成n通道型的MISFETQ1的情況進行說明。然而，亦可在有別於MISFET形成區域AR1的MISFET形成區域，形成導電型為相反導電型的p通道型的MISFET，另外，亦可形成CMISFET(Complementary MISFET，互補式金屬絕緣體半導體場效電晶體)等。
當在有別於MISFET形成區域AR1的MISFET形成區域，形成p通道型的MISFET時，會在該另外的MISFET形成區域，對與MISFET形成區域AR1的半導體區域1形成在同一層的半導體區域，導入n型雜質，該半導體區域，為n型的半導體區域。
在MISFET形成區域AR1，於基體SS1的上層部，形成了井區域7。井區域7，係例如導入了硼(B)等的p型雜質的p型半導體區域。井區域7的雜質濃度，例如為5×1017~5×1018cm-3左右。
井區域7，在俯視下，從MISFET形成區域AR1形成到MISFET形成區域AR1的外部的區域AR2。在MISFET形成區域AR1與區域AR2之間，設置了元件分離區域AR0。於形成在區域AR2的部分的井區域7的上層部，形成了接觸區域CR。在接觸區域CR上，形成了貫通BOX層3以及SOI層4並到達井區域7的開口部OP，接觸區域CR在開口部OP的底部露出。該接觸區域CR露出的區域AR2，稱為分接部，係形成與接觸區域CR電連接的栓塞PG的區域。亦即，區域AR2，在接觸區域CR上，形成栓塞PG，位於區域AR2的部分的井區域7，透過接觸區域CR，與栓塞PG電連接。
位於區域AR2的部分的井區域7，亦可透過接觸區域CR以及栓塞PG，與施加基板偏壓的電壓產生電路電連接。藉此，便可對接地平面區域GP施加基板偏壓，比起並未對接地平面區域GP施加基板偏壓的情況而言，可更進一步擴大MISFETQ1的閾值電壓的可變範圍。
另外，當在有別於MISFET形成區域AR1的MISFET，形成區域形成p通道型的MISFET時，會在該另外的MISFET形成區域，於基體SS1的上層部，形成n型的井區域。
另外，於區域AR3，形成了MISFETQ2。該MISFETQ2主要係使用於輸入輸出電路等的高耐壓電晶體。MISFETQ2與MISFETQ1不同，係形成於SOI層4以及BOX層3被除去的基體SS1的表面。另外，以下的圖式為了簡化說明，除有其必要時之外，將省略區域AR3與MISFETQ2的說明。
接著，針對形成於MISFET形成區域AR1的n通道型的MISFETQ1的具體構造進行說明。
MISFETQ1具有：由SOI層4所構成的通道區域CH、閘極絶緣膜GI、閘極電極GE、絶緣膜IF1以及IF2、由SOI層4所構成的延伸區域EX1以及EX2、側壁間隔件SW1以及SW2、作為半導體區域的源極、汲極區域SD1以及SD2。
另外，在本案說明書中，為了方便說明，將MISFETQ1視為由通道區域CH、延伸區域EX1以及EX2等形成在比BOX層3更上方的部分所構成的構件。然而，MISFETQ1的閾值電壓Vth，係由閘極電極GE所包含之導電膜的功函數所調整，同時係由相當於背部閘極的接地平面區域GP的內部電位Vbi所調整。
在MISFET形成區域AR1中，閘極電極GE，隔著閘極絶緣膜GI形成在由SOI層4所構成的通道區域CH上。
閘極絶緣膜GI，例如係氧化矽膜或氮氧化矽膜。或者，閘極絶緣膜GI，例如，亦可使用氧化鉿(HfO2)膜、氧化鋯(ZrO2)膜、氧化鋁(Al2O3)膜、氧化鉭(Ta2O5)膜或氧化鑭(La2O3)膜等的金屬氧化物膜(High-k膜)。再者，閘極絶緣膜GI，亦可使用氧化矽膜或氮氧化矽膜與High-k膜的堆疊膜。
另外，在本案說明書中，所謂High-k膜，意指具有比氮化矽膜的介電常數更高的介電常數的膜層，亦即高介電常數膜。
閘極電極GE，例如係由導入了雜質的低電阻率的多晶矽膜(亦即摻雜聚矽膜)所構成。或者，閘極電極GE，例如，亦可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜或碳氮化鉭(TaCN)膜等的金屬膜。
另外，閘極電極GE，亦可使用具有該等金屬膜與多晶矽膜的堆疊構造者，亦即金屬嵌入多晶矽堆疊構造(Metal Inserted Poly-silicon Stack，MIPS)者。
在MISFET形成區域AR1中，在俯視下，在閘極電極GE的兩側之中，在位於一側的部分的SOI層4形成延伸區域EX1，在位於另一側的部分的SOI層4形成延伸區域EX2。延伸區域EX1以及EX2，各自係導入了例如磷(P)或砷(As)等的n型雜質的n型半導體區域。延伸區域EX1以及EX2的各自的雜質濃度，例如在2×1019cm-3左右以上，更宜在1×1020cm-3左右以上。
另外，當在有別於MISFET形成區域AR1的MISFET形成區域，形成p通道型的MISFET時，會在該另外的MISFET形成區域，對與MISFET形成區域AR1的SOI層4形成在同一層的SOI層，注入p型的雜質離子，形成p型的延伸區域。
在俯視下，於閘極電極GE的一側的側面，隔著作為偏置間隔件的絶緣膜IF1，形成了作為側壁絶緣膜的側壁間隔件SW1。另外，在俯視下，於閘極電極 GE的另一側的側面，隔著作為偏置間隔件的絶緣膜IF2，形成了作為側壁絶緣膜的側壁間隔件SW2。側壁間隔件SW1以及SW2，各自係由例如氧化矽膜所構成。
在MISFET形成區域AR1中，在俯視下，在夾著側壁間隔件SW1位於閘極電極GE的相反側的部分的SOI層4上，亦即在延伸區域EX1上，形成了由藉由選擇磊晶成長所成長之磊晶矽膜所構成的源極、汲極區域SD1。另外，在MISFET形成區域AR1中，在俯視下，在夾著側壁間隔件SW2位於閘極電極GE的相反側的部分的SOI層4上，亦即在延伸區域EX2上，形成了由藉由選擇磊晶成長所成長之磊晶矽膜所構成的源極、汲極區域SD2。
源極、汲極區域SD1以及SD2，各自係導入了例如磷(P)或砷(As)等的n型雜質的n型半導體區域。源極、汲極區域SD1以及SD2的各自的雜質濃度，均比延伸區域EX1以及EX2的雜質濃度更高，例如在5×1020cm-3左右以上。
源極、汲極區域SD1，與延伸區域EX1接觸，源極、汲極區域SD1的n型雜質濃度，比延伸區域EX1的n型雜質濃度更高。另外，源極、汲極區域SD2，與延伸區域EX2接觸，源極、汲極區域SD2的n型雜質濃度，比延伸區域EX2的n型雜質濃度更高。
藉此，便可形成具有由延伸區域EX1與比其雜質濃度更高的源極、汲極區域SD1所構成的LDD(Lightly Doped Drain，輕摻雜汲極)構造的源極、汲極區域。而且，可形成具有由延伸區域EX2與比其雜質濃度更高的源極、汲極區域SD2所構成的LDD構造的源極、汲極區域。
或者，源極、汲極區域SD1以及SD2，各自亦可使用對在俯視下夾著側壁間隔件SW1位於閘極電極GE的相反側或是夾著側壁間隔件SW2位於閘極電極GE的相反側的部分的SOI層4導入n型雜質所形成的源極、汲極區域。
在MISFET形成區域AR1中，於源極、汲極區域SD1以及SD2，還有閘極電極GE的各自的表面，利用例如自我對準矽化物(Salicide，Self Aligned Silicide)技術，形成鈷矽化物層或鎳矽化物層等的金屬矽化物層SL。另外，在區域AR2中，於接觸區域CR的頂面，形成了金屬矽化物層SL。
在SOI基板SB1的主面PS上，以覆蓋n通道型的MISFETQ1的方式，形成了層間絶緣膜IL1。層間絶緣膜IL1，例如，由氧化矽膜的單體膜或是氮化矽膜與比其更厚的氧化矽膜的堆疊膜等所構成，層間絶緣膜IL1的頂面，經過平坦化處理。
於層間絶緣膜IL1形成了接觸孔CN，在接觸孔CN內，形成了導電性的栓塞PG。在MISFET形成區域AR1中，接觸孔CN以及栓塞PG，分別形成在源極、汲極區域SD1以及SD2上還有閘極電極GE上(圖中未顯示)等處，在區域AR2中，接觸孔CN以及栓塞PG，形成在接觸區域CR上。在MISFET形成區域AR1中，栓塞PG的底部，分別與源極、汲極區域SD1以及SD2還有閘極電極GE(圖中未顯示)等電連接，在區域AR2中，栓塞PG的底部，與接觸區域CR電連接。
在埋入了栓塞PG的層間絶緣膜IL1上，形成了例如由氧化矽膜等所構成的絶緣膜IL2，在形成於絶緣膜IL2的配線溝(亦即開口部)的內部，形成了作為第1層配線的配線ML1。在MISFET形成區域AR1中，配線ML1，透過栓塞PG，分別與 源極、汲極區域SD1以及SD2還有閘極電極GE(圖中未顯示)等電連接，在區域AR2中，配線ML1，透過栓塞PG，與接觸區域CR電連接。
配線ML1，可使用例如由金屬鑲嵌技術所形成的以銅(Cu)為主導體膜的導體膜，惟作為其他的態樣，亦可使用形成圖案的例如鎢(W)膜或鋁(Al)膜等的導體膜。
<半導體裝置的製造方法>
接著，針對本實施態樣1的半導體裝置的製造方法進行說明。圖2以及圖3，係表示實施態樣1的半導體裝置的製造步驟的一部分的程序流程圖。圖4~圖21，係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。
在本實施態樣1中，係針對在MISFET形成區域AR1形成n通道型的MISFETQ1(參照圖19)的情況進行說明。然而，亦可在有別於MISFET形成區域AR1的MISFET形成區域，形成導電型相反的p通道型的MISFET，另外，亦可形成CMISFET(Complementary MISFET，互補式金屬絕緣體半導體場效電晶體)等。
首先，用圖4~圖7，說明準備SOI基板SB1的步驟。
首先，如圖4所示的，準備基體SS1(圖2的步驟S11)。在該步驟S11中，準備例如由矽(Si)基板所構成的基體SS1。較佳的態樣為，基體SS1，例如由面方位為(100)、電阻率為5Ωcm左右的p型矽單結晶基板所構成。基體SS1由矽單結晶基板所構成，便可在後述的步驟S12中，在基體SS1上，使半導體區域1a輕易地磊晶成長。
接著，如圖4所示的，在基體SS1上，使半導體區域1a磊晶成長(圖2的步驟S12)。在該步驟S12中，在基體SS1上，利用例如化學氣相沉積(Chemical Vapor Deposition，CVD)法，使例如由矽碳化物(SiC)膜所構成的接地平面區域用的半導體區域1a磊晶成長。藉此，準備好由基體SS1與半導體區域1a所構成的半導體基板SB2。
較佳的態樣為，將矽碳化物(SiC)的組成式表述為Si1-xCx時的x，亦即相對於矽(Si)與碳(C)之和的碳組成比，在0.01以上。當x在0.01以上時，比起半導體區域1a由Si所構成的情況而言，可更確實地降低半導體區域1a的雜質擴散係數。
在本實施態樣1中使半導體區域1a磊晶成長的態樣，比起在後述實施態樣1的變化實施例中以離子注入方式形成半導體區域1a的態樣而言，更容易使導入半導體區域1中的碳量增加。例如即使在x超過0.10的情況下，仍可輕易形成由SiC所構成的半導體區域1a。
更佳的態樣為，x為0.01~0.014。當x在0.014以下時，由於基體SS1的Si的結晶格子與半導體區域1a的SiC的結晶格子的晶格常數的差較小，故可防止或抑制由SiC所構成的半導體區域1a變形。亦即，在後述的離子注入中，為了獲得必要的組成比，必須注入高濃度的碳。此時，若注入量太多則結晶可能會變形。相對於此，在使磊晶成長的情況下具有容易以不會變形的方式構成所期望的組成比此等優點。
接著，如圖5所示的，準備基體SS2(圖2的步驟S13)。在該步驟S13中，準備例如由矽(Si)基板等半導體所構成的基體SS2。較佳的態樣為，基體SS2，例如由面方位(100)、電阻率5Ωcm左右的p型的矽單結晶基板所構成。基體SS2由矽單結晶基板所構成，便可使由基體SS2之中的表層部SS21所構成的SOI層4(參照圖7)，係由例如面方位為(100)且與方位平面或缺口平行的方向的結晶方位為<110>的矽單結晶所構成者。
接著，如圖5所示的，形成絶緣層3a(圖2的步驟S14)。在該步驟S14中，於基體SS2的表面，例如利用熱氧化法形成例如由氧化矽膜所構成的絶緣層3a。絶緣層3a的厚度，例如為30nm。藉此，準備好由基體SS2與形成在基體SS2上的絶緣層3a所構成的半導體基板SB3。
接著，如圖6所示的，將半導體基板SB3貼合在半導體基板SB2上(圖2的步驟S15)。在該步驟S15中，在絶緣層3a與半導體區域1a互相對向的狀態下，以絶緣層3a與半導體區域1a互相接觸的方式，將半導體基板SB3與半導體基板SB2壓合，並保持在例如1000℃的高溫，實施熱處理，藉此將半導體基板SB3貼合在半導體基板SB2上。此時，絶緣層3a與半導體區域1a互相接合。
接著，如圖7所示的，將貼合在半導體基板SB2上的半導體基板SB3的基體SS2之中的半導體基板SB2側的表層部SS21以外的部分除去(圖2的步驟S16)。
在該步驟S16中，例如以貼合在半導體基板SB2上的半導體基板SB3的基體SS2的厚度成為例如15nm左右的方式進行研磨，使其薄化。藉此，將基體SS2之 中的半導體基板SB2側的表層部SS21以外的部分從半導體基板SB2上除去，使絶緣層3a與表層部SS21留在半導體基板SB2上。
或者，在該步驟S16中，亦可使用例如智慧切割(Smart Cut)技術等的其他方法。當使用例如智慧切割技術時，在步驟S14中，在形成絶緣層3a之後，以將表層部SS21與表層部SS21以外的部分的基體SS2作出區隔的方式，對距離基體SS2的頂面一定深度的位置，注入氫離子，藉由該氫離子注入形成缺陷形成面，其形成了缺陷。然後，在步驟S15中，在室溫下將半導體基板SB3貼合在半導體基板SB2上，之後，在步驟S16中，以例如400~600℃進行熱處理，藉此在缺陷形成面，將表層部SS21以外的部分的基體SS2分離除去。
藉由該等方法，將疊層體LB轉印到半導體區域1上，亦即半導體基板SB2上。該疊層體LB由BOX層3與SOI層4所構成，該BOX層3由絶緣層3a所構成，該SOI層4作為半導體層且由配置在絶緣層3a上的表層部SS21所構成。藉此，準備好具有基體SS1、形成在基體SS1上的半導體區域1a、形成在半導體區域1a上的BOX層3，以及形成在BOX層3上的SOI層4的SOI基板SB1。
接著，用圖8~圖19，說明於SOI基板SB1製造MISFETQ1的步驟。
首先，如圖8所示的，形成元件分離膜6(圖2的步驟S17)。在該步驟S17中，首先，在SOI基板SB1的主面PS上依序形成氧化矽膜(圖中未顯示)以及氮化矽膜(圖中未顯示)。接著，利用微影法，形成劃出區隔MISFET形成區域AR1以及區域AR2的元件分離區域AR0的光阻膜(圖中未顯示)。接著，以該光阻膜為遮罩的乾蝕刻法，將元件分離區域AR0的氮化矽膜以及氧化矽膜除去，接著以異向性乾 蝕刻法將基體SS1的一部分除去。藉此，於元件分離區域AR0形成元件分離溝5。在此，一邊切換蝕刻氣體一邊依序蝕刻SOI層4、BOX層3、半導體區域1a以及基體SS1。所形成之元件分離溝5的深度，例如為300nm。
接著，利用高密度電漿(High Density Plasma，HDP)CVD法，在元件分離區域AR0、MISFET形成區域AR1以及區域AR2，於SOI基板SB1上，形成氧化矽膜。接著，在元件分離區域AR0、MISFET形成區域AR1以及區域AR2，以化學機械研磨(Chemical Mechanical Polishing，CMP)法研磨氧化矽膜，然後，在MISFET形成區域AR1以及區域AR2，利用濕蝕刻法將氮化矽膜(圖中未顯示)除去。藉此，在元件分離區域AR0，在形成於SOI基板SB1的主面PS的元件分離溝5的內部，形成元件分離膜6。
接著，如圖9所示的，形成p型的井區域7(圖2的步驟S18)。在該步驟S18中，將形成了從MISFET形成區域AR1到區域AR2的開口部的光阻膜(圖中未顯示)當作遮罩使用並注入p型雜質離子，藉此從MISFET形成區域AR1到區域AR2，於例如由矽基板所構成的基體SS1的上層部，形成p型的井區域7。以井區域7的p型雜質濃度為例如5×1017~5×1018cm-3左右的方式，調整離子注入時的注入條件。
另外，當在圖中未顯示的另外的MISFET形成區域，形成p通道型的MISFET時，藉由將另外的光阻膜當作遮罩使用，並注入n型雜質離子，便可在該另外的MISFET形成區域，於基體SS1形成n型的井區域。
另外，藉由在步驟S18之後，以例如1000℃左右的溫度進行熱處理，便可使以離子方式注入井區域7的雜質活性化(除了以離子方式注入半導體區域1a的雜質之外，以下，就以離子方式注入各半導體區域的雜質而言也是同樣)。
在本實施態樣1中，SOI層4的厚度例如為15nm左右，BOX層3的厚度例如為30nm左右，半導體區域1a的厚度例如為70nm左右，SOI層4、BOX層3以及半導體區域1a的厚度均極薄。因此，當從SOI層4的頂面對基體SS1注入雜質離子時，藉由調整離子注入時的注入能量，便可將雜質的幾乎全部導入基體SS1。
另外，為了調整基體SS1的厚度方向的雜質濃度分布，亦可組合加速能量以及注入量不同的複數次離子注入步驟。藉由該雜質的注入量，或是之後對SOI基板所實施之熱處理的溫度與時間，便可適度地調整n通道型的MISFETQ1的閾值電壓以及圖中未顯示的p通道型的MISFET的閾值電壓。
接著，如圖10所示的，形成開口部OP(圖2的步驟S19)。在該步驟S19中，在區域AR2，利用以光阻膜為遮罩的異向性乾蝕刻法，將SOI層4的一部分除去，接著，利用濕蝕刻法將BOX層3除去，藉此形成貫通SOI層4以及BOX層3並到達半導體區域1a的開口部OP。開口部OP，係為了確保與基體SS1的電接觸而形成。另外，圖中雖未顯示，惟不僅區域AR2，對區域AR3(參照圖1)亦以同樣的方式將SOI層4以及BOX層3除去。
另外，在本實施態樣中，像區域AR2那樣SOI層4以及BOX層3被除去的區域，會留下半導體區域1a，惟作為替代方案，亦可連半導體區域1a也除去。有時在區域AR2或區域AR3中並無導入了碳的半導體區域1a會比較好。換言之，這是 因為在區域AR2以及區域AR3中於基體SS1的表面碳所導致之變形會成為結晶缺陷，尤其是在區域AR3中，會有在MISFET的通道形成洩漏路徑之虞。
接著，如圖11所示的，形成半導體區域1(圖2的步驟S20)。在該步驟S20中，將具有形成於MISFET形成區域AR1的開口部的光阻膜當作遮罩使用，利用離子注入法將p型雜質導入半導體區域1a，形成由導入了p型雜質的半導體區域1a所構成的半導體區域1。藉此，形成由半導體區域1所構成的接地平面區域GP。
導入半導體區域1a的雜質的導電型，與位於半導體區域1a之下的井區域7的導電型相同。另外，由導入了p型雜質的半導體區域1a所構成的半導體區域1的p型雜質濃度，比井區域7的p型雜質濃度更高。以半導體區域1的p型雜質濃度為例如1×1018~2×1019cm-3左右的方式，調整離子注入時的注入條件。
另外，當在有別於MISFET形成區域AR1的MISFET形成區域，形成p通道型的MISFET時，將另外的光阻膜當作遮罩使用，注入n型雜質離子。藉此，便可在該另外的MISFET形成區域，形成由與MISFET形成區域AR1的半導體區域1形成於同一層且導入了n型雜質的半導體區域所構成的接地平面區域。
另外，在步驟S20中，在對半導體區域1a注入雜質離子之後，可用例如1000℃左右的熱處理溫度，進行SOI基板SB1的熱處理，亦即活性化退火。藉此，便可在半導體區域1，使所注入之雜質離子活性化。
較佳的態樣為，熱處理溫度為800~1100℃。當熱處理溫度在800℃以上時，比起熱處理溫度未達800℃的情況而言，更可使注入半導體區域1的雜質離子充 分地活性化。另外，當熱處理溫度在1100℃以下時，比起熱處理溫度超過1100℃的情況而言，更可防止或抑制SOI基板SB1的各部分的性質改變等問題。
如後述用圖29所說明的，較佳的態樣為，在進行過離子注入之後，且在進行活性化退火之前，導入半導體區域1的雜質在半導體區域1的厚度方向上的濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，半導體區域1的厚度TH1，比峰值的半高寬更大。在該等情況下，如後述用圖29所說明的，在進行離子注入並再進行活性化退火之後，半導體區域1的厚度方向的雜質濃度分布，仍在半導體區域1的頂面與半導體區域1的底面之間具有峰值，且半導體區域1的厚度TH1，比峰值的半高寬△Rp更大。或者，較佳的態樣為，半導體區域1的厚度方向的雜質濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，半導體區域1的頂面的雜質濃度，以及，半導體區域1的底面的雜質濃度，均比峰值得雜質濃度的一半更小。
藉此，由於至少具有峰值的雜質濃度(亦即峰值的1/2以上的雜質濃度)的部分，為半導體區域1的內部所包含，故可確實地提高半導體區域1的雜質濃度。然後，即使在進行過活性化退火之後，仍可防止或抑制接地平面區域GP整體的雜質濃度的平均值降低。
另外，亦可取代注入雜質離子的步驟，例如以使用含有雜質之原料氣體的CVD法形成半導體區域1，而將雜質導入半導體區域1。
接著，如圖12所示的，形成通道區域CH(圖3的步驟S21)。在該步驟S21中，因應需要，將在MISFET形成區域AR1形成了開口部的光阻膜(圖中未顯示)當作 遮罩使用，例如對作為p型半導體區域的SOI層4注入n型雜質，使純正的雜質濃度減少，形成作為無摻雜半導體區域的通道區域CH。通道區域CH的雜質濃度，在2.5×1018cm-3左右以下，更宜在1×1018cm-3左右以下。
接著，如圖13所示的，形成絶緣膜11、導電膜12以及絶緣膜13(圖3的步驟S22)。在該步驟S22中，在MISFET形成區域AR1，在SOI層4上，形成閘極絶緣膜用的絶緣膜11，之後，在絶緣膜11上形成閘極電極用的導電膜12，然後，在導電膜12上形成帽蓋膜用的絶緣膜13。另外，此時，於區域AR2，在半導體區域1a上，形成導電膜12以及絶緣膜13，於元件分離區域AR0，在元件分離膜6上，形成導電膜12以及絶緣膜13。
絶緣膜11，例如係由HfSiON系的高介電常數膜所構成。導電膜12，係由形成例如厚度15nm左右的氮化鈦(TiN)膜並在該氮化鈦膜上依序堆積例如厚度85nm左右的多晶矽膜的堆疊膜所構成。為了使閘極電極的導電率充分提高，對該多晶矽膜添加高濃度的雜質。絶緣膜13，例如係由厚度50nm左右的氮化矽膜所構成。
接著，如圖14所示的，形成閘極絶緣膜GI、閘極電極GE以及帽蓋膜CP(圖3的步驟S23)。在該步驟S23中，在MISFET形成區域AR1，利用以光阻膜為遮罩的乾蝕刻法對絶緣膜13、導電膜12以及絶緣膜11進行加工。藉此，形成由殘留在通道區域CH上的部分的絶緣膜11所構成的閘極絶緣膜GI、由殘留在閘極絶緣膜GI上的部分的導電膜12所構成的閘極電極GE，以及，由殘留在閘極電極GE上的部分的絶緣膜13所構成的帽蓋膜CP。亦即，在MISFET形成區域AR1，在由SOI層4所構成的通道區域CH上，隔著閘極絶緣膜GI形成閘極電極GE。閘極電極GE 的閘極寬度，例如在100nm左右以下，閘極長度，例如在50nm左右以下。為了使閘極電極GE的閘極長度在50nm左右以下，在此，採用使用了ArF步進器的微影法。
接著，如圖15所示的，形成絶緣膜IF1以及IF2(圖3的步驟S24)。在該步驟S24中，在SOI基板SB1的主面PS上，形成例如厚度10nm左右的氧化矽膜，之後，以異向性乾蝕刻法對該氧化矽膜進行加工。藉此，於閘極電極GE的一側的側面形成作為偏置間隔件的絶緣膜IF1，並於閘極電極GE的另一側的側面形成作為偏置間隔件的絶緣膜IF2。
接著，如圖16所示的，形成延伸區域EX1以及EX2(圖3的步驟S25)。在該步驟S25中，在MISFET形成區域AR1，將閘極電極GE當作遮罩使用，對SOI層4，注入例如磷(P)或砷(As)等的n型雜質離子。
在圖16所示之例中，在MISFET形成區域AR1，將在頂面形成帽蓋膜CP並在兩側面形成絶緣膜IF1以及IF2的閘極電極GE當作遮罩使用，對SOI層4注入例如磷(P)或砷(As)等的n型雜質離子。藉此，在俯視下，於夾著絶緣膜IF1位在閘極電極GE的相反側的部分的SOI層4，形成作為n型半導體區域的延伸區域EX1。另外，在俯視下，於夾著絶緣膜IF2位在閘極電極GE的相反側的部分的SOI層4，形成作為n型半導體區域的延伸區域EX2。延伸區域EX1以及EX2的各自的n型雜質濃度，例如在2×1019cm-3左右以上，更宜在1×1020cm-3左右以上。
另外，亦可不於閘極電極GE的兩側面形成絶緣膜IF1以及IF2。另外，無論是否形成絶緣膜IF1，均會在俯視下位於閘極電極GE的一側的部分的SOI層4，形 成與井區域7的導電型相反的導電型(亦即n型)的延伸區域EX1。然後，無論是否形成絶緣膜IF2，均會在俯視下位於閘極電極GE的另一側的部分的SOI層4，形成與井區域7的導電型相反的導電型(亦即n型)的延伸區域EX2。
其中，在形成絶緣膜IF1時，可藉由調整絶緣膜IF1的厚度，以調整在俯視下延伸區域EX1的閘極電極GE側的端部位置的離開閘極電極GE的側面的偏置距離。另外，在形成絶緣膜IF2時，可藉由調整絶緣膜IF2的厚度，以調整在俯視下延伸區域EX2的閘極電極GE側的端部位置的離開閘極電極GE的側面的偏置距離。
另外，當在有別於MISFET形成區域AR1的MISFET形成區域，形成p通道型的MISFET時，同樣地將閘極電極當作遮罩使用並注入p型雜質離子。藉此，便可在該另外的MISFET形成區域，在與MISFET形成區域AR1的SOI層4形成於同一層的SOI層，形成作為p型半導體區域的延伸區域。
接著，如圖17所示的，形成側壁間隔件SW1以及SW2(圖3的步驟S26)。在該步驟S26中，在SOI基板SB1的主面上，形成例如厚度30nm左右的氮化矽膜，之後，以異向性乾蝕刻法對該氮化矽膜進行加工。藉此，於絶緣膜IF1的閘極電極GE側的相反側的側面，形成側壁間隔件SW1，並於絶緣膜IF2的閘極電極GE側的相反側的側面，形成側壁間隔件SW2。
接著，如圖18所示的，形成半導體膜14a以及14b(圖3的步驟S27)。在該步驟S27中，在MISFET形成區域AR1，在從閘極電極GE、絶緣膜IF1以及側壁間隔件SW1露出的部分的延伸區域EX1(亦即SOI層4)上，選擇性地形成例如由厚度20nm 左右的磊晶矽膜所構成的半導體膜14a。另外，在MISFET形成區域AR1，在從閘極電極GE、絶緣膜IF2以及側壁間隔件SW2露出的部分的延伸區域EX2(亦即SOI層4)上，選擇性地形成例如由厚度20nm左右的磊晶矽膜所構成的半導體膜14b。
該半導體膜14a以及14b，係在清潔SOI層4的表面，並除去自然氧化膜的狀態下，利用例如以單矽烷氣體為原料的CVD法形成。此時，在開口部OP的底部露出的半導體區域1a上，亦即在開口部OP的內部，也形成了半導體膜14c。
另外，半導體膜14a以及14b的選擇成長並非必須，亦可因應元件特性的需求而省略。
接著，如圖19所示的，形成源極、汲極區域SD1以及SD2(圖3的步驟S28)。在該步驟S28中，在MISFET形成區域AR1，利用離子注入法將n型雜質導入半導體膜14a以及14b，形成由導入了n型雜質的半導體膜14a所構成的n型的源極、汲極區域SD1，並形成由導入了n型雜質的半導體膜14b所構成的n型的源極、汲極區域SD2。
源極、汲極區域SD1的n型雜質濃度，設定成比延伸區域EX1的n型雜質濃度更高，例如在5×1020cm-3左右以上。另外，源極、汲極區域SD2的n型雜質濃度，設定成比延伸區域EX2的n型雜質濃度更高，例如在5×1020cm-3左右以上。另外，源極、汲極區域SD1，不僅半導體膜14a，亦可形成到SOI層4的內部，源極、汲極區域SD2，不僅半導體膜14b，亦可形成到SOI層4的內部。
藉此，具有通道區域CH、閘極絶緣膜GI、閘極電極GE、絶緣膜IF1以及IF2、延伸區域EX1以及EX2、側壁間隔件SW1以及SW2、源極、汲極區域SDI以及SD2的n通道型的MISFETQ1，形成於SOI基板SB1。
另外，當在有別於MISFET形成區域AR1的MISFET形成區域，形成p通道型的MISFET時，藉由將另外的光阻膜當作遮罩使用並注入p型雜質離子，便可在該另外的MISFET形成區域，形成p型的源極、汲極區域。
接著，如圖20所示的，形成接觸區域CR(圖3的步驟S29)。在該步驟S29中，將在區域AR2形成了開口部的光阻膜當作遮罩使用，利用離子注入法將p型雜質導入在開口部OP的底部露出的半導體膜14c以及位於其下的半導體區域1a，形成導入了p型雜質的p型接觸區域CR。接觸區域CR的導電型，可與位於接觸區域CR之下的部分的井區域7的導電型相同。另外，在圖20中雖省略圖式，惟之後會將帽蓋膜CP利用濕蝕刻等方法除去，使閘極電極GE的頂面露出。
接著，如圖21所示的，形成金屬矽化物層SL(圖3的步驟S30)。在該步驟S30中，在MISFET形成區域AR1，於源極、汲極區域SD1以及SD2還有閘極電極GE的各自的表面，利用例如自我對準矽化物技術形成金屬矽化物層SL。另外，在區域AR2，於接觸區域CR的頂面，形成金屬矽化物層SL。
接著，如圖1所示的，在MISFET形成區域AR1，在SOI基板SB1的主面PS上，以覆蓋n通道型的MISFETQ1的方式，形成層間絶緣膜IL1。然後，用以光阻膜為遮罩的乾蝕刻法於層間絶緣膜IL1形成接觸孔CN，之後，在接觸孔CN內，形成導電性的栓塞PG。在MISFET形成區域AR1，接觸孔CN以及栓塞PG，分別形成 在源極、汲極區域SD1以及SD2之上還有閘極電極GE之上(圖中未顯示)等處，在區域AR2，接觸孔CN以及栓塞PG，形成在接觸區域CR上。
之後，如圖1所示的，在埋入了栓塞PG的層間絶緣膜IL1上，形成例如由氧化矽膜等所構成的絶緣膜IL2，並於絶緣膜IL2形成配線溝(亦即開口部)，之後，在配線溝的內部，形成作為第1層配線的配線ML1。在MISFET形成區域AR1，配線ML1，透過栓塞PG，與源極、汲極區域SD1以及SD2還有閘極電極GE(圖中未顯示)等電連接，在區域AR2，配線ML1，透過栓塞PG，與接觸區域CR電連接。
關於配線ML1，吾人可利用例如金屬鑲嵌技術形成由銅(Cu)為主導體膜的導體膜所構成的配線ML1，惟作為其他的態樣，亦可利用圖案成形技術形成例如由鎢(W)膜或鋁(Al)膜等導體膜所構成的配線ML1。
之後，在埋入了配線ML1的絶緣膜IL2上，更進一步形成上層的配線，惟其圖式省略。藉由以上的步驟，製造出具備SOI基板SB1與MISFETQ1的本實施態樣1的半導體裝置。
<半導體裝置的製造方法的變化實施例>
接著，針對本實施態樣1的半導體裝置的製造方法的變化實施例進行說明。本變化實施例，並非使接地平面區域用的由SiC所構成的半導體區域磊晶成長，而係利用離子注入法形成。
圖22，係表示實施態樣1的變化實施例的半導體裝置的製造步驟的一部分的程序流程圖。圖23~圖27，係實施態樣1的變化實施例的半導體裝置的製造步驟中的主要部位剖面圖。
另外，以下，係以與實施態樣1的半導體裝置的製造步驟相異的步驟為中心進行說明。
首先，用圖23~圖25，說明準備SOI基板SB1的步驟。
首先，如圖23所示的，進行與圖2的步驟S11同樣的步驟(圖22的步驟S31)，準備基體SS1。然而，本變化實施例，與實施態樣1不同，在步驟S31之後，不進行與圖2的步驟S12同樣的步驟，亦即不使例如由SiC膜所構成的半導體區域1在基體SS1上磊晶成長。因此，本變化實施例，與實施態樣1不同，變成係準備好僅由基體SS1所構成的半導體基板SB2。
接著，進行與圖2的步驟S13以及步驟S14同樣的步驟(圖22的步驟S32以及步驟S33)，如圖5所示的，準備由基體SS2與絶緣層3a所構成的半導體基板SB3。接著，進行與圖2的步驟S15同樣的步驟(圖22的步驟S34)，如圖24所示的，將半導體基板SB3貼合在半導體基板SB2上。在該步驟S34中，在絶緣層3a與基體SS1互相對向的狀態下，以絶緣層3a與基體SS1互相接觸的方式，將半導體基板SB3與半導體基板SB2壓合，並保持在例如1000℃的高溫，實施熱處理，藉此將半導體基板SB3貼合在半導體基板SB2上。此時，絶緣層3a與基體SS1互相接合。
接著，進行與圖2的步驟S16同樣的步驟(圖22的步驟S35)，如圖25所示的，將貼合在半導體基板SB2上的半導體基板SB3的基體SS2之中的半導體基板SB2側的表層部SS21以外的部分除去。
藉此，將疊層體LB轉印到基體SS1上，亦即半導體基板SB2上，該疊層體LB由BOX層3以及SOI層4所構成，該BOX層3由絶緣層3a所構成，該SOI層4作為半導體層且由配置在絶緣層3a上的表層部SS21所構成。藉此，準備好具有基體SS1、形成在基體SS1上的BOX層3，以及形成在BOX層3上的SOI層4的SOI基板SB1。
接著，用圖26以及圖27，說明MISFETQ1的製造步驟。
首先，進行與圖2的步驟S17~步驟S19同樣的步驟(圖22的步驟S36~步驟S38)，如圖26所示的，形成元件分離膜6，形成p型井區域7，並形成開口部OP。
接著，如圖27所示的，形成半導體區域1a(圖22的步驟S39)。在該步驟S39中，將具有形成於MISFET形成區域AR1以及區域AR2的開口部的光阻膜當作遮罩使用，並利用離子注入法將例如碳(C)導入p型井區域7，亦即基體SS1。藉此，於p型井區域7亦即基體SS1的上層部，形成例如由矽碳化物(SiC)所構成的接地平面區域用半導體區域1a。
較佳的態樣為，將矽碳化物(SiC)的組成式表述為Si1-xCx時的x，亦即相對於矽(Si)與碳(C)之和的碳組成比，在0.01以上。當x在0.01以上時，比起半導體區域1a由Si所構成的情況而言，可更確實地降低半導體區域1a的雜質擴散係數。
更佳的態樣為，x為0.01~0.10。當x在0.10以下時，便可對井區域7亦即基體SS1的上層部注入碳離子而輕易形成由SiC所構成的半導體區域1a。
再更佳的態樣為，x為0.01~0.014。當x在0.014以下時，由於井區域7亦即基體SS1的Si的結晶格子與半導體區域1a的SiC的結晶格子的晶格常數的差較小，故可防止或抑制由SiC所構成的半導體區域1a變形。
另外，形成半導體區域1a的步驟，亦可在進行步驟S31而準備好基體SS1之後且後述的在步驟S40形成半導體區域1之前的任何時點進行。
另外，用來形成半導體區域1a的遮罩，可使用與用來形成p型井區域7的遮罩相同者。藉此，由於遮罩的枚數不會增加，故可抑制製造成本。
另外，由於可選擇性地注入碳離子，故比起前述使磊晶成長的情況而言，設計上的自由度更高。考慮到若注入碳離子則結晶變形會變大，有時會發生不必要的變形。因此，亦可僅對像MISFET形成區域AR1那樣的必要區域注入碳。亦即，在該變化實施例中，亦可僅對MISFET形成區域AR1注入碳離子，而不對區域AR2以及區域AR3(參照圖1)注入碳離子。
接著，進行與圖2的步驟S20同樣的步驟(圖22的步驟S40)，與圖11所示的同樣，形成半導體區域1。
之後，進行與圖3的步驟S21~圖3的步驟S30同樣的步驟，如圖1所示的，製造出本實施態樣1的半導體裝置。
<關於MISFET的閾值電壓的控制>
接著，針對本實施態樣1的半導體裝置的MISFET的閾值電壓的控制，一邊與比較例1的半導體裝置的MISFET的閾值電壓的控制作對比一邊進行說明。
圖28，係比較例1的半導體裝置的主要部位剖面圖。如圖28所示的，比較例1的半導體裝置，具備作為半導體基板的SOI基板SB101，以及形成於SOI基板SB101的作為場效電晶體的MISFETQ1。
比較例1的SOI基板SB101，與實施態樣1的SOI基板SB1同樣，具有基體SS1、作為接地平面區域GP的半導體區域101、BOX層3，以及SOI層4。然而，比較例1的SOI基板SB101的作為接地平面區域GP的半導體區域101，與實施態樣1的SOI基板SB1的作為接地平面區域GP的半導體區域1不同，係由矽所構成。
另一方面，比較例1的MISFETQ1，可與實施態樣1的MISFETQ1相同。
實施態樣1的MISFETQ1以及比較例1的MISFETQ1，均同樣係使用SOTB技術者，且均係使用FD-SOI技術者。亦即，無論是實施態樣1，還是比較例1，均同樣，雜質並未導入位於MISFETQ1的閘極電極GE下的部分的SOI層4，亦即通道區域CH，或是通道區域CH的雜質濃度極低，而為所謂的無摻雜通道。當MISFETQ1具有該等作為無摻雜通道的通道區域CH時，由於閾值電壓Vth的絶對值會有變小之虞，故有必要進行調整，使閾值電壓Vth的絶對值變大。
在該等實施態樣1的MISFETQ1以及比較例的MISFETQ1中，閾值電壓Vth，均由閘極電極GE所包含之導電膜的功函數進行調整，或是由相當於背部閘極的作為接地平面區域的半導體區域101或半導體區域1的內部電位Vbi進行調整。然而，當使用多晶矽膜作為閘極電極GE所包含之導電膜時，導電膜的功函數，由於受到形成源極、汲極區域時的離子注入的注入條件的影響，故調整導電膜的功函數很困難。因此，在實施態樣1的MISFETQ1以及比較例1的MISFETQ1中，閾值電壓Vth的調整，均由作為接地平面區域GP的半導體區域101或半導體區域1的內部電位Vbi進行調整，為較佳的態樣。
在此，作為接地平面區域GP的半導體區域101或半導體區域1的內部電位Vbi，根據下述式(1)得出。
Vbi=(kT/q)ln(Na‧Nd/ni2) 式(1)
在式(1)中，k為波茲曼常數，T為溫度，q為單位電荷，Na為受體濃度，Nd為施體濃度，ni為本質載子密度。另外，受體濃度Na，與接地平面區域GP的p型雜質濃度相等，施體濃度Nd，與接地平面區域GP的n型雜質濃度相等。
如式(1)所示的，當作為接地平面區域GP的半導體區域101或半導體區域1的雜質濃度較低時，內部電位Vbi的絶對值也較小。
圖29，係表示SOI基板的厚度方向的雜質濃度分布圖。圖29，係針對比較例1以及實施態樣1的作為實施例的實施例1，利用計算求出BOX層3、作為接地平面區域GP的半導體區域101或半導體區域1以及基體SS1(亦即井區域7)的各自內部的由作為p型雜質的硼所構成的雜質濃度分布。BOX層3係由氧化矽(SiO2)所構 成，半導體區域1係由矽碳化物(SiC)所構成，半導體區域101以及基體SS1係由矽(Si)所構成。
圖29的横軸，係表示當BOX層3的頂面的深度位置為0時的深度位置，圖29的縱軸，係表示由作為p型雜質的硼所構成的雜質的雜質濃度。圖29，將比較例1中的實施離子注入後且實施活性化退火前的濃度分布表述為「比較例1(退火前)」，並將比較例1中的實施離子注入並再實施活性化退火後的濃度分布表述為「比較例1(退火後)」。另外，將實施例1中的實施離子注入並再實施活性化退火後的濃度分布表述為「實施例1(退火後)」。另外，實施例1中的實施離子注入後且實施活性化退火前的濃度分布，與比較例1中的實施離子注入後且實施活性化退火前的濃度分布相同。
另外，在圖29的雜質濃度分布的計算中，活性化退火的熱處理溫度為1000℃，該熱處理溫度的矽中的硼的擴散係數為2×10-14cm2sec-1。另外，矽碳化物的組成比為Si0.99C0.01，具有該組成比的矽碳化物中的上述活性化退火的熱處理溫度的硼的擴散係數為2×10-16cm2sec-1。
在比較例1中，於離子注入時，在實施活性化退火前，深度方向，亦即半導體區域101的厚度方向的雜質濃度分布，在半導體區域101的頂面與半導體區域101的底面之間具有峰值。然後，雜質離子以半導體區域101的厚度比峰值的半高寬更大的方式注入。另外，如前所述的，在實施例1中，在實施活性化退火前，深度方向，亦即半導體區域101的厚度方向的雜質濃度分布，與比較例1相同。
在比較例1中，由於半導體區域101係由Si所構成，故在實施離子注入後，於實施活性化退火時，所注入之雜質離子容易擴散。因此，在比較例1中，在實施活性化退火後，深度方向，亦即半導體區域101的厚度方向的雜質濃度分布，雖仍在半導體區域101的頂面與半導體區域101的底面之間具有峰值，惟雜質濃度分布的峰值高度較低，峰值的半高寬較廣。其結果，在比較例1中，在實施活性化退火後，接地平面區域GP整體的雜質濃度的平均值較低。因此，如前述用式(1)所說明的，由於接地平面區域GP的內部電位Vbi的絶對值變小，故閾值電壓Vth的可調整範圍變窄，半導體裝置的性能降低。
另外，當半導體區域101的雜質濃度較低時，半導體區域101的電阻也會升高。因此，當透過栓塞PG以及接觸區域CR對井區域7施加基板電位Vb時，會因為例如半導體區域101之中的與BOX層3接觸的部分的電位與基板電位Vb並不相等等原因，而無法精度良好地調整由半導體區域101所構成的接地平面區域GP的電位。
再者，在比較例1中，於實施活性化退火時，由於注入半導體區域101的雜質離子會往BOX層3側擴散，故半導體區域101之中的與BOX層3接觸的部分的雜質濃度會上升。其結果，注入半導體區域101的雜質離子擴散到BOX層3，BOX層3的絶緣性降低，當由半導體區域101所構成的接地平面區域GP為背部閘極且BOX層3為背部閘極用的閘極絶緣膜時，BOX層3的作為閘極絶緣膜的可靠度會降低。
另一方面，在實施例1中，半導體區域1，由於係由在1000℃左右的溫度具有比Si的雜質擴散係數更小的雜質擴散係數的SiC所構成，故在實施離子注入 後，於實施活性化退火時，所注入之雜質離子不易擴散。因此，在實施例1中，在實施活性化退火後，深度方向，亦即半導體區域1的厚度方向的雜質濃度分布，相較於實施活性化退火前的雜質濃度分布幾乎沒有任何變化。換言之，在實施例1中，於實施活性化退火時，由於雜質不易擴散，故在實施活性化退火後，仍可維持實施離子注入之後當下的雜質濃度分布。
亦即，在實施例1中，即使在實施活性化退火後，深度方向，亦即半導體區域1的厚度方向的雜質的濃度分布，仍在半導體區域1的頂面與半導體區域1的底面之間具有峰值，且半導體區域1的厚度TH1，比峰值的半高寬△Rp更大。或者，較佳的態樣為，半導體區域1的厚度方向的雜質的濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，且半導體區域1的頂面的雜質濃度，以及，半導體區域1的底面的雜質濃度，均比峰值的雜質濃度的一半更小。
藉此，由於至少具有峰值的雜質濃度(亦即峰值的1/2以上的雜質濃度)的部分，為半導體區域1的內部所包含，故可確實地提高半導體區域1的雜質濃度。因此，可防止或抑制在實施活性化退火後，接地平面區域GP整體的雜質濃度的平均值降低。因此，可防止或抑制如前述用式(1)所說明的，內部電位Vbi的絶對值變小的情況，並可使閾值電壓Vth的可調整範圍擴大，進而使半導體裝置的性能提高。
較佳的態樣為，在雜質濃度分布之中，至少具有峰值的1/2以上的雜質濃度的部分，為半導體區域1的內部所包含。或者，較佳的態樣為，半導體區域1的厚度TH1，比峰值的半高寬△Rp的2倍更大。藉此，便可更確實地防止或抑制在實施活性化退火後，接地平面區域GP整體的雜質濃度的平均值降低。
另外，當半導體區域1的雜質濃度較高時，半導體區域1的電阻也會降低。因此，當透過栓塞PG以及接觸區域CR對井區域7施加基板電位Vb時，例如半導體區域1之中的與BOX層3接觸的部分的電位會與基板電位Vb相等，故可精度良好地調整由半導體區域1所構成的接地平面區域GP的電位。
再者，在實施例1中，於實施活性化退火時，注入半導體區域1的雜質離子不易往BOX層3側擴散，半導體區域1之中的與BOX層3接觸的部分的雜質濃度不易上升。其結果，由於注入半導體區域1的雜質離子不會擴散到BOX層3，故BOX層3的絶緣性提高，當BOX層3為背部閘極用的閘極絶緣膜時，BOX層3作為閘極絶緣膜的可靠度提高。
<本實施態樣的主要特徵與功效>
在本實施態樣1中，半導體裝置，具備SOI基板SB1、形成於SOI基板SB1的MISFETQ1。SOI基板SB1，具有基體SS1、形成在基體SS1上的接地平面區域GP、形成在接地平面區域GP上的BOX層3，以及，形成在BOX層3上的SOI層4。基體SS1，由Si所構成，接地平面區域GP，包含由SiC所構成的p型半導體區域1。
例如硼等的p型雜質在SiC中的擴散係數，比p型雜質在Si中的擴散係數更小。因此，可防止或抑制導入半導體區域1的雜質，例如因為熱處理等原因而擴散，進而導致半導體區域1的雜質濃度降低。因此，可防止或抑制包含半導體區域1的接地平面區域GP的內部電位Vbi的絶對值變小，並可使閾值電壓Vth的可調整範圍變廣，並使半導體裝置的性能提高。
另外，可防止或抑制半導體區域1的電阻升高，並可於施加基板電位Vb時，使包含半導體區域1的接地平面區域GP的電位，與所施加之基板電位Vb大略相等。再者，可防止或抑制導入半導體區域1的雜質也擴散到BOX層3，並可使BOX層3的作為閘極絶緣膜的可靠度提高。因此，可使具備SOI基板SB1以及形成於SOI基板SB1的MISFETQ1的半導體裝置的性能提高。
另外，伴隨著MISFET趨向細微化，因為出現短通道效應，或是閾值電壓的均一性降低等原因，半導體裝置的性能便容易降低。然而，即使在該等情況下，若根據本實施態樣1，便可縮小半導體區域1的雜質擴散係數，並可防止或抑制半導體區域1的雜質濃度降低。因此，若根據本實施態樣1，即使在MISFET趨向細微化的情況下，也能夠使半導體裝置的性能提高。
另外，如前所述的，本實施態樣1的半導體裝置，亦可適用於將井區域7、接地平面區域GP、通道區域CH、延伸區域EX1以及EX2，還有，源極、汲極區域SD1以及SD2的各半導體區域的導電型，在p型與n型之間交互替換的態樣。亦即，本實施態樣1的半導體裝置，亦可適用於具備p通道型的MISFET作為MISFET的半導體裝置。另外，將本實施態樣1的半導體裝置適用於具備p通道型的MISFET的半導體裝置的態樣，具有與適用於具備n通道型的MISFET的半導體裝置的態樣同樣的功效。
(實施態樣2)
實施態樣1的半導體裝置，在SOI基板的基體與BOX層之間，設置了接地平面區域，該接地平面區域包含由SiC所構成的半導體區域。相對於此，實施態樣2的半導體裝置，在SOI基板的基體與BOX層之間，設置了接地平面區域，惟該 接地平面區域，包含由SiC所構成的半導體區域，以及形成在該由SiC所構成的半導體區域上並由Si所構成的半導體區域。
<半導體裝置的構造>
圖30，係實施態樣2的半導體裝置的主要部位剖面圖。如圖30所示的，本實施態樣2的半導體裝置，具備作為半導體基板的SOI基板SB1，以及形成於SOI基板SB1的作為場效電晶體的MISFETQ1。
本實施態樣2的SOI基板SB1，與實施態樣1的SOI基板SB1同樣，具有基體SS1、接地平面區域GP、BOX層3，以及SOI層4。然而，本實施態樣2的SOI基板SB1的接地平面區域GP，與實施態樣1的SOI基板SB1的接地平面區域GP不同，具有形成在基體SS1上且由矽碳化物(SiC)所構成的半導體區域1，以及形成在半導體區域1上且由矽(Si)所構成的半導體區域2。亦即，本實施態樣2的半導體裝置，除了接地平面區域GP之外，具有與圖1所示之實施態樣1的半導體裝置同樣的構造。
在本實施態樣2中，接地平面區域GP，包含半導體區域1，以及形成在半導體區域1上的半導體區域2。因此，BOX層3，隔著半導體區域2形成在半導體區域1上。
半導體區域1，與實施態樣1的半導體區域1同樣，例如由矽碳化物(SiC)膜等所構成，且具有比由矽(Si)基板所構成的基體SS1所具有之雜質擴散係數更小的雜質擴散係數。另外，當MISFETQ1為n通道型的MISFET時，對半導體區域1，與實施態樣1的半導體區域1同樣，導入例如由硼(B)等所構成的p型雜質，半導體 區域1，為p型的半導體區域。藉此，在對半導體區域1注入離子後，於實施活性化退火時，由於在由SiC所構成的半導體區域1，雜質不易擴散，故在實施活性化退火後，仍可維持實施離子注入之後當下的雜質濃度分布。半導體區域1的厚度TH1，例如為70nm左右。
較佳的態樣為，由SiC所構成的半導體區域1，在由Si所構成的基體SS1上磊晶成長。藉此，比起對由Si所構成的基體SS1的上層部注入碳(C)離子而形成由SiC所構成的半導體區域1的情況而言，更可增加半導體區域1的厚度TH1。另外，當半導體區域1磊晶成長時，比起半導體區域1由離子注入所形成的情況而言，更容易使導入半導體區域1中的碳量增加。
另外，與實施態樣1同樣，將矽碳化物(SiC)的組成式表述為Si1-xCx時的x，亦即相對於矽(Si)與碳(C)之和的碳組成比，在0.01以上。另外，與實施態樣1同樣，更佳的態樣為，x為0.01~0.10，再更佳的態樣為，x為0.01~0.014。另外，與實施態樣1同樣，較佳的態樣為，半導體區域1的厚度方向的n型雜質的濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，半導體區域1的厚度TH1，比峰值的半高寬△Rp更厚。或者，較佳的態樣為，半導體區域1的厚度方向的雜質濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，且半導體區域1的頂面的雜質濃度，以及，半導體區域1的底面的雜質濃度，均比峰值的雜質濃度的一半更小。
另一方面，半導體區域2，例如係由矽(Si)膜等所構成，且具有比例如由SiC膜所構成的半導體區域1所具有之雜質擴散係數更大的雜質擴散係數。藉此，在由Si所構成的半導體區域2，由於雜質會從由SiC所構成的半導體區域1擴散過 來，故在實施活性化退火後，仍可維持由SiC所構成的半導體區域1的雜質濃度分布，並提高接地平面區域GP之中的BOX層3側的部分的雜質濃度。半導體區域2的厚度TH2，例如為10nm左右。
較佳的態樣為，半導體區域2的厚度TH2，比半導體區域1的厚度TH1更小。藉此，在實施活性化退火後，便可充分確保維持由SiC所構成的半導體區域1的雜質濃度分布的效果，並提高半導體區域2的雜質濃度。
另外，半導體區域2，例如由矽(Si)膜等所構成，與例如由矽氧化膜所構成的BOX層3的親和性較高。藉此，便可抑制在接地平面區域GP與BOX層3的界面附近發生界面位準的情況。
<半導體裝置的製造方法>
接著，針對本實施態樣2的半導體裝置的製造方法進行說明。圖31，係表示實施態樣2的半導體裝置的製造步驟的一部分的程序流程圖。圖32~圖36，係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
另外，以下，係以與實施態樣1的半導體裝置的製造步驟相異的步驟為中心進行說明。
首先，用圖32~圖34，說明準備SOI基板SB1的步驟。
首先，如圖32所示的，進行與圖2的步驟S11以及步驟S12同樣的步驟(圖31的步驟S41以及步驟S42)，準備半導體基板SB2。然而，本實施態樣2，與實施態 樣1不同，在進行過步驟S42後，利用例如CVD法使例如由Si膜所構成的接地平面區域用的半導體區域2a在半導體區域1a上磊晶成長(圖31的步驟S43)。藉此，在本實施態樣2中，準備好由基體SS1、半導體區域1a以及半導體區域2a所構成的半導體基板SB2。
接著，進行與圖2的步驟S13以及步驟S14同樣的步驟(圖31的步驟S44以及步驟S45)，準備由基體SS2與絶緣層3a所構成的半導體基板SB3。接著，進行與圖2的步驟S15同樣的步驟(圖31的步驟S46)，如圖33所示的，將半導體基板SB3貼合在半導體基板SB2上。在該步驟S46中，在絶緣層3a與半導體區域2a互相對向的狀態下，以絶緣層3a與半導體區域2a互相接觸的方式，將半導體基板SB3與半導體基板SB2壓合，並保持在例如1000℃的高溫，實施熱處理，藉此將半導體基板SB3貼合在半導體基板SB2上。此時，絶緣層3a與半導體區域2a互相接合。
接著，進行與圖2的步驟S16同樣的步驟(圖31的步驟S47)，如圖34所示的，將貼合在半導體基板SB2上的半導體基板SB3的基體SS2之中的半導體基板SB2側的表層部SS21以外的部分除去。或者，在該步驟S47中，亦可與在實施態樣1所說明的同樣，使用例如智慧切割技術等其他方法。
藉此，將疊層體LB轉印到半導體區域2a上，亦即半導體基板SB2上，該疊層體LB係由BOX層3以及SOI層4所構成，該BOX層3係由絶緣層3a所構成，該SOI層4作為半導體層且係由配置在BOX層3上的表層部SS21所構成。然後，準備好具有：基體SS1、形成在基體SS1上的半導體區域1a、形成在半導體區域1a上的半導體區域2a、隔著半導體區域2a形成在半導體區域1a上的BOX層3，以及形成在BOX層3上的SOI層4的SOI基板SB1。
接著，用圖35以及圖36，說明於SOI基板SB1製造MISFETQ1的步驟。
首先，進行與圖2的步驟S17~步驟S19同樣的步驟(圖31的步驟S48~步驟S50)，如圖35所示的，形成元件分離膜6，形成井區域7，並形成開口部OP。
另外，亦可與前述的實施態樣1同樣，在形成開口部OP時，將區域AR2以及區域AR3(參照圖1)的半導體區域1a以及半導體區域2a除去。
接著，進行與圖2的步驟S20同樣的步驟(圖31的步驟S51)，如圖36所示的，形成半導體區域1以及半導體區域2。在該步驟S51中，將具有形成於MISFET形成區域AR1的開口部的光阻膜當作遮罩使用，利用離子注入法將p型雜質導入半導體區域1a以及半導體區域2a。然後，形成由導入了p型雜質的半導體區域1a所構成的半導體區域1，並形成由導入了p型雜質的半導體區域2a所構成的半導體區域2。藉此，形成由半導體區域1以及半導體區域2所構成的接地平面區域GP。
導入半導體區域1a以及半導體區域2a的雜質的導電型，與位於半導體區域1a之下的井區域7的導電型相同。另外，由導入了p型雜質的半導體區域1a所構成的半導體區域1的p型雜質濃度，比井區域7的p型雜質濃度更高。調整離子注入時的注入條件，使半導體區域1的p型雜質濃度為例如1×1018~2×1019cm-3左右。
另外，在步驟S51中，在對半導體區域1a以及半導體區域2a注入雜質離子後，可在例如1000℃左右的溫度，實施SOI基板SB1的熱處理，亦即活性化退火。藉此，便可在半導體區域1以及半導體區域2，使所注入之雜質離子活性化。
之後，進行與圖3的步驟S21~圖3的步驟S30同樣的步驟，如圖30所示的，製造出本實施態樣2的半導體裝置。
<關於MISFET的閾值電壓的控制>
接著，針對本實施態樣2的半導體裝置的MISFET的閾值電壓的控制，一邊和具有與實施態樣1所說明之比較例1同樣構造的比較例2的半導體裝置的MISFET的閾值電壓的控制作對比，一邊進行說明。
圖37，係表示SOI基板的厚度方向的雜質濃度分布圖。圖37，係針對比較例2以及實施態樣2的作為實施例的實施例2，根據計算求出作為接地平面區域GP的半導體區域101或半導體區域1以及半導體區域2，還有，基體SS1(亦即井區域7)的各自內部的由作為p型雜質的硼所構成的雜質濃度分布者。半導體區域1係由矽碳化物(SiC)所構成，半導體區域101、半導體區域2以及基體SS1係由矽(Si)所構成。
圖37的横軸，係表示當接地平面區域GP的頂面的深度位置為0時的深度位置，圖37的縱軸，係表示由作為p型雜質的硼所構成的雜質的雜質濃度。在圖37中，將比較例2中的實施離子注入後且實施活性化退火前的濃度分布表述為「比較例2(退火前)」，並將比較例2中的實施離子注入並再實施活性化退火後的濃度分布表述為「比較例2(退火後)」。另外，將實施例2中的實施離子注入並再實施活性化退火後的濃度分布表述為「實施例2(退火後)」。另外，在實施例2中，實施離子注入後且實施活性化退火前的濃度分布，與在比較例2中實施離子注入後且實施活性化退火前的濃度分布相同。
另外，在圖37的雜質濃度分布的計算中，係將活性化退火的熱處理溫度、矽中的硼的擴散係數、矽碳化物的組成比、矽碳化物中的硼的擴散係數，設定成與在圖29的雜質濃度分布的計算中的數值相同。
在比較例2中，於離子注入時，在實施活性化退火前，深度方向，亦即半導體區域101的厚度方向的雜質的濃度分布，在半導體區域101的頂面與半導體區域101的底面之間具有峰值。然後，雜質離子以半導體區域101的厚度比峰值的半高寬更大的方式注入。另外，如前所述的，在實施例2中，在實施活性化退火前，深度方向，亦即半導體區域1以及半導體區域2的厚度方向的雜質的濃度分布，亦與比較例2相同。
在比較例2中，由於半導體區域101係由Si所構成，故在實施離子注入後，於實施活性化退火時，所注入之雜質離子容易擴散。因此，在比較例2中，在實施活性化退火後，深度方向，亦即半導體區域101的厚度方向的雜質濃度分布，雖在半導體區域101的頂面與半導體區域101的底面之間具有峰值，惟雜質的濃度分布的峰值高度較低，峰值的半高寬較廣。其結果，在比較例2中，在實施活性化退火後，接地平面區域GP整體的雜質濃度的平均值降低。藉此，如前述用式(1)所說明的，由於接地平面區域GP的內部電位Vbi的絶對值變小，故閾值電壓Vth的可調整範圍變窄，半導體裝置的性能降低。
另一方面，在實施例2中，半導體區域1，由於係由在1000℃左右的溫度具有比Si的雜質擴散係數更小的雜質擴散係數的SiC所構成，故在實施離子注入後，於實施活性化退火時，所注入之雜質離子不易擴散。因此，在實施例2中， 在實施過活性化退火後，深度方向，亦即半導體區域1的厚度方向的雜質的濃度分布，相較於實施活性化退火前的雜質濃度分布幾乎沒有任何變化。換言之，在實施例2中，於實施活性化退火時，由於雜質不易擴散，故在實施活性化退火後，仍可維持實施離子注入之後當下的雜質濃度分布。
亦即，在實施例2中，即使在實施活性化退火後，深度方向，亦即半導體區域1的厚度方向的雜質濃度分布，仍在半導體區域1的頂面與半導體區域1的底面之間具有峰值，且半導體區域1的厚度TH1，比峰值的半高寬△Rp更大。或者，較佳的態樣為，半導體區域1的厚度方向的雜質濃度分布，在半導體區域1的頂面與半導體區域1的底面之間具有峰值，且半導體區域1的頂面的雜質濃度，以及，半導體區域1的底面的雜質濃度，均比峰值的雜質濃度的一半更小。
藉此，由於至少具有峰值的雜質濃度(亦即峰值的1/2以上的雜質濃度)的部分，為半導體區域1的內部所包含，故可確實地提高半導體區域1的雜質濃度。因此，可防止或抑制在實施活性化退火後，接地平面區域GP整體的雜質濃度的平均值降低的情況。因此，可防止或抑制如前述用式(1)所說明的內部電位Vbi的絶對值縮小的情況，且可使閾值電壓Vth的可調整範圍擴大，進而使半導體裝置的性能提高。
另外，在實施例2中，在半導體區域1與BOX層3之間，設置了由Si膜所構成的半導體區域2。藉此，在由Si所構成的半導體區域2，由於雜質會從由SiC所構成的半導體區域1擴散過來，故在實施活性化退火後，仍可維持由SiC所構成的半導體區域1的雜質濃度分布，並提高接地平面區域之中的BOX層3側的部分(亦即半導體區域2)的雜質濃度。
較佳的態樣為，半導體區域2的厚度TH2，比半導體區域1的厚度TH1更小。藉此，便可在實施活性化退火後，充分確保維持由SiC所構成的半導體區域1的雜質濃度分布的效果，並提高半導體區域2的雜質濃度。
另外，實施例2，亦與實施例1同樣，當半導體區域1的雜質濃度較高時，半導體區域1的電阻也會降低。另外，雖在圖37中並未顯示，惟實施例2，亦與實施例1同樣，於實施活性化退火時，對半導體區域1以及半導體區域2所注入之雜質離子不易往BOX層3側擴散，接地平面區域GP之中的與BOX層3接觸的部分的雜質濃度不易上升。
<本實施態樣的主要特徵與功效>
在本實施態樣2中，與實施態樣1同樣，半導體裝置，具備SOI基板SB1，以及形成於SOI基板SB1的MISFETQ1。SOI基板SB1，具有：基體SS1、形成在基體SS1上的接地平面區域GP、形成在接地平面區域GP上的BOX層3，以及形成在BOX層3上的SOI層4。基體SS1，由Si所構成，接地平面區域GP，包含由SiC所構成的p型半導體區域1。藉此，實施態樣2的半導體裝置，具有與實施態樣1的半導體裝置所具有之功效同樣的功效。
另一方面，在本實施態樣2中，與實施態樣1不同，接地平面區域GP，除了由SiC所構成的p型半導體區域1之外，更包含形成在由SiC所構成的p型半導體區域1上的由Si所構成的p型半導體區域2。
藉此，在由Si所構成的半導體區域2，由於雜質會從由SiC所構成的半導體區域1擴散過來，故在實施活性化退火後，仍可維持由SiC所構成的半導體區域1的雜質濃度分布，並提高接地平面區域GP之中的BOX層3側的部分(亦即半導體區域2)的雜質濃度。
以上，係根據實施態樣具體說明本發明人之發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。

Claims (19)

  1. 一種半導體裝置，其特徵為包含：半導體基板；以及第1與第2場效電晶體，其中，該半導體基板具有：第1基體，其包含第1區域以及第2區域；第1導電型的第1半導體區域，其形成在該第1基體的該第1區域上或是該第1基體之該第1區域的上層部；絶緣層，其形成在該第1半導體區域上；以及半導體層，其形成在該絶緣層上，其中，該第1基體，由矽所構成，其中，該第1半導體區域，由矽碳化物所構成，其中，該第1場效電晶體形成在該半導體層上，其中，該半導體層、該絕緣層、以及該第1半導體區域從該第2區域除去，以及其中，該第2場效電晶體形成在該第1基體的該第2區域上。
  2. 如申請專利範圍第1項之半導體裝置，其中，該第1半導體區域，在該第1基體上磊晶成長。
  3. 如申請專利範圍第1項之半導體裝置，其中，於該第1半導體區域，導入該第1導電型的第1雜質；於該第1半導體區域之厚度方向上的該第1雜質之濃度分布，在該第1半導體區域的頂面與該第1半導體區域的底面之間具有峰值；於該第1半導體區域的該頂面的該第1雜質的濃度，以及，於該第1半導體區域的該底面的該第1雜質的濃度，均小於該峰值的該第1雜質之濃度的一半。
  4. 如申請專利範圍第1項之半導體裝置，其中，該第1場效電晶體具有：第1閘極電極，其隔著第1閘極絶緣膜形成在該半導體層上；第2導電型的第2半導體區域，其形成於位在該第1閘極電極的第1側上之部分的該半導體層，且該第2導電型與該第1導電型相反；以及該第2導電型的第3半導體區域，其形成於位在該第1閘極電極的該第1側之相反側上的部分之該半導體層，以及其中，該第2場效電晶體具有：第2閘極電極，其隔著第2閘極絶緣膜形成在該第1基體的該第2區域上；該第2導電型的第4半導體區域，其形成於位在該第2閘極電極的第1側上之該第1基體的部分之該第2區域；以及該第2導電型的第5半導體區域，其形成於位在該第2閘極電極的該第1側之相反側上之該第1基體的部分之該第2區域。
  5. 如申請專利範圍第4項之半導體裝置，其中，於該第1半導體區域，導入該第1導電型的第2雜質；該第1導電型為p型；該第2導電型為n型；該第2雜質係由硼所構成。
  6. 如申請專利範圍第1項之半導體裝置，其中，該半導體基板，具有形成在該第1半導體區域上的第4半導體區域；該絶緣層，隔著該第4半導體區域形成在該第1半導體區域上；該第4半導體區域係由矽所構成。
  7. 如申請專利範圍第4項之半導體裝置，其中，該第1場效電晶體具有在該第2半導體區域上的第1半導體膜以及在該第3半導體區域上的第2半導體膜，其中，該第1與該第2半導體膜具有該第2導電型，其中，該第1半導體膜的雜質濃度大於該第2半導體區域的雜質濃度，以及其中，該第2半導體膜的雜質濃度大於該第3半導體區域的雜質濃度。
  8. 如申請專利範圍第1項之半導體裝置，其中，該第1基體更包含第3區域，在俯視下，該第3區域係位在該第1區域與該第2區域之間，其中，該第1區域、該第2區域、以及該第3區域係藉由延伸到該第1基體中並且填充絕緣材料的溝而彼此隔開，以及其中，用以將電壓偏壓施加至該第1半導體區域的接觸部，形成在該第3區域上。
  9. 如申請專利範圍第8項之半導體裝置，其中，該半導體層、該絕緣層、以及該第1半導體區域亦從該第3區域除去。
  10. 如申請專利範圍第8項之半導體裝置，更包含該第1導電型的井區域，該井區域形成於該第1基體並且在該第1區域與該第3區域之間延伸，以使該接觸部與該第1半導體區域電連接。
  11. 一種半導體裝置的製造方法，其特徵為包含：(a)準備第1半導體基板的步驟；(b)形成第1場效電晶體的步驟；以及(c)形成第2場效電晶體的步驟，其中，在該(a)步驟中所準備好的該第1半導體基板具有：第1基體，其包含第1區域以及第2區域；第1半導體區域，其形成於該第1基體上或是該第1基體的上層部；絶緣層，其形成在該第1半導體區域上；以及半導體層，其形成在該絶緣層上；其中，在該(b)步驟中，於形成在該第1基體之該第1區域上的該第1半導體區域，導入第1導電型的第1雜質；其中，在該(c)步驟中，將形成在該第1基體之該第2區域上的該半導體層、該絕緣層、以及該第1半導體區域之各自部分從該第1基體的該第2區域除去；其中，該第1場效電晶體形成在該半導體層上；其中，該第2場效電晶體形成在該第1基體的該第2區域上；其中，該第1基體，由矽所構成；以及其中，該第1半導體區域，由矽碳化物所構成。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中，該(a)步驟包含：(a1)在該第1基體上，使該第1半導體區域磊晶成長的步驟；以及(a2)在該第1半導體區域上，轉印由該絶緣層以及配置在該絶緣層上的該半導體層所構成的疊層體的步驟。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中，在該(b)步驟中所導入之該第1雜質於該第1半導體區域的厚度方向之濃度分布，在該第1半導體區域的頂面與該第1半導體區域的底面之間具有峰值；該第1半導體區域的該頂面的該第1雜質的濃度，以及，該第1半導體區域的該底面的該第1雜質的濃度，均小於該峰值的該第1雜質之濃度的一半。
  14. 如申請專利範圍第11項之半導體裝置的製造方法，其中，該(b)步驟包含：(b1)在該半導體層上，隔著第1閘極絶緣膜形成第1閘極電極的步驟；以及(b2)於位在該第1閘極電極的第1側上的部分之該半導體層，形成與該第1導電型相反的第2導電型的第2半導體區域，並於位在該第1閘極電極的該第1側的相反側上的部分的該半導體層，形成該第2導電型的第3半導體區域的步驟，以及其中，該(c)步驟包含：(c1)在該第1基體的該第2區域上，隔著第2閘極絶緣膜形成第2閘極電極的步驟；以及(c2)於位在該第2閘極電極的第1側上的該第1基體的部分之該第2區域，形成該第2導電型的第4半導體區域，並於位在該第2閘極電極的該第1側的相反側上的該第1基體的部分之該第2區域，形成該第2導電型的第5半導體區域的步驟。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，該第1導電型為p型；該第2導電型為n型；該第1雜質由硼所構成。
  16. 如申請專利範圍第11項之半導體裝置的製造方法，其中，該(b)步驟包含：(b3)對該第1半導體區域，進行該第1雜質之離子注入的步驟。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，該(b)步驟包含：(b4)在該(b3)步驟之後，以第1溫度對該第1半導體基板進行熱處理的步驟；該第1溫度在800℃以上。
  18. 如申請專利範圍第11項之半導體裝置的製造方法，其中，在該(a)步驟中，準備好該第1半導體基板，該第1半導體基板具有形成在該第1半導體區域上的第4半導體區域以及隔著該第4半導體區域形成在該第1半導體區域上的該絶緣層；該第4半導體區域由矽所構成。
  19. 如申請專利範圍第12項之半導體裝置的製造方法，其中，在該(a1)步驟中，準備好由該第1基體與該第1半導體區域所構成的第2半導體基板；該(a2)步驟包含：(a3)準備第3半導體基板的步驟，該第3半導體基板由第2基體以及形成在該第2基體上之該絶緣層所構成，該第2基體由半導體所構成；(a4)於該(a1)步驟以及該(a3)步驟之後，在該絶緣層與該第1半導體區域互相對向的狀態下，將該第3半導體基板貼合在該第2半導體基板上的步驟；以及(a5)在該(a4)步驟之後，將該絶緣層以及該第2基體之中的該第2半導體基板側的表層部留在該第2半導體基板上，並將該表層部以外的該第2基體從該第2半導體基板上除去的步驟。
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