JP2009176997A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1のMISトランジスタLTrは、第1の活性領域1aに形成された第1のチャネル領域3aと、第1のチャネル領域上に形成された高誘電率絶縁膜からなる第1のゲート絶縁膜4aと、第1のゲート絶縁膜上に接する第1の導電部12aと、第2の導電部13aとを有する第1のゲート電極20Aとを備え、第2のMISトランジスタHTrは、第2の活性領域1bに形成された第2のチャネル領域3bと、第2のチャネル領域上に形成された高誘電率絶縁膜からなる第2のゲート絶縁膜4bと、第2のゲート絶縁膜上に接する第3の導電部12bと、第4の導電部13bとを有する第2のゲート電極20Bとを備え、第3の導電部は、第1の導電部よりも薄い膜厚で且つ第1の導電部と同じ組成材料からなる。
【選択図】図8
Description
H.Nakamura et al., VLSI 2006 Tech. Symp, pp.158-159
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるMISトランジスタとしてP型MISトランジスタを適用した場合を具体例に挙げて、図1(a) 〜(d) 及び図2(a) 〜(d) を参照しながら説明する。図1(a) 〜(d) 及び図2(a) 〜(d) は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、本実施形態において、Lvt領域は相対的に閾値電圧の低いP型MISトランジスタ(以下、「低閾値トランジスタ」と称する)が形成される領域であり、Hvt領域は相対的に閾値電圧の高いP型MISトランジスタ(以下、「高閾値トランジスタ」と称する)が形成される領域である。
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるMISトランジスタとしてP型MISトランジスタを適用した場合を具体例に挙げて図3(a) 〜(d) 及び図4(a) 〜(d) を参照しながら説明する。図3(a) 〜(d) 及び図4(a) 〜(d) は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図3(a) 〜図4(d) において、前述の第1の実施形態と同一の構成要素には、第1の実施形態における図1(a) 〜図2(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Lvt領域は低閾値トランジスタが形成される領域であり、Hvt領域は高閾値トランジスタが形成される領域である。
以下に、本発明の第3の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるMISトランジスタとしてP型MISトランジスタを適用した場合を具体例に挙げて図5(a) 〜(d) を参照しながら説明する。図5(a) 〜(d) は、本発明の第3の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図5(a) 〜(d) において、前述の第1の実施形態、又は第2の実施形態と同一の構成要素には、第1の実施形態における図1(a) 〜図2(d) に示す符号、又は第2の実施形態における図3(a) 〜図4(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Lvt領域は低閾値トランジスタが形成される領域であり、Hvt領域は高閾値トランジスタが形成される領域である。
以下に、本発明の第4の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるMISトランジスタとしてP型MISトランジスタを適用した場合を具体例に挙げて図6、図7(a) 〜(d) 、及び図8(a) 〜(d) を参照しながら説明する。
以下に、本発明の第4の実施形態の変形例に係る半導体装置の製造方法について、互いに閾値電圧の異なるMISトランジスタとしてP型MISトランジスタを適用した場合を具体例に挙げて、図9(a) 〜(d) を参照しながら説明する。図9(a) 〜(d) は、本発明の第4の実施形態の変形例に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図9(a) 〜(d) において、第4の実施形態と同一の構成要素には、第4の実施形態における図7(a) 〜図8(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Lvt領域は低閾値トランジスタLTrが形成される領域であり、Hvt領域は高閾値トランジスタHTrが形成される領域である。
1a 第1の活性領域
1b 第2の活性領域
2 素子分離領域
3a,3b n型チャネル領域
4 高誘電率絶縁膜
4a 第1のゲート絶縁膜
4b 第2のゲート絶縁膜
5 第1の金属膜
5a 第1の導電部
6 第2の金属膜
6b 第2の導電部
7a,7b 浅いp型ソースドレイン領域
8a,8b サイドウォール
9a,9b 深いp型ソースドレイン領域
10a1,10b1 シリサイド膜
20A 第1のゲート電極
20B 第2のゲート電極
11 シリコン膜
11a 第3の導電部
11b 第4の導電部
10a2,10b2 シリサイド膜
6a 第5の導電部
12,12A 第1の金属膜
12X,12XA,12XB 第2の金属膜
12a 第1の導電部
12b 第3の導電部
13 シリコン膜
13a 第2の導電部
13b 第4の導電部
14 金属膜
14Y 金属薄膜部
14a 第1の導電部
14b 第3の導電部
15 レジストパターン
Claims (27)
- 第1のMISトランジスタと、前記第1のMISトランジスタよりも高い閾値電圧を有する第2のMISトランジスタとを備えた半導体装置であって、
前記第1のMISトランジスタは、
半導体基板における第1の活性領域に形成された第1のチャネル領域と、
前記第1の活性領域における前記第1のチャネル領域上に形成された高誘電率絶縁膜からなる第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に接して設けられた第1の導電部と、前記第1の導電部上に形成された第2の導電部とを有する第1のゲート電極とを備え、
前記第2のMISトランジスタは、
前記半導体基板における第2の活性領域に形成され、前記第1のチャネル領域と同じ導電型を有する第2のチャネル領域と、
前記第2の活性領域における前記第2のチャネル領域上に形成された前記高誘電率絶縁膜からなる第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に接して設けられた第3の導電部と、前記第3の導電部上に形成された第4の導電部とを有する第2のゲート電極とを備え、
前記第3の導電部は、前記第1の導電部よりも薄い膜厚で、且つ、前記第1の導電部と同じ組成材料からなることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の導電部及び前記第3の導電部は、金属又は金属化合物からなり、
前記第2の導電部及び前記第4の導電部は、シリコンからなることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第2のゲート絶縁膜及び前記第2のゲート電極を有する前記第2のMISトランジスタは、前記第1のゲート絶縁膜及び前記第1のゲート電極を有する前記第1のMISトランジスタに比べてシリコンのミッドギャップ仕事関数に近い実効仕事関数を有していることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、P型MISトランジスタであり、
前記第1の導電部及び前記第3の導電部は、4.7eV以上で5.15eV以下の仕事関数を有していることを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、P型MISトランジスタであり、
前記第1の導電部及び前記第3の導電部は、窒化チタン膜、窒化タンタル膜又は炭化タンタル膜であることを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、P型MISトランジスタであり、
前記第1の導電部及び前記第3の導電部は、窒化チタン膜からなり、
前記第1の導電部の膜厚は、20nm以上であり、
前記第3の導電部の膜厚は、15nm以下であることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、N型MISトランジスタであり、
前記第1の導電部及び前記第3の導電部は、4.05eV以上で4.5eV以下の仕事関数を有していることを特徴とする半導体装置。 - 請求項1〜7のうちいずれか1項に記載の半導体装置において、
前記第2のチャネル領域は、前記第1のチャネル領域と同じ不純物濃度を有していることを特徴とする半導体装置。 - 請求項1〜8のうちいずれか1項に記載の半導体装置において、
前記第2のゲート絶縁膜は、前記第1のゲート絶縁膜と同じ膜厚を有し、
前記第4の導電部は、前記第2の導電部と同じ膜厚を有していることを特徴とする半導体装置。 - 請求項1〜9のうちいずれか1項に記載の半導体装置において、
前記第1のゲート電極の膜厚は、前記第2のゲート電極の膜厚に比べて厚いことを特徴とする半導体装置。 - 第1のMISトランジスタと、前記第1のMISトランジスタよりも高い閾値電圧を有する第2のMISトランジスタとを備えた半導体装置であって、
前記第1のMISトランジスタは、
半導体基板における第1の活性領域に形成された第1のチャネル領域と、
前記第1の活性領域における前記第1のチャネル領域上に形成された高誘電率絶縁膜からなる第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に接して設けられた第1の導電部を有する第1のゲート電極とを備え、
前記第2のMISトランジスタは、
前記半導体基板における第2の活性領域に形成され、前記第1のチャネル領域と同じ導電型を有する第2のチャネル領域と、
前記第2の活性領域における前記第2のチャネル領域上に形成された前記高誘電率絶縁膜からなる第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に接して設けられた第2の導電部を有する第2のゲート電極とを備え、
前記第2の導電部は、前記第1の導電部と異なる組成材料からなることを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、
前記第2の導電部は、前記第1の導電部に比べてシリコンのミッドギャップ仕事関数に近い仕事関数を有していることを特徴とする半導体装置。 - 請求項11又は12に記載の半導体装置において、
前記第1のゲート電極は、前記第1の導電部のみからなり、
前記第2のゲート電極は、前記第2の導電部のみからなることを特徴とする半導体装置。 - 請求項11又は12に記載の半導体装置において、
前記第1のゲート電極は、前記第1の導電部上に形成された第3の導電部を有し、
前記第2のゲート電極は、前記第2の導電部上に形成された第4の導電部を有していることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記第1のゲート電極は、前記第1の導電部と前記第3の導電部との間に、前記第2の導電部と同じ導電材料からなる第5の導電部を有していることを特徴とする半導体装置。 - 請求項14又は15に記載の半導体装置において、
前記第3の導電部及び前記第4の導電部は、シリコンからなることを特徴とする半導体装置。 - 請求項11〜16のうちいずれか1項に記載の半導体装置において、
前記第1の導電部は、第1の金属又は第1の金属化合物からなり、
前記第2の導電部は、第2の金属又は第2の金属化合物からなることを特徴とする半導体装置。 - 請求項11〜17のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタ及び前記第2のMISトランジスタは、P型MISトランジスタであり、
前記第1の導電部は、窒化チタン膜であり、
前記第2の導電部は、窒化モリブデン膜又は窒化タンタル膜であることを特徴とする半導体装置。 - 請求項11〜18のうちいずれか1項に記載の半導体装置において、
前記第2のチャネル領域は、前記第1のチャネル領域と同じ不純物濃度を有していることを特徴とする半導体装置。 - 第1のゲート電極を有する第1のMISトランジスタと、前記第1のMISトランジスタよりも高い閾値電圧を持つ第2のゲート電極を有する第2のMISトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第1の活性領域及び第2の活性領域を形成する工程(a)と、
前記第1の活性領域に第1のチャネル領域を形成すると共に、前記第2の活性領域に前記第1のチャネル領域と同じ導電型を有する第2のチャネル領域を形成する工程(b)と、
前記工程(b)の後に、前記第1の活性領域及び前記第2の活性領域の上に高誘電率絶縁膜を形成する工程(c)と、
前記工程(c)の後に、前記第1の活性領域上に前記高誘電率絶縁膜からなる第1のゲート絶縁膜を形成し、且つ、前記第1のゲート絶縁膜上に接して設けられた第1の導電部と前記第1の導電部上に設けられた第2の導電部とを有する前記第1のゲート電極を形成する共に、前記第2の活性領域上に前記高誘電率絶縁膜からなる第2のゲート絶縁膜を形成し、且つ、前記第2のゲート絶縁膜上に接して設けられた第3の導電部と前記第3の導電部上に設けられた第4の導電部とを有する前記第2のゲート電極を形成する工程(d)とを備え、
前記第3の導電部は、前記第1の導電部よりも薄い膜厚で、且つ、前記第1の導電部と同じ組成材料からなることを特徴とする半導体装置の製造方法。 - 請求項20に記載の半導体装置の製造方法において、
前記工程(d)は、前記第1の活性領域上の前記高誘電率絶縁膜に接する第1の金属膜を形成する工程(d1)と、前記工程(d1)の後に、前記第1の金属膜、及び前記第2の活性領域上の前記高誘電率絶縁膜に接する第2の金属膜を形成する工程(d2)と、前記(d2)の後に、前記第2の金属膜上にシリコン膜を形成する工程(d3)と、前記工程(d3)の後に、前記第1の活性領域上の前記シリコン膜、前記第2の金属膜、前記第1の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第1のゲート絶縁膜、前記第1の金属膜及び前記第2の金属膜からなる前記第1の導電部、及び前記シリコン膜からなる前記第2の導電部を形成すると共に、前記第2の活性領域上の前記シリコン膜、前記第2の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第2のゲート絶縁膜、前記第2の金属膜からなる前記第3の導電部、及び前記シリコン膜からなる前記第4の導電部を形成する工程(d4)とを含むことを特徴とする半導体装置の製造方法。 - 請求項20に記載の半導体装置の製造方法において、
前記工程(d)は、前記高誘電率絶縁膜に接する金属膜を形成する工程(d1)と、前記工程(d1)の後に、第2の活性領域上の前記金属膜の上部をエッチングして、前記金属膜よりも膜厚の薄い金属薄膜部を形成する工程(d2)と、前記工程(d2)の後に、前記金属膜及び前記金属薄膜部の上にシリコン膜を形成する工程(d3)と、前記工程(d3)の後に、前記第1の活性領域上の前記シリコン膜、前記金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第1のゲート絶縁膜、前記金属膜からなる前記第1の導電部、及び前記シリコン膜からなる前記第2の導電部を形成すると共に、前記第2の活性領域上の前記シリコン膜、前記金属薄膜部、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第2のゲート絶縁膜、前記金属薄膜部からなる前記第3の導電部、及び前記シリコン膜からなる前記第4の導電部を形成する工程(d4)とを含むことを特徴とする半導体装置の製造方法。 - 第1のゲート電極を有する第1のMISトランジスタと、前記第1のMISトランジスタよりも高い閾値電圧を持つ第2のゲート電極を有する第2のMISトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第1の活性領域及び第2の活性領域を形成する工程(a)と、
前記第1の活性領域に第1のチャネル領域を形成すると共に、前記第2の活性領域に前記第1のチャネル領域と同じ導電型を有する第2のチャネル領域を形成する工程(b)と、
前記工程(b)の後に、前記第1の活性領域及び前記第2の活性領域の上に高誘電率絶縁膜を形成する工程(c)と、
前記工程(c)の後に、前記第1の活性領域上に前記高誘電率絶縁膜からなる第1のゲート絶縁膜を形成し、且つ、前記第1のゲート絶縁膜上に接して設けられた第1の導電部を有する前記第1のゲート電極を形成する共に、前記第2の活性領域上に前記高誘電率絶縁膜からなる第2のゲート絶縁膜を形成し、且つ、前記第2のゲート絶縁膜上に接して設けられた第2の導電部を有する前記第2のゲート電極を形成する工程(d)とを備え、
前記第2の導電部は、前記第1の導電部と異なる組成材料からなることを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
前記工程(d)は、前記第1の活性領域上の前記高誘電率絶縁膜に接する第1の金属膜を形成する工程(d1)と、前記第2の活性領域上の前記高誘電率絶縁膜に接する第2の金属膜を形成する工程(d2)と、前記工程(d1)及び前記工程(d2)の後に、前記第1の活性領域上の前記第1の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第1のゲート絶縁膜、及び前記第1の金属膜からなる前記第1の導電部を形成すると共に、前記第2の活性領域上の前記第2の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第2のゲート絶縁膜、及び前記第2の金属膜からなる前記第2の導電部を形成する工程(d3)とを含むことを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
前記工程(d)は、前記第1の活性領域上の前記高誘電率絶縁膜に接する第1の金属膜を形成する工程(d1)と、前記第2の活性領域上の前記高誘電率絶縁膜に接する第2の金属膜を形成する工程(d2)と、前記工程(d1)及び前記工程(d2)の後に、前記第1の金属膜及び前記第2の金属膜の上にシリコン膜を形成する工程(d3)と、前記工程(d3)の後に、前記第1の活性領域上の前記シリコン膜、前記第1の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第1のゲート絶縁膜、前記第1の金属膜からなる前記第1の導電部、及び前記シリコン膜からなる第3の導電部を形成すると共に、前記第2の活性領域上の前記シリコン膜、前記第2の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第2のゲート絶縁膜、前記第2の金属膜からなる前記第2の導電部、及び前記シリコン膜からなる第4の導電部を形成する工程(d4)とを含むことを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
前記工程(d)は、前記第1の活性領域上の前記高誘電率絶縁膜に接する第1の金属膜を形成する工程(d1)と、前記工程(d1)の後に、前記第1の金属膜、及び前記第2の活性領域上の前記高誘電率絶縁膜に接する第2の金属膜を形成する工程(d2)と、前記工程(d2)の後に、前記第2の金属膜上にシリコン膜を形成する工程(d3)と、前記工程(d3)の後に、前記第1の活性領域上の前記シリコン膜、前記第2の金属膜、前記第1の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第1のゲート絶縁膜、前記第1の金属膜からなる前記第1の導電部、前記第2の金属膜からなる第5の導電部、及び前記シリコン膜からなる第3の導電部を形成すると共に、前記第2の活性領域上の前記シリコン膜、前記第2の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第2のゲート絶縁膜、前記第2の金属膜からなる前記第2の導電部、及び前記シリコン膜からなる第4の導電部を形成する工程(d4)とを含むことを特徴とする半導体装置の製造方法。 - 請求項14に記載の半導体装置において、
前記第2のゲート電極は、前記第2の導電部と前記第4の導電部との間に、前記第1の導電部と同じ導電材料からなる第5の導電部を有していることを特徴とする半導体装置。
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