JP2007335783A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1上に形成したゲート絶縁膜3上に金属ゲート電極層4が形成され、金属ゲート電極層4上にマスク層5が形成され、pMOS形成領域2bのマスク層5が除去され、nMOS形成領域2aのマスク層5aをマスクとしてpMOS形成領域2bの金属ゲート電極層4が除去され、マスク層5a上およびゲート絶縁膜3上に金属ゲート電極層6が形成され、pMOS形成領域2bをマスクするフォトレジストパターン7が形成され、フォトレジストパターン7をマスクとしてnMOS形成領域2aの金属ゲート電極層6が除去され、nMOS形成領域2aのマスク層5aが除去される。よって、nMOS形成領域2a上およびpMOS形成領域2b上の金属ゲート電極部形成のためのエッチング時にゲート絶縁膜3や半導体基板1表面への損傷を防止することができる。
【選択図】図1
Description
まず、図9、図10は金属ゲート電極を有する従来の半導体装置の製造方法の1つ目の例を示す断面模式図である(例えば、非特許文献1参照)。
最後に、ドライエッチングにより、TiN層411aを加工し、TiN層412aを形成し、金属ゲート電極部を作成する(図10(C))。
半導体基板にnMOS形成領域100a、埋込素子分離領域200およびpMOS形成領域100bが形成されている。この半導体基板に、ゲート絶縁膜300aおよび金属ゲート電極層400aを形成する(図11(A))。
その後、フォトリソグラフィ工程およびドライエッチングにより、pMOS形成領域100bの金属ゲート電極層400bを除去し、nMOS形成領域100aに金属ゲート電極層401bを形成し、そして、pMOS形成領域100bのゲート絶縁膜300bを除去し、nMOS形成領域100aにゲート絶縁膜301bを形成する(図12(A))。
S.B.Samavedam,et al.,"Dual−Metal Gate CMOS with HfO2 Gate Dielectric"IEDM Tech.Dig.,p.433(2002)
図9、図10で示した従来の金属ゲート電極部の形成工程において、nMOS形成領域100a上およびpMOS形成領域100b上の金属ゲート電極部の層数が異なるため、図10(B)および図10(C)の工程で、同時にエッチングを開始すると、層数が少ないnMOS形成領域100aの金属ゲート電極部では、早くエッチングが完了する。そのため、pMOS形成領域100bの金属ゲート電極部が形成されるまでの間、nMOS形成領域100aのゲート絶縁膜やnMOS形成領域100aの基板表面が長くエッチングにさらされることになり、損傷領域700a、700bが生じてしまう問題があった。
図11(C)および図12(A)の工程において、pMOS形成領域100bの金属ゲート電極層400bとゲート絶縁膜300bを除去する際に、フォトレジストパターン(図示せず)をnMOS形成領域100a上に形成してエッチングを行う。そしてその後、アッシングによりフォトレジストパターンを除去する。しかしこのエッチング工程において、下地の金属ゲート電極層401a、401bがオーバーエッチングやアッシングの影響で損傷を受けて変質してしまい、リーク電流やゲート抵抗の増加などの問題が生じる。
図1は、本発明の実施の形態の半導体装置の製造方法の概略を示す断面模式図である。
金属ゲート電極を有する半導体装置の製造方法において、半導体基板1に、埋込素子分離領域2を形成し、そして、半導体基板1上に、ゲート絶縁膜3、金属ゲート電極層4およびマスク層5を形成する(図1(A))。
このように、図1の本発明の実施の形態のような半導体装置の製造方法によれば、金属ゲート電極層4a上にマスク層5aを形成することにより、フォトレジストパターン(図示せず)除去の際、下地の金属ゲート電極層4aへの損傷を防止することが可能となる。さらに、nMOS形成領域2a上およびpMOS形成領域2b上のゲート絶縁膜3上に同一層数の金属ゲート電極層6aを形成することが可能なため、金属ゲート電極部を形成するためのエッチング時にゲート絶縁膜3や半導体基板1表面への損傷を防止することができる。
図2〜図4は、第1の実施の形態の半導体装置の製造方法の各工程における断面模式図である。
Si基板にnMOS形成領域10a、埋込素子分離領域20およびpMOS形成領域10bが形成されている。Si基板を熱酸化して、ゲート絶縁膜として、1.5nmのSiO2膜を形成し、続けて、200℃、50mTorrの雰囲気で、窒素(N2)プラズマ処理を行い、酸窒化シリコン(SiON)膜30を形成する。
フォトレジストパターン60bをマスクとして、nMOS形成領域10aのTa層40bをドライエッチングにより除去し、pMOS形成領域10bにTa層41bを形成する。さらに、ドライエッチングにより、Poly−Si層51aを除去する。そして、フォトレジストパターン60bをアッシングにより除去する(図3(C))。
その後、フォトレジストパターン60cをマスクとして、TiN層41aおよびTa層41bにエッチングを行い、TiN層42aおよびTa層42bを形成し、これらにより金属ゲート電極が構成される(図4(B))。
なお、第1の実施の形態では、nMOS形成領域10aおよびpMOS形成領域10bの金属ゲート電極は、工程数を少なくできることと、nMOS領域およびpMOS領域のゲートを短絡するための位置合わせが不要で、微細化が容易であることから、同時にエッチングを行うことを前提としている。nMOS形成領域10aおよびpMOS形成領域10bの金属ゲート電極層の膜厚を揃え、金属ゲート電極を同時にエッチングする場合、それぞれの金属ゲート電極層のエッチングレートが同じであれば、同時にエッチングを終了させることが可能である。
以上のことから、金属ゲート電極層、ゲート絶縁膜および半導体基板へのアッシングやドライエッチングなどによる損傷を防ぐことにより、第1の実施の形態により形成される金属ゲート電極のリーク電流やゲート抵抗の増加などを抑制でき、高性能で信頼性が高い半導体装置の製造方法を提供できる。
第2の実施の形態は、第1の実施の形態と異なり、nMOS領域およびpMOS領域の金属ゲート電極層がそれぞれ2層で構成される例である。
既述の通り、第1の実施の形態において、CMOSLSIのnMOS形成領域10aおよびpMOS形成領域10bの金属ゲート電極に仕事関数の異なる金属材料を用いることにより、各形成領域のしきい値電圧を決定した。一方、金属ゲート電極の抵抗が十分低ければ、それぞれ単層で構成することが可能である。ところが、用いる金属材料の抵抗が高い場合、その金属材料からなる金属ゲート電極の上部に、より抵抗が低い金属材料からなる金属ゲート電極を1または複数層形成し、複数層の金属ゲート電極からなる金属ゲート電極部を構成することにより、金属ゲート電極部のゲート抵抗を低減させる手段が利用されている。しかし、膜厚を小さくしすぎると、上層の抵抗低減用の金属ゲート電極とのミキシングにより、しきい値制御ができなくなってしまう。よって、下層の金属ゲート電極の膜厚は、その抵抗率や2層目以降の金属ゲート電極との反応・相互拡散などを踏まえて決定することが望ましい。例えば、WやTaといった単体金属は基本的に十分抵抗が低いので単層として用いることが可能である。一方、金属ゲート電極に用いる材料として、例えば、TaSiNや第1の実施の形態のTiNなどの金属材料はその組成により、抵抗が高い場合がある。そのような場合は、抵抗の高い金属ゲート電極は5nm〜50nm形成し、その抵抗の高い金属ゲート電極上に低抵抗金属材料を堆積することにより、ゲート抵抗を低減させることが望ましい。
図6〜図8は、第3の実施の形態の半導体装置の製造方法の各工程における断面模式図である。
Si基板にnMOS形成領域10a、埋込素子分離領域20およびpMOS形成領域10bが形成されている。Si基板を熱酸化して、0.5nmのSiO2膜を形成し、続けて、300℃、125mTorrの雰囲気で、四塩化ハフニウム(HfCl4)と水蒸気(H2O)を原料として原子層成長(ALD:Atomic Layer Deposition)法により、HfO2膜を3nm形成する。さらに、800℃、760mTorrの酸素(O2)/N2雰囲気中(O2=0.2%)で5秒間熱処理し、Si基板上にゲート絶縁膜として、HfO2/SiO2膜35を形成する。HfO2/SiO2膜35上に、金属ゲート電極層として、TiCl4とNH3を原料として、CVD法にて、TiN層45aを10nm形成する。そして、マスク層として、テトラエトキシシラン(TEOS)とO2を原料として、CVD法を用いて、SiO2層55aを30nm形成する(図6(A))。なお、SiO2層55aの形成は、第1の実施の形態と同様に、酸化性ガスが含まれない雰囲気で行うことにより、TiN層45aの表面の酸化を抑制することができ、金属ゲート電極部のゲート抵抗の増加を低減することが可能となる。
フォトレジストパターン60hをマスクとして、ドライエッチングによりnMOS形成領域10aのSiO2層55bおよびnMOS形成領域10aのTaSiN層45bを除去し、pMOS形成領域10bにSiO2層56bおよびpMOS形成領域10bにTaSiN層46bを形成する。続けて、フォトレジストパターン60hをアッシングにより除去する(図7(C))。
その後、第1の実施の形態の場合と同様に、低抵抗の金属ゲート電極として、窒化タンタル(TaN)層45cをスパッタ法により、50nm形成する。続いて、マスク層として、HCDSとNH3を原料として、CVD法にて、SiN層55cを50nm形成する(図8(B))。なお、第3の実施の形態においては、金属ゲート電極部を2層の金属ゲート電極により構成しているが、第2の実施の形態と同様に、必要に応じて、3層以上の金属ゲート電極により構成させることも可能である。
第3の実施の形態によれば、金属ゲート電極層である、TiN層46a上およびTaSiN層46b上にマスク層として、SiO2層56aおよびSiO2層56bが形成される。このため、ドライエッチングやフォトレジストパターン除去のためのアッシングに長時間さらされても、マスク層によってTiN層46aおよびTaSiN層46bへの損傷を防止することができる。さらに、nMOS形成領域10aおよびpMOS形成領域10bに同一層数の金属ゲート電極部を形成することができる。このため、金属ゲート電極部形成のためのエッチング時のHfO2/SiON膜35や半導体基板への損傷を最小に抑えることが可能となる。また、pMOS形成領域10bのTiN層45aをH2SO4およびH2O2を用いて除去するため、HfO2/SiO2膜35の削りや表面の変質などの損傷を抑制することができる。このため、TiN層46a表面、TaSiN層46b表面およびHfO2/SiO2膜35の変質が抑制され、ゲート電流やゲート抵抗の増加などを防ぐことが可能となる。
マスク層として、SiO2層55aおよびSiO2層55bに対し、HCDSとNH3を原料としたCVD法により50nm形成されたSiN層とする。
金属ゲート電極層として、TaSiN層45bに対し、スパッタ法により50nm形成されたタンタルシリコン(TaSi)層とする。
金属ゲート電極として、TaN層45cに対し、スパッタ法により、5nm〜50nm形成されたW層とする。
2a nMOS形成領域
2b pMOS形成領域
3 ゲート絶縁膜
4,4a,6,6a 金属ゲート電極層
5,5a マスク層
7 フォトレジストパターン
Claims (8)
- ゲート電極部に金属材料を用いた半導体装置の製造方法において、
半導体基板上に形成したゲート絶縁膜上に第1の金属ゲート電極層を形成する工程と、
前記第1の金属ゲート電極層上にマスク層を形成する工程と、
第1の半導体素子形成領域の前記マスク層を除去する工程と、
第2の半導体素子形成領域の前記マスク層をマスクとして前記第1の半導体素子形成領域の前記第1の金属ゲート電極層を除去する工程と、
前記マスク層上および前記ゲート絶縁膜上に第2の金属ゲート電極層を形成する工程と、
前記第1の半導体素子形成領域をマスクするレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記第2の半導体素子形成領域の前記第2の金属ゲート電極層を除去する工程と、
前記第2の半導体素子形成領域の前記マスク層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記マスク層は、酸化性ガスが含まれない雰囲気中で、形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第2の半導体素子形成領域の前記マスク層を除去する工程の後に、前記第1の金属ゲート電極層および前記第2の金属ゲート電極層上に1または複数層の他の金属ゲート電極層を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- ゲート電極部に金属材料を用いた半導体装置の製造方法において、
半導体基板上に形成したゲート絶縁膜上に第1の金属ゲート電極層を形成する工程と、
前記第1の金属ゲート電極層上に第1のマスク層を形成する工程と、
第1の半導体素子形成領域の前記第1のマスク層を除去する工程と、
第2の半導体素子形成領域の前記第1のマスク層をマスクとして前記第1の半導体素子形成領域の前記第1の金属ゲート電極層を除去する工程と、
前記第1のマスク層上および前記ゲート絶縁膜上に第2の金属ゲート電極層を形成する工程と、
前記第2の金属ゲート電極層上に第2のマスク層を形成する工程と、
前記第1の半導体素子形成領域をマスクするレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記第2の半導体素子形成領域の前記第2のマスク層および前記第2の金属ゲート電極層を除去する工程と、
前記第1の半導体素子形成領域の前記第2のマスク層および前記第2の半導体素子形成領域の前記第1のマスク層を除去する工程と、
前記第1の金属ゲート電極層および前記第2の金属ゲート電極層上に1または複数層の他の金属ゲート電極層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1のマスク層および前記第2のマスク層は、酸化性ガスが含まれない雰囲気中で、形成されることを特徴とする請求項4記載の半導体装置の製造方法。
- 前記ゲート絶縁膜が酸化ハフニウムにより構成される場合、前記第1の半導体素子形成領域の前記第1の金属ゲート電極層の除去を、フッ化水素溶液を用いて行うことを特徴とする請求項1又は4記載の半導体装置の製造方法。
- 前記ゲート絶縁膜が酸窒化シリコンまたはハフニウム酸窒化シリコンにより構成される場合、前記第1の半導体素子形成領域の前記第1の金属ゲート電極層の除去を、過酸化水素溶液を用いて行うことを特徴とする請求項1又は4記載の半導体装置の製造方法。
- 前記他の金属ゲート電極層の金属材料の抵抗が、前記第1の金属ゲート電極層および前記第2の金属ゲート電極層の金属材料の抵抗よりも低く、かつ、前記第1の金属ゲート電極層および前記第2の金属ゲート電極層の膜厚が5nm〜50nmであることを特徴とする請求項3又は4記載の半導体装置の製造方法。
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