JP5357269B2 - ゲート・スタックを形成する方法 - Google Patents

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Description

本発明は、半導体デバイス製造の分野に関する。特に、本発明は、高ｋ金属ゲート電界効果トランジスタのゲート・スタックの形成及びその構造体に関する。
半導体デバイス製造の分野において、能動半導体デバイスは、一般に、前工程（ＦＥＯＬ）技術により製造される。このような能動半導体デバイスは、例えば、電界効果トランジスタ（ＦＥＴ）、特に相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳ−ＦＥＴ）のようなトランジスタを含むことができる。異なる型のＣＭＯＳ−ＦＥＴの中には、ｐ型ドープＣＭＯＳ−ＦＥＴ（ＰＦＥＴ）及びｎ型ドープＣＭＯＳ−ＦＥＴ（ＮＦＥＴ）があり得る。異なる型のＣＭＯＳ−ＦＥＴを、半導体チップ又はウェハの共通の基板又は構造体上に形成又は製造することができる。
ＣＭＯＳ−ＦＥＴトランジスタ及びそのデバイスの更なる性能向上を追求するにあたり、近年、一般に誘電体材料のｋ値として知られる誘電率が高い誘電体材料がＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックの一部を形成するために使用されている。さらに、性能向上のための他の技術は、閾値電圧及びチャネル移動度をより良く調整するために、ポリシリコンのような従来のゲート材料の代わりに金属ゲート材料を用いることを含むことができる。より具体的には、高ｋ誘電体ゲート材料に金属ゲートを適用することにより、金属の方が従来のポリシリコン／高ｋ誘電体界面に比べて欠陥が少ないことの結果として、電子の移動度を向上させ、フェルミ準位のピン止めを減少させる誘電体における、フォノン散乱のより良好なスクリーニングを達成することができ、これらの全てが、ＣＭＯＳ−ＦＥＴトランジスタ及びそのトランジスタから作られるデバイスの所望の閾値電圧の達成に寄与する。
ゲート・スタックを形成する通常のプロセスの間、ゲート・スタックが最終的に形成されるように計画された又は設計された領域において、通常はハードマスクを用いて、基板上に形成されたゲート・スタック材料を保護する。ハードマスクは、ゲート・スタックが形成される領域以外の領域内のゲート・スタック材料を、湿式エッチング・プロセスなどのパターン形成プロセスによって除去又はエッチング除去することができるような方法で用いられる。最も一般的に用いられるハードマスクの１つは、例えば、非晶質シリコンとその上に重ねられた二酸化シリコン（ＳｉＯ２）との組み合わせである。
当該技術分野で周知であるように、湿式エッチング・プロセスにおいては、シリコンをエッチングするために、一般にアンモニア溶液が用いられている。しかしながら、通常のアンモニア溶液は、典型的には、酸化シリコンに対して選択的であり、これは、通常のアンモニア溶液は酸化シリコン又は二酸化シリコンをエッチングしない、又は、少なくとも効果的なエッチングを行うことができないことを意味する。従って、プロセスにおいて、非晶質シリコンで作られ二酸化シリコンがその上を覆ったハードマスクを用いることができるようにするためには、下層の非晶質シリコンがエッチングされ、それによりパターン形成されることができるようになる前に、非晶質シリコンの上を遮蔽する酸化シリコンを破壊するために、高濃度のアンモニア溶液を用いる必要があり得る。しかしながら、高濃度のアンモニア溶液は、下層の非晶質シリコンをパターン形成する目的で遮蔽酸化シリコンを破壊することができるとはいえ、シリコンから不純物をエッチングして除去してしまうことなどによって、シリコンの欠陥を生じさせる原因としても知られており、結果として、そのプロセスから作られたデバイスの劣化をもたらすことになる。
従って、当該技術分野において、高ｋ金属ゲート（ＨＫ−ＭＧ）トランジスタを作製する際に、ゲート・スタックを形成するより良好な及び／又は代替的なプロセス及び／又は方法が必要とされる。
本発明の実施形態は、電界効果トランジスタのためのゲート・スタックを形成する方法を提供する。方法は、第１及び第２の型の電界効果トランジスタに対して指定された半導体基板の領域を覆う第１の窒化チタン（ＴｉＮ）層上に直接、金属含有層を形成するステップと、金属含有層の上に第２のＴｉＮ層のキャッピング層を形成するステップと、第１の型の電界効果トランジスタに対して指定された領域を覆う第１のＴｉＮ層の第１の部分のみを覆うように第２のＴｉＮ層及び金属含有層をパターン形成するステップと、第１のＴｉＮ層の第１の部分をパターン形成された金属含有層の厚さの少なくとも一部で覆うことによりエッチングから保護する一方で、パターン形成によって露出された第１のＴｉＮ層の第２の部分をエッチング除去するステップと、第２の型の電界効果トランジスタに対して指定された半導体基板の領域を覆う第３のＴｉＮ層を形成するステップとを含む。
１つの実施形態によると、金属含有層を形成することは、少なくとも１つの金属元素を含有する金属シリサイド層を形成することを含み、前記金属元素は、チタン（Ｔｉ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）から成る群から選択される。
別の実施形態によると、金属シリサイド層を形成することは、各々が約３ｎｍから４ｎｍまでの厚さを有し、スタック層の合計厚さが約１２ｎｍから１６ｎｍまでの、交互の薄い金属／非晶質シリコン層のスタック層を形成することと、このスタック層を、金属シリサイド層を形成するのに適した温度範囲、例えば約３５０℃から５００℃までの温度範囲で、約５秒から約５分までの時間にわたってアニールすることとを含む。
さらに別の実施形態によると、第１のＴｉＮ層の第２の部分をエッチングすることは、第１のＴｉＮ層の第２の部分に対してＳＣ１溶液を適用することを含み、ＳＣ１溶液は、水（Ｈ２Ｏ）、ＮＨ４ＯＨ及びＨ２Ｏ２の混合物であり、金属シリサイド層に対して選択的である。例えば、水（Ｈ２Ｏ）、ＮＨ４ＯＨ及びＨ２Ｏ２の混合物は、容量比で約５：１：１から約５０：１：１までの範囲の混合比を有することができ、およそ２５℃から６５℃まで、好ましくは４５℃から５５℃までの温度範囲で適用することができる。
本発明の実施形態はまた、金属含有層の上部に第３のＴｉＮ層を形成することと、金属含有層を含むゲート・スタックを形成することとを含み、金属含有層は、金属シリサイド層である。さらに、金属含有層を形成することは、約４ｎｍから約２０ｎｍまでの厚さを有するタングステン（Ｗ）金属の層をスパッタリングにより形成することと、第２の型の電界効果トランジスに対して指定された半導体基板の領域から第１のＴｉＮ層の第２の部分をエッチング除去して酸化ハフニウム層を露出させた後で、タングステン金属層を除去することとを含む。１つの実施形態によると、タングステン金属層を除去することは、タングステンに対して化学エッチング液を適用することを含み、化学エッチング液は、ＴｉＮ及びＨｆＯ２の両方に対して、２０：１よりも大きい選択性で、選択的である。
本発明の実施形態は、第１のＴｉＮ層上に金属含有層を形成することの前に、第１のＴｉＮ層を酸化ハフニウム（ＨｆＯ２）層上に形成することをさらに含み、ＨｆＯ２層は、化学酸化物層の上に形成され、化学酸化物層は、窒素を含み、かつ、第１及び第２の型の電界効果トランジスタに指定された半導体基板の領域を覆うことができる、二酸化シリコン層とすることができる。
本発明は、添付の図面と関連して記述される本発明の以下の詳細な説明から、より完全に理解され認識されるであろう。
本発明の一実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、図６に示されたステップに続く、ゲート・スタックを形成するステップを示す例証的な図である。 本発明の一実施形態による、図６に示されたステップに続く、ゲート・スタックを形成するステップを示す例証的な図である。 本発明の別の実施形態による、図６に示されたステップに続く、ゲート・スタックを形成するステップを示す例証的な図である。
図面内の要素は、説明を簡単かつ明確にするために、必ずしも一定の尺度で描かれていないことが認識されるであろう。例えば、幾つかの要素の寸法は、明確にするために、他の要素に比べて拡大されていることがある。
以下の詳細な説明において、本発明の実施形態が完全に理解されるように、多数の具体的な詳細を説明する。しかしながら、当業者であれば、本発明の実施形態はこれらの具体的な詳細がなくても実施できることを理解するであろう。本発明の本質及び／又は実施形態の提示を不明瞭にしないために、以下の詳細な説明においては、当該技術分野で周知の処理ステップ及び／又は動作は、提示及び／又は例示の目的のため組み合わされていることがあり、幾つかの例においては、詳細には説明されていない。他の例においては、当該技術分野で周知の処理ステップ及び／又は動作は、全く説明されていない。当業者であれば、以下の説明は、むしろ、本発明の実施形態の特有の特徴及び／又は要素に焦点が当てられていることを認識するであろう。
半導体デバイス製造業界においては、ｎ型のＣＭＯＳ−ＦＥＴ（ＮＦＥＴ）及び／又はｐ型のＣＭＯＳ−ＦＥＴ（ＰＦＥＴ）を含むトランジスタなどの種々の型の能動半導体デバイスを、周知のＦＥＯＬ処理技術を適用することによって、単一の半導体基板上に作製又は形成することができる。周知のＦＥＯＬ技術は、処理ステップ及び／又は動作をいくつか挙げると、中でも、キャップ堆積、フォトレジストマスクの形成、フォトリソグラフィ、ハードマスクの形成、湿式エッチング、反応性イオン・エッチング（ＲＩＥ）、イオン注入及び化学機械研磨（ＣＭＰ）を含むことができる。トランジスタの形成中及び／又は形成後、デバイス性能を向上させるために、同じ又は異なる型の応力ライナを、例えばＮＦＥＴ及びＰＦＥＴなどの異なる型のトランジスタに対して選択的に適用することができる。
以下の詳細な説明においては、以下でさらに詳述する際に本発明の本質の説明を不明瞭にしないために、周知のデバイス処理技術及び／又はステップは詳細には説明されず、幾つかの場合には、他の公開された論文又は特許出願を参照する場合がある。
図１乃至図６は、本発明の１つの実施形態による、高ｋ金属ゲートＣＭＯＳ−ＦＥＴトランジスタのゲート・スタックを形成するステップを示す例証的な図である。より具体的には、図１は、半導体基板１００上にゲート・スタックを形成するプロセスにおけるステップを示す。半導体基板１００は、異なる型のＣＭＯＳ−ＦＥＴトランジスタ及びデバイスをその上に最終的に形成することができる、第１の領域１００Ａ及び第２の領域１００Ｂを含むことができる。例えば、ＰＦＥＴ（又は、ＮＦＥＴ）トランジスタを領域１００Ａ内に形成し、ＮＦＥＴ（又は、ＰＦＥＴ）トランジスタを領域１００Ｂ内に形成することができる。しかしながら、本発明の本質の説明を不明瞭にしないために、以下の説明は、ＮＦＥＴ及びＰＦＥＴのゲート・スタックをどのように形成するかに焦点を当てており、トランジスタ自体及びその構造体（ソース、ドレイン等）を形成するための幾つかの詳細は、本発明にとって本質的であると考えられないため、説明を省略し、図１及びそれ以降の図面のいずれにも示さない。さらに、当業者であれば、例えば、ＰＦＥＴ又はＮＦＥＴのいずれのＦＥＴデバイスのチャネル、ソース及び／又はドレインも、以下にさらに詳しく説明するゲート・スタックの形成の前又は後のどちらでも形成できることを認識するであろう。
図１に示すように、本発明によると、方法の１つの実施形態は、最初に、基板１００の上に化学酸化物の界面層１０１を形成し、次に、化学酸化物層１０１を覆う酸化ハフニウム（ＨｆＯ２）層１０２を形成することを含むことができる。化学酸化物層１０１は、幾つかの種類の二酸化シリコンとすることができ、中に窒素が含まれていてもよい。化学酸化物層１０１は、界面層であるので、およそ０．５ｎｍから２ｎｍまでの厚さを有することができ、オゾンを含有する化学溶液中での湿式プロセス、又は、例えば６００℃から１０００℃までの間の温度の環境における熱酸化プロセスにより形成され、下層の能動表面に良質なパシベーションを提供することができる。酸化ハフニウム層１０２は、例えば、ケイ酸ハフニウム、酸窒化ハフニウム、酸窒化ハフニウムシリコン等の他のハフニウム・ベースの誘電体に置き換えることもできる。さらに、化学酸化物層１０１及びＨｆＯ２層１０２のスタックは、酸化ハフニウム層１０２が、一般に４よりも高い、典型的には約１５から約３５までの範囲の高誘電率（高ｋ）を有するので、各種の電界効果トランジスタのゲート酸化物として、ゲート漏れ電流を減少させる等のデバイス性能の向上に役立つことができる。
次に、方法の実施形態は、上述のように、第１及び第２の型の電界効果トランジスタを形成することに関連する又は形成することに対して指定された領域１００Ａ及び１００Ｂの両方を覆う窒化チタン（ＴｉＮ）層１０３をＨｆＯ２層１０２の上に形成することを含むことができる。ＴｉＮ層１０３は、窒化チタン層の第１の型の、即ち第１の型の窒化チタン層とすることができ、特に、例えば後で領域１００Ａ内に作ることができる第１の型のＦＥＴデバイスに適するように設計することができる。ＴｉＮ層１０３は、この第１の型のＦＥＴデバイスの金属ゲート導体の一部とすることができる。ＴｉＮ層１０３は、約１ｎｍから約１０ｎｍまでの厚さ、好ましくは約２ｎｍから約７ｎｍまでの厚さを有し、例えば、ＰＶＤ、ＣＶＤ及び／又はＡＬＤプロセス等の種々のプロセスにより形成することができる。
図２は、図１に示されたステップに続く、ゲート・スタックを形成する方法の別のステップを示す。より具体的には、方法の実施形態は、半導体基板１００の領域１００Ａ及び領域１００Ｂの両方を覆うＴｉＮ層１０３の上に直接、金属含有層１０４を形成することを含むことができる。１つの実施形態によると、金属含有層１０４は、少なくとも１つの金属元素を含有する金属シリサイド層とすることができ、より具体的には、チタンシリサイド層、コバルトシリサイド層又はニッケルシリサイド層とすることができる。別の実施形態によると、金属含有層１０４は、例えば、タングステン（Ｗ）又はその他の種類の適切な金属の金属層とすることができる。
層１０４が金属シリサイド層である場合、金属シリサイド層１０４を形成することは、最初に、交互の薄い金属／非晶質シリコン層のスタック層を形成することを含み、金属と非晶質シリコンのどちらも、各々の薄い層は、典型的には、約２−５ｎｍの厚さ、好ましくは３ｎｍから４ｎｍまでの間の厚さを有することができる。交互の薄い金属／非晶質シリコン層のスタック層の形成は、例えば、スパッタリング及び／又はＰＶＤ、ＣＶＤ又はＡＬＤにより行うことができる。スタック層は、約４−２０ｎｍ、好ましくは約１２−１６ｎｍの合計厚さを有するように形成することが好ましい。このスタック層の厚さは、下記により詳細に説明されるように、このスタック層からこの後でアニーリングにより作られる金属シリサイド層が、その下にあるＴｉＮ層１０３を、ＴｉＮ層１０３の露出した部分がエッチング除去される際に保護するのに十分な厚さを有することができるように、作られる。
交互の薄い金属／非晶質シリコン層のスタック層は、続いて、例えば約３００℃から６００℃までの温度範囲で、アニーリングプロセスを受けることができる。アニーリングプロセスは、用いられる金属の種類及び形成されるシリサイドに応じて、およそ５秒から３００秒までの時間にわたって続けることができる。例えば、コバルトシリサイドを形成するためには、約４００℃から５００℃までの温度範囲、及び、約３０秒から５分（３００秒）まで、好ましくは約３０秒から１２０秒までの時間を用いることができる。また、例えば、ニッケルシリサイドを形成するためには、約３５０℃から４５０℃までの温度範囲、及び、約５秒から２分（１２０秒）までの時間を用いることができる。スタック層のアニーリングは、真空状態のチャンバ内、又はアルゴン若しくは窒素といった不活性ガスで満たされた気体環境内で行うことができる。上述のように、シリサイドの形成に用いられる金属元素は、Ｔｉ、Ｃｏ、Ｎｉ及び／若しくはその他のいずれかの好適な金属又はそれらの組合せを含むことができる。
層１０４が金属層である場合、金属層１０４は、例えば、物理気相成長（ＰＶＤ）プロセスによりＴｉＮ層１０３の上に堆積させることができる、タングステン層とすることができる。
図２に示すように、方法の実施形態は、続いて、第１の型１０３と同じ又は異なる第２の型の窒化チタン（ＴｉＮ）層とすることができるキャッピング層１０５を、金属含有層１０４の上に形成することを含むことができる。ＴｉＮキャッピング層１０５は、金属含有層１０４のパターン形成を実行する次のステップの準備の一環として形成することができる。ＴｉＮキャッピング層１０５は、堆積ツールから出るときなどの後続のプロセス中に起こり得る、金属含有層１０４内のコバルト等の幾つかの酸素に敏感な材料の酸化による酸化物の形成を防ぐ。
図３は、図２に示すステップに続く、ゲート・スタックを形成する方法の別のステップを示す。より具体的には、第１の型のＦＥＴデバイスの形成に対して指定された又は設計された領域に対応する第１の領域をパターン形成するために、ＴｉＮキャッピング層１０５の上にフォトレジスト材料の層１０６を適用することができる。例えば、フォトレジスト層１０６は、領域１００Ａを覆うことができる。フォトレジスト材料１０６は、プロセスに用いられるフォト露光方式に応じて、ポジ型又はネガ型のレジストとすることができる。フォトレジスト材料１０６の特性は、反応性イオン・エッチング（ＲＩＥ）プロセスに耐え、下層のデバイス／材料に対する適切な保護を提供できるように選択することができる。
図４は、図３に示すステップに続く、ゲート・スタックを形成する方法のさらに別のステップを示す。より具体的には、方法の実施形態は、１つ又は複数のエッチング・ステップで、露出されている、フォトレジスト層１０６に覆われていないＴｉＮキャッピング層１０５の部分を選択的にエッチング除去することと、その後、ＴｉＮキャッピング層１０５の部分の除去によって露出された金属含有層１０４の部分をエッチング除去することとを含むことができる。エッチングは、反応性イオン・エッチング（ＲＩＥ）プロセスで実行することができ、異なる複数のステップで、かつ異なるＲＩＥ条件下で行うことができる。例えば、ＴｉＮキャッピング層１０５をエッチングするためのＲＩＥ条件は、プラズマ・エッチング・プロセスとすることができ、この条件は、アルゴンを１：５から１：１までの比率（フッ素：アルゴン）で含む、フッ素含有化学物質を含むことができ、約１０ｍＴから約１５０ｍＴまでの圧力のチャンバ内で、約１００から１０００ＷまでのＲＦ電力の下で行うことができる。また、例えば、金属含有層１０４又は金属層１０４をパターン形成するためのＲＩＥ条件は、キャッピング層１０５をエッチングするための条件と同様のチャンバ圧力及びＲＦ電力条件で、アルゴン又はヘリウム（Ｈｅ）を１：５から１：１までの比率（ハロゲン：アルゴン、又はハロゲン：ヘリウム）で含む、ハロゲンガスを用いることを含むことができる。
キャッピング層１０５及び金属含有層１０４のエッチングに対する例証的な例を提供したが、当業者であれば、本発明は、この点に限定されず、他の既存の及び／又は将来開発される技術を、フォトレジスト１０６によって覆われていないキャッピング層１０５及び金属含有層１０４の部分を除去することによる上述のパターン形成プロセスに用いることができることを認識するであろう。金属含有層１０４のエッチングは、第１の型のＴｉＮ層１０３のところで停止するように制御することができ、これにより、第１の型のＦＥＴデバイスに対して指定された又はこれに関連する領域１００Ａを覆う、第２の型のＴｉＮ層１０５の一部（ＴｉＮ層１０５の第１の部分１０５Ａとすることができる）及び金属含有層の一部（金属含有層１０４の第１の部分１０４Ａとすることができる）が残る。
図５は、図４に示すステップに続く、ゲート・スタックを形成する方法の別のステップを示す。方法の実施形態は、続いて、フォトレジスト層１０６を除去又は剥離してパターン形成されたキャッピング層１０５Ａを露出させることを含むことができる。キャッピング層１０５Ａは、随意的にこの段階で除去することができるが、必須ではない。ここで、パターン形成されたキャッピング層１０５Ａ（除去されない場合）及びパターン形成された金属含有層１０４Ａは、露出された第１の型のＴｉＮ層１０３の第２の部分と共に、更なる処理及び／又は処置を受ける準備が整う。
図６は、図５に示すステップに続く、ゲート・スタックを形成する方法のさらに別のステップを示す。より具体的には、この特定のステップにおいて、方法の実施形態は、露出されたＴｉＮ層１０３の第２の部分に、ＳＣ１溶液（当該技術分野で公知のスタンダード・クリーン１溶液）中で、およそ２５℃から６５℃まで、好ましくは４５℃から５５℃までの温度範囲で、およそ１２０秒から６００秒までの時間にわたって、湿式エッチング・プロセスを行うことができる。１つの実施形態によると、金属含有層１０４Ａは、金属シリサイド層とすることができ、ＳＣ１溶液は、容量比で約５：１：１から約５０：１：１までの範囲の比率で混合された、水（Ｈ２Ｏ）、ＮＨ４ＯＨ及びＨ２Ｏ２の混合物とすることができる。つまり、ＮＨ４ＯＨ及びＨ２Ｏ２を５倍から５０倍までの水（Ｈ２Ｏ）に対して同じ比率で混合することができる。従って、ＳＣ１溶液は、金属シリサイド層１０４Ａに対して選択的である又は選択的であるように、かつ金属シリサイド層１０４Ａをエッチングしない又は少なくとも効果的にエッチングしないように作ることができ、金属シリサイド層１０４Ａは、下層のＴｉＮ層１０３を覆い、それによって保護する。一方、露出されたＴｉＮ層１０３は、除去又はエッチング除去することができる。別の実施形態によると、金属含有層１０４Ａは、タングステン（Ｗ）の金属層とすることができ、水（Ｈ２Ｏ）、ＮＨ４ＯＨ及びＨ２Ｏ２の混合物である、同じか又は異なるＳＣ１溶液を同様に用いることができる。この場合、ＳＣ１溶液は、タングステンに対して完全に選択的ではないが、本発明の実施形態によると、タングステン層１０４Ａのエッチング速度及び／又は厚さは、図６に示すように露出されたＴｉＮ層１０３の第２の部分が除去されて下層のＨｆＯ２層１０２を露出させても、タングステン層１０４Ａの少なくとも一部が依然として残る又は残されるように、調整及び／又は作製することができる。
図７は、本発明の一実施形態による、図６に示すステップに続く、ゲート・スタックを形成する方法の別のステップを示す。この実施形態において、金属含有層１０４Ａは、タングステン又は他の適切な金属の金属層とすることができる。しかしながら、金属層１０４Ａは、犠牲的な金属ハードマスクとして用いることができる。図７に示すこのステップにおいて、金属層１０４Ａは、例えば、ＴｉＮ及びＨｆＯ２に対して選択的な、過酸化水素溶液又はその他の適切な化学エッチング液を用いて、例えば２５℃から３０℃までの室温環境で除去することができる。本発明の１つの実施形態によると、金属層１０４Ａのエッチングと比較するとＴｉＮ層１０３及び下層のＨｆＯ２層１０２に対して比較的に選択的な、一般に２０：１よりも大きい選択性を有する、過酸化水素溶液を用いることができる。従って、金属層１０４Ａは除去されるが、１０４Ａの除去プロセスにより生じるＴｉＮ層１０３及びＨｆＯ２層１０２に対する損傷は、最小限であるか、あったとしても限定的である。
図８は、図７に示すステップに続く、ゲート・スタックを形成する方法のステップを示す。金属層１０４Ａの除去後、別の窒化チタン層１０７を、ＨｆＯ２層１０２及び残存ＴｉＮ層１０３Ａの露出領域上に適用することができる。ＴｉＮ層１０７は、第３の型のＴｉＮ層とすることができ又は第３の型のＴｉＮ層と呼ぶことができ、厚さを含めたＴｉＮ層１０７の特性は、半導体基板１００の領域１００Ｂ内に形成される第２の型のＦＥＴに特に適するように調整又は設計することができる。例えば、第３のＴｉＮ層１０７は、公知のＰＶＤ、ＣＶＤ又はＡＬＤプロセスを適用することにより同様に形成することができるが、厚さ等の、第３のＴｉＮ層１０７の特性は、第１のＴｉＮ層１０３の特性とは異なるように作る又は調節することができる。とはいえ、ＴｉＮ層１０７は、ＴｉＮ層１０３と同じに作ることもできる。
第１の型のＦＥＴに関連する領域１００Ａ上の第１の型のＴｉＮ層１０３Ａと、第２の型のＦＥＴに関連する領域１００Ｂ上の第２の型のＴｉＮ層１０７との形成後に、高ｋ金属ゲート・トランジスタを形成するための、任意の既存若しくは従来のプロセス、又は任意の将来開発される技術を適用して、基板１００上の異なる型のＣＭＯＳ−ＦＥＴの形成を完成させることができる。
図９は、本発明の別の実施形態による、図６に示すステップに続く、ゲート・スタックを形成する方法のさらに別の異なるステップを示す。この実施形態においては、金属含有層１０４Ａは、Ｔｉシリサイド、Ｃｏシリサイド又はＮｉシリサイド等の金属シリサイド層とすることができ、金属シリサイド層１０４Ａは、金属ゲート・スタックの一部になることができる。つまり、本発明の実施形態によると、金属シリサイド層１０４Ａを別個のステップで除去する必要はない。従って、露出されたＴｉＮ層１０３の第２の部分の除去に続いて、別の窒化チタン層１０７を、ＨｆＯ２層１０２の露出領域上、及び金属シリサイド層１０４Ａの上に適用することができる。ＴｉＮ層１０７は、第３の型のＴｉＮ層とすることができ、ＴｉＮ層１０７の特性は、必要であれば、半導体基板１００の領域１００Ｂ内に形成される第２の型のＦＥＴに特に適するように調整又は設計することができる。
本発明の特定の特徴を本明細書において示し説明したが、当業者であれば、多くの改変、置換、変更及び均等物に想到するであろう。従って、添付の特許請求の範囲は、本発明の趣旨の範囲内にあるこのような全ての改変及び変更を網羅することを意図すると理解されるべきである。
１００：半導体基板
１００Ａ：第１の領域
１００Ｂ：第２の領域
１０１：化学酸化物層
１０２：酸化ハフニウム（ＨｆＯ２）層
１０３：第１の窒化チタン（ＴｉＮ）層
１０４：金属含有層
１０５：第２のＴｉＮ層（ＴｉＮキャッピング層）
１０６：フォトレジスト層
１０７：第３のＴｉＮ層

Claims (27)

  1. 電界効果トランジスタのためのゲート・スタックを形成する方法であって、
    第１及び第２の型の電界効果トランジスタに対して指定された半導体基板（１００）の領域を覆う第１の窒化チタン（ＴｉＮ）層（１０３）の上に直接、金属含有層（１０４）を形成することと、
    前記金属含有層の上に、第２のＴｉＮ層のキャッピング層（１０５）を形成することと、
    前記第１の型の電界効果トランジスタに対して指定された領域（１００Ａ）を覆う前記第１のＴｉＮ層の第１の部分のみを覆うように、前記第２のＴｉＮ層及び前記金属含有層をパターン形成することと、
    前記第１のＴｉＮ層の前記第１の部分を前記パターン形成された金属含有層の厚さの少なくとも一部で覆うことによりエッチングから保護する一方で、前記パターン形成によって露出された前記第１のＴｉＮ層の第２の部分をエッチング除去することと、
    前記第２の型の電界効果トランジスタ（１００Ｂ）に対して指定された前記半導体基板の領域を覆う第３のＴｉＮ層（１０７）を形成することと、を含む方法。
  2. 前記金属含有層を形成することが、少なくとも１つの金属元素を含有する金属シリサイド層（１０４）を形成することを含み、前記金属元素が、チタン（Ｔｉ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）から成る群から選択される、請求項１に記載の方法。
  3. 前記金属シリサイド層を形成することが、
    交互の薄い金属／非晶質シリコン層のスタック層を形成することと、
    前記スタック層を、前記金属シリサイド層の形成に適した温度でアニールすることと
    を含む、請求項２に記載の方法。
  4. 前記金属シリサイド層を形成することが、
    各々が３ｎｍから４ｎｍまでの厚さを有し、前記スタック層の合計厚さが１２ｎｍから１６ｎｍまでである、交互の薄いコバルト／非晶質シリコン層のスタック層を形成することと、
    前記スタック層を、４００℃から５００℃までの温度範囲で、３０秒から５分までの時間にわたってアニールすることと
    によってコバルトシリサイド層を形成することを含む、請求項３に記載の方法。
  5. 前記金属シリサイド層を形成することが、
    各々が３ｎｍから４ｎｍまでの厚さを有し、前記スタック層の合計厚さが１２ｎｍから１６ｎｍまでである、交互の薄いニッケル／非晶質シリコン層のスタック層を形成することと、
    前記スタック層を、３５０℃から４５０℃までの温度範囲で、５秒から２分までの時間にわたってアニールすることと
    によってニッケルシリサイド層を形成することを含む、請求項３に記載の方法。
  6. 前記エッチングすることが、前記第１のＴｉＮ層の前記第２の部分にＳＣ１溶液を適用することを含み、前記ＳＣ１溶液は、水（Ｈ2Ｏ）、ＮＨ4ＯＨ及びＨ2Ｏ2の混合物であり、前記金属シリサイド層に対して選択的である、請求項１に記載の方法。
  7. 前記ＳＣ１溶液を適用することが、前記第１のＴｉＮ層の前記第２の部分をエッチングする際に、５：１：１から５０：１：１までの範囲の容量比を有する水（Ｈ2Ｏ）、ＮＨ4ＯＨ及びＨ2Ｏ2の混合物を適用することを含む、請求項６に記載の方法。
  8. 前記ＳＣ１溶液を適用することが、前記第１のＴｉＮ層の前記第２の部分に、２５℃から６５℃までの温度範囲で、水（Ｈ2Ｏ）、ＮＨ4ＯＨ及びＨ2Ｏ2の前記混合物を適用することを含む、請求項７に記載の方法。
  9. 前記ＳＣ１溶液を適用することが、前記第１のＴｉＮ層の前記第２の部分に、４５℃から５５℃までの温度範囲で、水（Ｈ2Ｏ）、ＮＨ4ＯＨ及びＨ2Ｏ2の前記混合物を適用することを含む、請求項８に記載の方法。
  10. 前記金属含有層の上に前記第３のＴｉＮ層を形成することと、前記金属含有層を含むゲート・スタックを形成することとを含み、前記金属含有層が金属シリサイド層である、請求項１に記載の方法。
  11. 前記金属含有層を形成することが、スパッタリングによりタングステン（Ｗ）金属の層を形成することを含み、前記タングステン金属層が４ｎｍから２０ｎｍまでの厚さを有する、請求項１に記載の方法。
  12. 前記第２の型の電界効果トランジスタに対して指定された半導体基板の前記領域から前記第１のＴｉＮ層の前記第２の部分をエッチング除去して、それにより下層の酸化ハフニウム（ＨｆＯ2）層を露出させた後に、前記タングステン金属層を除去することをさらに含む、請求項１１に記載の方法。
  13. 前記タングステン金属層を除去することが、化学エッチング液を前記タングステンに適用することを含み、前記化学エッチング液は、ＴｉＮ及びＨｆＯ2の両方に対して、２０：１よりも大きい選択性で、選択的である、請求項１２に記載の方法。
  14. 前記タングステンに前記化学エッチング液を適用することが、過酸化水素溶液を２５℃から３０℃までの温度範囲で適用して前記タングステンを除去し、前記第１の型の電界効果トランジスタに対して指定された前記領域を覆う前記第１のＴｉＮ層の前記第１の部分を露出させることを含む、請求項１３に記載の方法。
  15. 前記第１のＴｉＮ層の上に前記金属含有層を形成することの前に、前記第１のＴｉＮ層を酸化ハフニウム（ＨｆＯ2）層の上に形成することをさらに含み、前記ＨｆＯ2層は、前記第１及び第２の型の電界効果トランジスタに対して指定された前記半導体基板の前記領域を覆う、請求項１に記載の方法。
  16. 前記第１のＴｉＮ層を形成することの前に、化学酸化物層の上に前記ＨｆＯ2層を形成することをさらに含み、前記化学酸化物層は、窒素を含み、かつ、前記第１及び第２の型の電界効果トランジスタに対して指定された前記半導体基板の前記領域を覆う、二酸化シリコン層である、請求項１５に記載の方法。
  17. 前記化学酸化物層を前記半導体基板の前記領域の上に直接形成することと、前記ＨｆＯ2層を前記化学酸化物層の上に直接形成することと、前記第１のＴｉＮ層を前記ＨｆＯ2層の上に直接形成することとをさらに含む、請求項１６に記載の方法。
  18. 前記第３のＴｉＮ層の特性を、前記第２の型の電界効果トランジスタのためのゲート・スタックに適するように、前記第１のＴｉＮ層の特性と異なるように調整することをさらに含む、請求項１に記載の方法。
  19. 前記第１の型の電界効果トランジスタがｐ型ドープ電界効果トランジスタ（ＰＦＥＴ）であり、前記第２の型の電界効果トランジスタがｎ型ドープ電界効果トランジスタ（ＮＦＥＴ）である、請求項１に記載の方法。
  20. 前記第１の型の電界効果トランジスタがｎ型ドープ電界効果トランジスタ（ＮＦＥＴ）であり、前記第２の型の電界効果トランジスタがｐ型ドープ電界効果トランジスタ（ＰＦＥＴ）である、請求項１に記載の方法。
  21. 電界効果トランジスタのためのゲート・スタックを形成する方法であって、
    第１及び第２の型の電界効果トランジスタに関連する半導体基板（１００）の領域を覆う第１の窒化チタン（ＴｉＮ）層（１０３）の上に、金属シリサイド層（１０４）を形成することと、
    前記金属シリサイド層の上に、第２のＴｉＮ層のキャッピング層（１０５）を形成することと、
    前記第１の型の電界効果トランジスタに関連する領域（１００Ａ）を覆う前記第１のＴｉＮ層の第１の部分のみを覆うように、前記第２のＴｉＮ層及び前記金属シリサイド層をパターン形成することと、
    前記パターン形成によって露出された前記第１のＴｉＮ層の第２の部分をエッチング除去して、下層の酸化ハフニウム（ＨｆＯ2）層（１０２）を露出させることと、 前記露出されたＨｆＯ2層を覆う第３のＴｉＮ層（１０７）を、前記第２の型の電界効果トランジスタ（１００Ｂ）のためのゲート・スタックとして形成することと、
    を含む方法。
  22. 前記第１のＴｉＮ層を形成することの前に、化学酸化物層の上に前記ＨｆＯ2層を形成することをさらに含み、前記化学酸化物層は、窒素を含み、かつ、前記第１及び第２の型の電界効果トランジスタに関連する前記半導体基板の前記領域を覆う、二酸化シリコン層である、請求項２１に記載の方法。
  23. 前記ＨｆＯ2層を形成することの前に、前記化学酸化物層を形成することをさらに含み、前記化学酸化物層は、０．５ｎｍから２ｎｍまでの厚さを有し、かつ、オゾンを含有する化学溶液中で形成される、請求項２２記載の方法。
  24. 電界効果トランジスタのためのゲート・スタックを形成する方法であって、
    第１及び第２の型の電界効果トランジスタに関連する半導体基板（１００）の領域を覆う第１の窒化チタン（ＴｉＮ）層（１０３）の上に、金属層（１０４）を形成することと、
    前記金属層の上に、第２のＴｉＮ層のキャッピング層（１０５）を形成することと、
    前記第１の型の電界効果トランジスタに関連する領域（１００Ａ）を覆う前記第１のＴｉＮ層の第１の部分のみを覆うように、前記第２のＴｉＮ層及び前記金属層をパターン形成することと、
    前記パターン形成によって露出された前記第１のＴｉＮ層の第２の部分をエッチング除去して、下層のハフニウム含有層（１０２）を露出させることと、
    前記露出されたハフニウム含有層を覆う第３のＴｉＮ層（１０７）を、前記第２の型の電界効果トランジスタ（１００Ｂ）のためのゲート・スタックとして形成することと、を含む方法。
  25. 前記第３のＴｉＮ層を形成することの前に、前記第１のＴｉＮ層の前記第１の部分の上から前記金属層を除去することをさらに含む、請求項２４に記載の方法。
  26. 前記金属層がタングステン層であり、前記ハフニウム含有層が酸化ハフニウム（ＨｆＯ2）層であり、前記金属層を除去することが、化学エッチング液を前記タングステンに適用することを含み、前記化学エッチング液は、ＴｉＮ及びＨｆＯ2の両方に対して、２０：１よりも大きい選択性で、選択的である、請求項２５に記載の方法。
  27. 前記ハフニウム含有層が、酸化ハフニウム、ケイ酸ハフニウム、酸窒化ハフニウム及び酸窒化ハフニウムシリコンから成る群から選択される、請求項２４に記載の方法。
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