KR101369038B1 - 게이트 스택을 형성하는 방법 및 이의 구조물 - Google Patents
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Abstract
본 발명의 실시예는 전계 효과 트랜지스터에 대한 게이트 스택을 형성하는 방법을 제공한다. 방법은 제1 질화티타늄(TiN) 층 바로 위에 금속 함유층을 형성하고 - 상기 제1 TiN 층은 제1 및 제2 유형의 전계 효과 트랜지스터에 대해 지정된 반도체 기판의 영역을 덮음 - ; 상기 금속 함유층의 상면에 제2 TiN 층의 캡핑층을 형성하고; 상기 제1 TiN 층의 제1 부분만 덮도록 상기 제2 TiN 층 및 상기 금속 함유층을 패터닝하고 - 상기 제1 TiN 층의 상기 제1 부분은 상기 제1 유형의 전계 효과 트랜지스터에 대해 지정된 영역을 덮음 - ; 상기 패터닝에 의해 노출된 상기 제1 TiN 층의 제2 부분을 에칭하며, 상기 패터닝된 금속 함유층의 두께의 적어도 일부로 덮는 것을 통해 상기 제1 TiN 층의 상기 제1 부분을 상기 에칭으로부터 보호하고; 상기 제2 유형의 전계 효과 트랜지스터에 대해 지정된 상기 반도체 기판의 영역을 덮는 제3 TiN 층을 형성하는 것을 포함한다.
Description
관련 출원과의 상호 참조
본 출원은 미국 특허청에 2009년 1월 5일 제출된 발명의 명칭이 "METHOD OF FORMING GATE STACK AND STRUCTURE THEREOF"인 미국 특허 출원 번호 제12/348,332호의 우선권을 주장하며, 이의 내용은 그 전체가 참조에 의해 본 명세서에 포함된다.
기술 분야
본 발명은 반도체 소자 제조 분야에 관한 것이다. 구체적으로, 본 발명은 하이 k(high-k) 금속 게이트 전계 효과 트랜지스터의 게이트 스택(gate stack)의 형성 및 그의 구조물에 관한 것이다.
반도체 소자 제조 분야에서, 활성 반도체 소자는 일반적으로 FEOL(front end of the line) 기술에 의해 제조된다. 이러한 활성 반도체 소자는, 예를 들어 전계 효과 트랜지스터(FET; field-effect-transistor) 및 특히 상보형 금속 산화물 반도체 전계 효과 트랜지스터(CMOS-FET; complementary metal-oxide-semiconductor field-effect-transistor)와 같은 트랜지스터를 포함할 수 있다. 다양한 유형의 CMOS-FET 중에는 p형 도핑된 CMOS-FET(PFET) 및 n형 도핑된 CMOS-FET(NFET)가 있을 수 있다. 다양한 유형의 CMOS-FET는 반도체 칩 또는 웨이퍼의 공통 기판 또는 구조물 상에 형성되거나 제조될 수 있다.
CMOS-FET 트랜지스터 및 이의 소자의 부가적인 성능 개선을 추구하는데 있어서, 유전체 재료의 k 값으로 일반적으로 알려져 있는 높은 유전 상수의 유전체 재료가 현재 CMOS-FET 트랜지스터의 게이트 스택의 부분을 형성하는데 사용되어 왔다. 또한, 성능 개선을 위한 다른 기술로는, 임계 전압 및 채널 이동도의 보다 나은 조정(tailoring)을 위해 예를 들어 폴리실리콘과 같은 종래의 게이트 재료 대신에 금속 게이트 재료를 사용하는 것을 포함할 수 있다. 보다 구체적으로, 높은 k 유전체 게이트 재료에 대해 금속 게이트를 적용함으로써, 포논 산란(phonon scattering)의 보다 나은 스크리닝(screening)이 달성될 수 있으며, 이는 종래의 폴리실리콘/높은 k 유전체 계면과 비교하여 더 낮은 금속 결함의 결과로서 전자의 개선된 이동도 및 감소된 페르미(Fermi) 준위 피닝(pinning)을 생성하고, 이들은 전부 CMOS-FET 트랜지스터 및 트랜지스터로부터 제조된 소자의 원하는 임계 전압을 달성하는 것에 기여한다.
게이트 스택을 형성하는 정규 공정 동안, 결국 게이트 스택이 형성되도록 계획되거나 설계되어 있는 영역에서 기판 상에 형성된 게이트 스택 재료를 보호하는데 보통 하드 마스크가 사용된다. 하드 마스크는, 게이트 스택을 형성하는 영역이 아닌 다른 영역에 있는 게이트 재료가 습식 에칭 공정과 같은 패터닝 공정을 통해 제거되거나 에칭될 수 있는 방식으로, 사용된다. 가장 일반적으로 사용되는 하드 마스크 중의 하나는 예를 들어, 비정질 실리콘과 그 위의 실리콘 이산화물(SiO2)의 조합이다.
당해 기술 분야에서 일반적으로 알려져 있듯이, 실리콘을 에칭하기 위한 습식 에칭 공정에 암모니아 용액이 일반적으로 사용되었다. 그러나, 정규(regular) 암모니아 용액은 통상적으로 실리콘 산화물에 대해 선택적이며(selective), 이는 정규 암모니아 용액이 실리콘 산화물이나 실리콘 이산화물을 에칭하지 않을 것이거나, 또는 실리콘 산화물이나 실리콘 이산화물의 효과적인 에칭을 제공할 수 없을 것임을 의미한다. 따라서, 공정에 있어서 그의 상면을 덮는 실리콘 이산화물과 함께 비정질 실리콘으로 제조된 하드 마스크를 사용할 수 있기 위하여, 아래의 비정질 실리콘이 에칭되어 패터닝될 수 있기 전에, 비정질 실리콘의 상면의 스크린 실리콘 산화물을 뚫기 위하여 고농도의 암모니아 용액을 사용해야 할 필요성이 존재할 수 있다. 그러나, 고농도의 암모니아 용액은 아래의 비정질 실리콘을 패터닝할 목적으로 스크린 실리콘 산화물을 뚫을 수는 있지만, 고농도의 암모니아 용액은 실리콘으로부터 에칭되어 나오는 불순물을 야기하는 것과 같이 실리콘에 결함을 야기하는 근원으로 알려져 있으며, 그 결과 공정으로부터 제조된 소자를 악화시킨다. 따라서, 하이 k 금속 게이트(HK-MG; high-k metal gate) 트랜지스터를 제조하는데 있어서 게이트 스택을 형성하기 위한 보다 나은 그리고/또는 대안의 공정 및/또는 방법에 대한 필요성이 당해 기술 분야에 존재한다.
본 발명의 실시예는 전계 효과 트랜지스터에 대한 게이트 스택을 형성하는 방법을 제공한다. 방법은 제1 질화티타늄(TiN) 층 바로 위에 금속 함유층을 형성하고 - 상기 제1 TiN 층은 제1 및 제2 유형의 전계 효과 트랜지스터에 대해 지정된 반도체 기판의 영역을 덮음 - ; 상기 금속 함유층의 상면에 제2 TiN 층의 캡핑층을 형성하고; 상기 제1 TiN 층의 제1 부분만 덮도록 상기 제2 TiN 층 및 상기 금속 함유층을 패터닝하고 - 상기 제1 TiN 층의 상기 제1 부분은 상기 제1 유형의 전계 효과 트랜지스터에 대해 지정된 영역을 덮음 - ; 상기 패터닝에 의해 노출된 상기 제1 TiN 층의 제2 부분을 에칭하며, 상기 패터닝된 금속 함유층의 두께의 적어도 일부로 덮는 것을 통해 상기 제1 TiN 층의 상기 제1 부분을 상기 에칭으로부터 보호하고; 상기 제2 유형의 전계 효과 트랜지스터에 대해 지정된 상기 반도체 기판의 영역을 덮는 제3 TiN 층을 형성하는 것을 포함한다.
하나의 실시예에 따르면, 상기 금속 함유층을 형성하는 것은 티타늄(Ti), 코발트(Co), 및 니켈(Ni)로 구성된 그룹으로부터 선택되는 적어도 하나의 금속 원소를 함유하는 금속 실리사이드 층을 형성하는 것을 포함한다.
다른 실시예에 따르면, 상기 금속 실리사이드 층을 형성하는 것은, 약 12 내지 16 nm의 스택(stack) 층의 총 두께를 가지며 각각이 약 3 내지 4 nm의 두께를 갖는 얇은 교대의 금속/비정질 실리콘 층의 스택 층을 형성하고, 금속 실리사이드 층을 형성하기에 적합한 온도에서 예를 들어 약 350 내지 500 ℃의 온도 범위에서 약 5초 내지 약 5분의 기간 동안 상기 스택 층을 어닐링하는 것을 포함한다.
또다른 실시예에 따르면, 상기 제1 TiN 층의 상기 제2 부분을 에칭하는 것은 상기 제1 TiN 층의 상기 제2 부분에 SC1 용액을 적용하는 것을 포함하며, 상기 SC1 용액은 물(H2O), NH4OH, 및 H2O2의 혼합물이고 상기 금속 실리사이드 층에 대해 선택적이다. 예를 들어, 물(H2O), NH4OH, 및 H2O2의 혼합물은 용적이 약 5:1:1 내지 약 50:1:1 범위인 혼합비를 가질 수 있고, 대략 25 내지 65 ℃, 및 바람직하게는 45 내지 55 ℃의 온도 범위에서 적용될 수 있다.
본 발명의 실시예는 또한, 상기 금속 함유층의 상면에 상기 제3 TiN 층을 형성하고 상기 금속 함유층을 함유하는 게이트 스택을 형성하는 것을 포함하며, 상기 금속 함유층은 금속 실리사이드 층이다. 또한, 상기 금속 함유층을 형성하는 것은, 스퍼터링을 통해 약 4 nm 내지 약 20 nm의 두께를 갖는 텅스텐(W) 금속 층을 형성하고, 산화하프늄 층을 노출시키도록 상기 제2 유형의 전계 효과 트랜지스터에 대해 지정된 상기 반도체 기판의 영역으로부터 상기 제1 TiN 층의 제2 부분을 에칭한 후에 상기 텅스텐 금속 층을 제거하는 것을 포함한다. 하나의 실시예에 따르면, 상기 텅스텐 금속 층을 제거하는 것은 상기 텅스텐에 화학적 에칭 용액을 적용하는 것을 포함하며, 상기 화학적 에칭 용액은 20:1보다 더 큰 선택도를 가지고 TiN 및 HfO2 둘 다에 대해 선택적이다.
본 발명의 실시예는, 상기 제1 TiN 층 상에 상기 금속 함유층을 형성하기 전에, 화학적 산화물 층 상에 형성되는 산화하프늄(HfO2) 층 상에 상기 제1 TiN 층을 형성하는 것을 더 포함하며, 상기 화학적 산화물 층은 상기 제1 및 제2 유형의 전계 효과 트랜지스터에 대해 지정된 상기 반도체 기판의 영역을 덮으며 질소를 포함한 실리콘 산화물 층일 수 있다.
본 발명에 따라, 게이트 스택을 형성하는 방법 및 이의 구조물을 제공할 수 있다.
본 발명은 첨부 도면과 함께 취해진 본 발명의 다음 상세한 설명으로부터 보다 충분히 이해하고 알 수 있을 것이다.
도 1 내지 도 6은 본 발명의 하나의 실시예에 따라 하이 k 금속 게이트 CMOS-FET 트랜지스터의 게이트 스택을 형성하는 단계들의 예시적인 도면이다.
도 7 및 도 8은 본 발명의 하나의 실시예에 따라 도 6에 도시된 단계에 이어 게이트 스택을 형성하는 단계들의 예시적인 도면이다.
도 9는 본 발명의 다른 실시예에 따라 도 6에 도시된 단계에 이어 게이트 스택을 형성하는 단계의 예시적인 도면이다.
도면을 단순하고 명확하게 할 목적으로 도면에서의 구성요소들이 반드시 실제 축척대로 도시된 것은 아님을 알 것이다. 예를 들어, 구성요소들의 일부 치수는 명확하게 할 목적으로 다른 구성요소에 비해 과장되었을 수 있다.
도 1 내지 도 6은 본 발명의 하나의 실시예에 따라 하이 k 금속 게이트 CMOS-FET 트랜지스터의 게이트 스택을 형성하는 단계들의 예시적인 도면이다.
도 7 및 도 8은 본 발명의 하나의 실시예에 따라 도 6에 도시된 단계에 이어 게이트 스택을 형성하는 단계들의 예시적인 도면이다.
도 9는 본 발명의 다른 실시예에 따라 도 6에 도시된 단계에 이어 게이트 스택을 형성하는 단계의 예시적인 도면이다.
도면을 단순하고 명확하게 할 목적으로 도면에서의 구성요소들이 반드시 실제 축척대로 도시된 것은 아님을 알 것이다. 예를 들어, 구성요소들의 일부 치수는 명확하게 할 목적으로 다른 구성요소에 비해 과장되었을 수 있다.
다음의 상세한 설명에서, 본 발명의 실시예의 완전한 이해를 제공하기 위해 다수의 특정 상세사항이 서술된다. 그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 발명의 실시예는 이들 구체적인 상세사항 없이도 실시될 수 있다는 것을 이해할 것이다. 본 발명의 실시예 및/또는 본질의 표현을 모호하게 하지 않기 위해, 다음의 상세한 설명에서, 당해 기술 분야에 잘 알려져 있는 공정 단계 및/또는 동작이 설명 및/또는 예시 목적을 위해 함께 결합되었을 수 있고, 일부 경우에는 상세하게 설명되지 않을 수 있다. 다른 경우로, 당해 기술 분야에서 잘 알려져 있는 공정 단계 및/또는 동작이 전혀 기재되지 않을 수 있다. 당해 기술 분야에서의 숙련자라면, 다음의 설명이 본 발명의 실시예의 두드러진 특징 및/또는 구성요소에 보다 중점을 맞추고 있다는 것을 알 수 있을 것이다.
반도체 소자 제조 산업에 있어서, n형(NFET) 및/또는 p형(PFET) CMOS-FET를 포함한 트랜지스터와 같은 다양한 유형의 활성 반도체 소자는 잘 알려진 FEOL 공정 기술을 적용함으로써 반도체의 단일 기판 상에 생성되거나 형성될 수 있다. 잘 알려진 FEOL 기술은, 그 중에서도 몇몇을 열거하자면, 캡 증착, 광-레지스트-마스크 형성, 포토리소그래피, 하드마스크 형성, 습식 에칭, 반응성 이온 에칭(RIE; reactive-ion etching), 이온 주입, 및 화학 기계 연마(CMP; chemical-mechanical polishing)의 공정 단계 및/또는 동작을 포함할 수 있다. 트랜지스터의 형성 동안 및/또는 후에, 동일하거나 상이한 유형의 스트레스 라이너(stress liner)가 소자 성능 개선을 위해 다양한 유형의 트랜지스터, 예를 들어 NFET 및 PFET에 선택적으로 적용될 수 있다.
다음의 상세한 설명에서, 잘 알려진 소자 공정 기술 및/또는 단계는 상세하게 기재되지 않을 수 있고, 일부 경우에 본 명세서에서 아래에 보다 상세하게 기술된 본 발명의 본질의 설명을 모호하게 하지 않도록 기타 공개 논문 또는 특허 출원을 인용할 수 있다.
도 1 내지 도 6은 본 발명의 하나의 실시예에 따른 하이 k 금속 게이트 CMOS-FET 트랜지스터의 게이트 스택을 형성하는 단계들의 예시적인 도면이다. 보다 구체적으로, 도 1은 반도체 기판(100) 상에 게이트 스택을 형성하는 공정의 단계를 도시한다. 반도체 기판(100)은 그 위에 다양한 유형의 CMOS-FET 트랜지스터 및 소자가 결국에 형성될 수 있는 제1 영역(100A) 및 제2 영역(100B)을 포함할 수 있다. 예를 들어, PFET(또는 NFET) 트랜지스터가 영역(100A)에 형성될 수 있고, NFET(또는 PFET) 트랜지스터가 영역(100B)에 형성될 수 있다. 그러나, 본 발명의 본질의 설명을 모호하게 하지 않기 위하여, 다음의 설명은 NFET 및 PFET의 게이트 스택을 형성할 방식에 대해 중점을 맞출 것이며, 트랜지스터 자체를 형성하는 것과 이의 구조물(예를 들어, 소스, 드레인 등)의 일부 구체사항은 본 발명에 대한 본질로 간주되지 않으므로 본 설명에서 생략될 것이고 도 1이나 추후 도면에 도시되지 않을 것이다. 또한, 당해 기술 분야에서의 숙련자라면, FET 소자, 즉 PFET나 NFET의 예를 들어 채널, 소스 및/또는 드레인의 형성이 게이트 스택을 형성하기 전이나 후에 이루어질 수 있다는 것을 알 것이며, 이는 아래에 보다 상세하게 기재될 것이다.
도 1에 도시되어 있는 바와 같이 본 발명에 따라, 방법의 하나의 실시예는 먼저 기판(100)의 상면에 화학적 산화물의 계면층(101)을 형성하고, 그 다음 화학적 산화물 층(101)을 덮는 산화하프늄(HfO2) 층(102)을 형성하는 것을 포함할 수 있다. 화학적 산화물 층(101)은 어떤 유형의 실리콘 이산화물일 수 있고 그 안에 질소를 포함할 수 있다. 계면층으로서, 화학적 산화물 층(101)은 대략 0.5 nm 내지 2 nm의 두께를 가질 수 있으며, 오존을 함유하는 화학 용액에서의 습식 공정에 의해 또는 예를 들어 600 내지 1000 ℃ 사이 온도의 환경에서 열 산화 공정을 통해 형성되고, 그 아래의 활성 표면에 대하여 양호한 패시베이션 품질을 제공할 수 있다. 하프늄 산화물 층(102)은 또한 예를 들어 하프늄 실리케이트(hafnium silicate), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리콘 산질화물(hafnium silicon oxy-nitride)과 같은 기타 하프늄 기반의 유전체로 교체될 수 있다. 또한, 화학적 산화물 층(101) 및 HfO2 층(102)의 스택은, 감소된 게이트 누설 전류와 같은 소자 성능 개선을 위해, 하프늄 산화물 층(102)이 일반적으로는 4보다 더 크고 통상적으로는 약 15 내지 약 35 범위의 높은 유전 상수(하이 k)를 갖는 다양한 전계 효과 트랜지스터의 게이트 산화물로서 작용할 수 있다.
다음으로, 방법의 실시예는, 상기 기재된 바와 같이 제1 및 제2 유형의 전계 효과 트랜지스터를 형성하는 것과 관련되거나 이에 대해 지정된 둘 다의 영역(100A 및 100B)을 덮는 HfO2 층(102)의 상면에 질화티타늄(TiN) 층(103)을 형성하는 것을 포함할 수 있다. TiN 층(103)은 제1 유형의 질화티타늄 층 또는 질화티타늄 층의 제1 유형일 수 있고, 특히 예를 들어 나중에 영역(100A)에 확립될 제1 유형의 FET 소자에 적합하도록 설계될 수 있다. TiN 층(103)은 이 제1 유형의 FET 소자의 금속 게이트 전도체의 일부일 수 있다. TiN 층(103)은 약 1 nm 내지 약 10 nm의 두께, 바람직하게는 약 2 nm 내지 약 7 nm의 두께를 가질 수 있으며, 예를 들어 PVD, CVD 및/또는 ALD 공정과 같은 다양한 공정을 통해 형성될 수 있다.
도 2는 도 1에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 다른 단계를 도시한다. 보다 구체적으로, 본 방법의 실시예는 반도체 기판(100)의 영역(100A) 및 영역(100B) 둘 다를 덮는 TiN 층(103)의 바로 위에 금속 함유층(104)을 형성하는 것을 포함할 수 있다. 하나의 실시예에 따르면, 금속 함유층(104)은 적어도 하나의 금속 원소를 함유하는 금속 실리사이드 층일 수 있고, 보다 구체적으로 티타늄 실리사이드 층, 코발트 실리사이드 층, 또는 니켈 실리사이드 층일 수 있다. 다른 실시예에 따르면, 금속 함유층(104)은 예를 들어 텅스텐(W) 또는 임의의 기타 유형의 적합한 금속의 금속층일 수 있다.
층(104)이 금속 실리사이드 층일 경우, 금속 실리사이드 층(104)을 형성하는 것은, 먼저 얇은 교대의 금속/비정질 실리콘 층의 스택 층을 형성하는 것을 포함하되, 각각의 얇은 금속 또는 비정질 실리콘 층은 약 2-5 nm의 통상의 두께를 갖고, 바람직하게는 3-4 nm 사이의 두께를 갖는다. 얇은 교대의 금속/비정질 실리콘 층의 스택 층의 형성은 예를 들어 스퍼터링 및/또는 PVD, CVD 또는 ALD를 통해 이루어질 수 있다. 스택 층은 바람직하게 약 4-20 nm, 그리고 바람직하게는 약 12-16 nm의 총 두께를 갖도록 형성될 수 있다. 이 스택 층의 두께는, 아래에 보다 상세하게 기재되는 바와 같이, 어닐링을 통해 이 스택 층으로부터 나중에 제조되는 금속 실리사이드 층이, TiN 층(103)의 노출된 부분이 에칭되어 있을 때 아래의 TiN 층(103)을 보호할 만큼 충분한 두께를 가질 수 있도록, 이루어진다.
얇은 교대의 금속/비정질 실리콘 층의 스택 층에는 이어서 예를 들어 300 내지 600 ℃ 정도의 온도 범위에서 어닐링 공정을 가할 수 있다. 어닐링 공정은 사용된 금속의 유형과 형성된 실리사이드에 따라 대략 5 내지 300 초의 기간 동안 지속될 수 있다. 예를 들어, 약 400 내지 500 ℃의 온도 범위와 약 30 초 내지 5 분(300초)의 기간, 바람직하게는 약 30초 내지 120초의 기간이 코발트 실리사이드를 형성하는데 사용될 수 있다. 또한, 예를 들어, 약 350 내지 450 ℃의 온도 범위와 약 5초 내지 2분(120초)의 기간이 니켈 실리사이드를 형성하는데 사용될 수 있다. 스택 층의 어닐링은 진공 조건의 챔버에서 또는 아르곤이나 질소와 같은 불활성 가스로 채워진 기체 환경에서 수행될 수 있다. 상기 기재된 바와 같이, 실리사이드를 형성하는데 사용된 금속 원소는 Ti, Co, Ni, 및/또는 임의의 기타 적합한 금속 또는 이의 조합을 포함할 수 있다.
층(104)이 금속 층일 경우, 금속 층(104)은 예를 들어 PVD(physical vapor deposition) 공정을 통해 TiN 층(103)으로 증착될 수 있는 텅스텐 층일 수 있다.
도 2에 도시되어 있는 바와 같이, 방법의 실시예는 이어서 금속 함유층(104)의 상면에 제1 유형(103)과 동일하거나 상이한 제2 유형의 TiN 층일 수 있는 캡핑(capping) 층(105)을 형성하는 것을 포함할 수 있다. TiN 캡핑 층(105)은 금속 함유층(104)의 패터닝을 수행하는 다음 단계에 대한 준비로 형성될 수 있다. TiN 캡핑 층(105)은, 예를 들어 증착 도구로부터 빠져나갈 때와 같은 후속 공정 동안 산화물을 형성하도록, 금속 함유층(104)에서의 코발트와 같은 일부 산소에 민감한 재료의 가능한 산화를 방지한다.
도 3은 도 2에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 다른 단계를 도시한다. 보다 구체적으로, TiN 캡핑 층(105)의 상면에, 제1 유형의 FET 소자를 형성하기 위해 지정되거나 설계된 영역에 대응하는 제1 영역을 패터닝하기 위해 포토레지스트 재료 층(106)이 적용될 수 있다. 예를 들어, 포토레지스트 층(106)은 100A 영역을 덮을 수 있다. 포토레지스트 재료(106)는 공정에 사용된 광-노광 방식에 따라 포지티브 또는 네가티브 유형의 레지스트일 수 있다. 포토레지스트 재료(106)의 특성은 반응성 이온 에칭(RIE) 공정을 견딜 수 있고 그 아래의 소자/재료에 대해 충분한 보호를 제공할 수 있도록 선택될 수 있다.
도 4는 도 3에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 또다른 단계를 도시한다. 보다 구체적으로, 방법의 실시예는, 하나 이상의 에칭 단계에서, 포토레지스트 층(106)에 의해 덮이지 않고 노출되어 있는 TiN 캡핑 층(105)의 일부분을 선택적으로 에칭하고, 이어서 TiN 캡핑 층(105)의 일부분의 제거에 의해 노출되는 금속 함유층(104)의 일부분을 에칭하는 것을 포함할 수 있다. 에칭은 반응성 이온 에칭(RIE) 공정으로 수행될 수 있고, 다양한 다수 단계에서 상이한 RIE 조건 하에 수행될 수 있다. 예를 들어, TiN 캡핑 층(105)을 에칭하기 위한 RIE 조건은 플라즈마 에칭 공정일 수 있고, 1:5 내지 1:1 비율(불소:아르곤)의 아르곤과의 화학적 특성을 함유하는 불소를 포함할 수 있고, 약 100 내지 1000W의 RF 파워 하에 약 10mT 내지 약 150mT의 압력의 챔버에서 수행될 수 있다. 또한 예를 들어, 금속 함유층(104), 또는 금속 층(104)을 패터닝하기 위한 RIE 조건은 캡핑 층(105)을 에칭하는 것과 유사한 챔버 압력 및 RF 파워 조건에서 1:5 내지 1:1 비율(할로겐:아르곤, 또는 할로겐:헬륨)로 아르곤 또는 헬륨과 함께 할로겐 기체를 사용하는 것을 포함할 수 있다.
캡핑 층(105) 및 금속 함유층(104)을 에칭하는 것에 대한 예시적인 예가 제공되었지만, 당해 기술 분야에서의 숙련자라면 본 발명이 이에 관련하여 제한되지 않고 다른 기존의 그리고/또는 추후 개발되는 기술이 포토레지스트(106)에 의해 덮이지 않는 캡핑층(105) 및 금속 함유층(104)의 일부분을 제거함으로써 상기 패터닝 공정에 사용될 수 있다는 것을 알 수 있을 것이다. 금속 함유층(104)의 에칭은, 제1 유형의 TiN 층(103)에서 정지함으로써, 제1 유형의 FET 소자에 관련되거나 이에 대해 지정되어 있는 영역(100A)을 덮는 금속 함유층의 일부분(금속 함유층(104)의 제1 부분(104A)일 수 있음) 및 제2 유형의 TiN 층(105)의 일부분(TiN 층(105)의 제1 부분(105A)일 수 있음)을 남기도록 제어될 수 있다.
도 5는 도 4에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 다른 단계를 도시한다. 방법의 실시예는 이어서 패터닝된 캡핑 층(105A)을 노출시키도록 포토레지스트 층(106)을 제거하거나 박리시키는 것을 포함할 수 있다. 캡핑 층(105A)은 이 단계에서 선택적으로 제거될 수 있지만 반드시 그러한 것은 아니다. 패터닝된 캡핑 층(105A)(제거되지 않는다면) 및 패터닝된 금속 함유층(104A)은 제1 유형의 TiN 층(103)의 노출된 제2 부분과 함께 이제 부가적인 공정 및/또는 처리에 대한 준비가 된다.
도 6은 도 5에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 또다른 단계를 도시한다. 이 특정 단계에서 보다 구체적으로, 방법의 실시예는 대략 120초 내지 600초의 기간 동안 대략 25 내지 65 ℃, 바람직하게는 45 내지 55 ℃의 온도 범위에서, SC1 용액(당해 기술 분야에 알려져 있는 대로, 표준 세정(standard clean) 1 용액)에서의 습식 에칭 공정에 TiN 층(103)의 노출된 제2 부분을 가할 수 있다. 하나의 실시예에 따르면, 금속 함유층(104A)은 금속 실리사이드 층일 수 있고, SC1 용액은 용적이 약 5:1:1 내지 약 50:1:1 범위의 비율로 혼합된 물(H2O), NH4OH, 및 H2O2의 혼합물일 수 있다. 즉, NH4OH 및 H2O2는 동일한 비율로 5 내지 50배 이상의 물(H2O)과 혼합될 수 있다. 따라서, SC1 용액은 TiN 층(103)을 덮으며 그에 따라 아래의 TiN 층(103)을 보호하는 금속 실리사이드 층(104A)에 대해 선택적이거나 선택적이 되도록 제조될 수 있고, 이를 에칭하지 않거나 적어도 효과적으로 에칭하지 않는다. 한편, 노출된 TiN 층(103)은 제거되거나 에칭될 수 있다. 다른 실시예에 따르면, 금속 함유층(104A)은 텅스텐(W)의 금속 층일 수 있고, 물(H2O), NH4OH, 및 H2O2의 혼합물인 동일하거나 상이한 SC1 용액도 또한 사용될 수 있다. 이 경우에, SC1 용액은 텅스텐에 대해 완전하게 선택적이지 않지만, 본 발명의 실시예에 따르면, 텅스텐 층(104A)의 에칭 속도 및/또는 두께는, 아래의 HfO2 층(102)을 노출시키도록 도 6에 도시된 바와 같이 TiN 층(103)의 노출된 제2 부분이 제거되어 있을 때에도 텅스텐 층(104A)의 적어도 일부분이 여전히 그대로이거나 남아있도록, 구성 및/또는 제조될 수 있다.
도 7은 본 발명의 하나의 실시예에 따라 도 6에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 다른 단계를 도시한다. 이 실시예에서, 금속 함유층(104A)은 텅스텐 또는 기타 적합한 금속의 금속 층일 수 있다. 그러나, 금속 층(104A)은 희생 금속 하드 마스크로서 사용될 수 있다. 도 7에 도시된 이 단계에서, 금속 층(104A)은 예를 들어 25 내지 30 ℃의 상온 환경에서 TiN 및 HfO2에 대해 선택적인 과산화수소 용액 또는 임의의 기타 적합한 화학적 에칭 용액을 이용해 제거될 수 있다. 본 발명의 하나의 실시예에 따르면, 금속 층(104A)을 에칭하는 것과 비교하여 볼 때 일반적으로 20:1보다 더 큰 선택도로 TiN 층(103) 및 아래의 HfO2 층(102)에 대해 비교적 선택적인 과산화수소 용액이 사용될 수 있다. 따라서, 금속 층(104A)이 제거되는 동안, 104A의 제거 공정에 의해 야기된 TiN층(103) 및 HfO2 층(102)에 대한 손상이 최소한이거나 만약 있다면 제한될 것이다.
도 8은 도 7에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 단계를 도시한다. 금속층(104A)의 제거 후에, 다른 티타늄-질화물 층(107)이 HfO2 층(102)의 노출된 영역 및 남아있는 TiN 층(103A)에 적용될 수 있다. TiN 층(107)은 제3 유형의 TiN 층일 수 있거나 제3 유형의 TiN 층으로 불릴 수 있고, 두께를 포함한 TiN 층(107)의 특성은 반도체 기판(100)의 100B 영역에 형성될 제2 유형의 FET에 특히 적합하도록 조정되거나 설계될 수 있다. 예를 들어, 제3 TiN 층(107)은 공지된 PVD, CVD 또는 ALD 공정을 적용함으로써 마찬가지로 형성될 수 있지만, 제3 TiN 층(107)의 두께와 같은 특성은 제1 TiN 층(103)의 경우과 상이하게 이루어지거나 조정될 수 있다. 그러나, TiN 층(107)은 TiN 층(103)과 동일하게 제조될 수도 있다.
제1 유형의 FET에 관련된 100A 영역 상의 제1 유형의 TiN 층(103A) 및 제2 유형의 FET에 관련된 100B 영역 상의 제2 유형의 TiN 층(107)의 형성 후에, 하이 k 금속 게이트 트랜지스터를 형성하는 임의의 기존의 또는 종래의 공정이나 임의의 추후 개발되는 기술들이 기판(100) 상의 다양한 유형의 CMOS-FET의 형성을 완성하도록 적용될 수 있다.
도 9는 본 발명의 다른 실시예에 따라 도 6에 도시된 단계에 이어 게이트 스택을 형성하는 방법의 또다른 단계를 도시한다. 이 실시예에서, 금속 함유층(104A)은 Ti-실리사이드, Co-실리사이드, 또는 Ni-실리사이드와 같은 금속 실리사이드 층일 수 있고, 금속 실리사이드 층(104A)은 금속 게이트 스택의 일부가 될 수 있다. 즉, 본 발명의 실시예에 따라 별도의 단계에서 금속 실리사이드 층(104A)을 제거할 필요가 없다. 따라서, TiN 층(103)의 노출된 제2 부분의 제거에 이어서, 또다른 티타늄 질화물 층(107)이 HfO2 층(102)의 노출된 영역에 그리고 금속 실리사이드 층(104A)의 상면에 적용될 수 있다. TiN 층(107)은 제3 유형의 TiN 층일 수 있고, TiN 층(107)의 특성은 필요한 경우 반도체 기판(100)의 100B 영역에 형성될 제2 유형의 FET에 특히 적합하도록 조정되거나 설계될 수 있다.
본 발명의 특정 특징이 여기에 도시되고 기재되었지만, 수많은 수정, 대체, 변경 및 등가물이 이제 당해 기술 분야에서의 통상의 지식을 가진 자에게 일어날 것이다. 따라서, 첨부된 청구항은 모든 이러한 수정 및 변경을 본 발명의 진정한 범위 내에 속하는 것으로 커버하고자 함을 이해하여야 한다.
100: 반도체 기판
101: 화학적 산화물 층
102: HfO2 층
103: TiN 층
104: 금속 함유층
105: TiN 캡핑 층
106: 포토레지스트 재료 층
101: 화학적 산화물 층
102: HfO2 층
103: TiN 층
104: 금속 함유층
105: TiN 캡핑 층
106: 포토레지스트 재료 층
Claims (10)
- 전계 효과 트랜지스터들(FET; field-effect-transistors)에 대한 게이트 스택을 형성하는 방법에 있어서,
제1 질화티타늄(TiN) 층 바로 위에 금속 함유층을 형성하는 단계 - 상기 제1 TiN 층은 제1 및 제2 유형의 전계 효과 트랜지스터들에 대해 지정된 반도체 기판의 영역들을 덮음 -;
상기 금속 함유층의 상면에 캡핑층인 제2 TiN 층을 형성하는 단계;
상기 제1 TiN 층의 제1 부분만 덮도록 상기 제2 TiN 층 및 상기 금속 함유층을 패터닝하는 단계 - 상기 제1 TiN 층의 상기 제1 부분은 상기 제1 유형의 전계 효과 트랜지스터들에 대해 지정된 영역을 덮음 - ;
상기 패터닝하는 단계에 의해 노출된 상기 제1 TiN 층의 제2 부분을 에칭하는 단계 - 상기 제1 TiN 층의 상기 제1 부분은 그 위에 덮여진 패터닝된 상기 금속 함유층을 통해 상기 에칭으로부터 보호됨 -; 및
상기 제2 유형의 전계 효과 트랜지스터들에 대해 지정된 상기 반도체 기판의 영역을 덮는 제3 TiN 층을 형성하는 단계;를 포함하는,
FET에 대한 게이트 스택의 형성 방법. - 청구항 1에 있어서, 상기 금속 함유층을 형성하는 단계는,
티타늄(Ti), 코발트(Co), 및 니켈(Ni)로 구성된 그룹으로부터 선택되는 적어도 하나의 금속 원소를 함유하는 금속 실리사이드 층을 형성하는 단계를 포함하는 것인,
FET에 대한 게이트 스택의 형성 방법. - 청구항 1에 있어서, 상기 에칭하는 단계는,
상기 제1 TiN 층의 상기 제2 부분에 SC1 용액을 적용하는 것을 포함하며, 상기 SC1 용액은 물(H2O), NH4OH, 및 H2O2의 혼합물이며 상기 금속 함유층에 대해 선택적인 것인,
FET에 대한 게이트 스택의 형성 방법. - 청구항 1에 있어서,
상기 게이트 스택은 상기 금속 함유층을 포함하고,
상기 금속 함유층은 금속 실리사이드 층인,
FET 대한 게이트 스택의 형성 방법. - 청구항 1에 있어서,
상기 제1 TiN 층 상에 상기 금속 함유층을 형성하기 전에, 상기 제1 TiN 층은 산화하프늄(HfO2) 층 상에 형성되고,
상기 HfO2 층은 상기 제1 및 제2 유형의 전계 효과 트랜지스터에 대해 지정된 상기 반도체 기판의 상기 영역을 덮는 것인,
FET에 대한 게이트 스택의 형성 방법. - 청구항 1에 있어서,
상기 제2 유형의 전계 효과 트랜지스터에 대한 게이트 스택으로서 적합하도록 상기 제3 TiN 층의 특성을 상기 제1 TiN 층의 특성과 상이하게 조정(tailoring)하는 것을 더 포함하는,
FET에 대한 게이트 스택의 형성 방법. - 전계 효과 트랜지스터(FET)에 대한 게이트 스택을 형성하는 방법에 있어서,
제1 TiN 층 상에 금속 실리사이드 층을 형성하는 단계 - 상기 제1 TiN 층은 제1 및 제2 유형의 전계 효과 트랜지스터에 관련된 반도체 기판(100)의 영역을 덮음) - ;
상기 금속 실리사이드 층의 상면에 캡핑층인 제2 TiN 층을 형성하는 단계;
상기 제1 TiN 층의 제1 부분만 덮도록 상기 제2 TiN 층 및 상기 금속 실리사이드 층을 패터닝하는 단계 - 상기 제1 TiN 층의 상기 제1 부분은 상기 제1 유형의 전계 효과 트랜지스터에 관련된 영역을 덮음 - ;
상기 패터닝하는 단계에 의해 노출된 상기 제1 TiN 층의 제2 부분을 에칭하여, 상기 제1 TiN 층 아래의 산화하프늄(HfO2) 층을 노출시키는 단계; 및
상기 제2 유형의 전계 효과 트랜지스터에 대한 게이트 스택으로서, 상기 노출된 HfO2 층을 덮는 제3 TiN 층을 형성하는 단계;를 포함하는
FET에 대한 게이트 스택의 형성 방법. - 청구항 7에 있어서,
상기 제1 TiN 층을 형성하기 전에, 상기 HfO2 층은 화학적 산화물 층 상에 형성되고,
상기 화학적 산화물 층은 질소를 포함한 실리콘 이산화물 층이며 상기 제1 및 제2 유형의 전계 효과 트랜지스터에 관련된 상기 반도체 기판의 상기 영역을 덮는 것인,
FET에 대한 게이트 스택의 형성 방법. - 전계 효과 트랜지스터(FET)에 대한 게이트 스택을 형성하는 방법에 있어서,
제1 질화티타늄(TiN) 층 상에 금속층을 형성하는 단계 - 상기 제1 TiN 층은 제1 및 제2 유형의 전계 효과 트랜지스터에 관련된 반도체 기판의 영역을 덮음 - ;
상기 금속층의 상면에 캡핑층인 제2 TiN 층을 형성하는 단계;
상기 제1 TiN 층의 제1 부분만 덮도록 상기 제2 TiN 층 및 상기 금속층을 패터닝하는 단계 - 상기 제1 TiN 층의 상기 제1 부분은 상기 제1 유형의 전계 효과 트랜지스터에 관련된 영역을 덮음 - ;
상기 패터닝하는 단계에 의해 노출된 상기 제1 TiN 층의 제2 부분을 에칭하여, 상기 제1 TiN 층 아래의 하프늄 함유층을 노출시키는 단계; 및
상기 제2 유형의 전계 효과 트랜지스터에 대한 게이트 스택으로서, 상기 노출된 하프늄 함유층을 덮는 제3 TiN 층을 형성하는 단계;를 포함하는,
FET에 대한 게이트 스택의 형성 방법. - 청구항 9에 있어서,
상기 제3 TiN 층을 형성하기 전에, 상기 제1 TiN 층의 상기 제1 부분의 상면으로부터 상기 금속층을 제거하는 단계를 더 포함하는,
FET에 대한 게이트 스택의 형성 방법.
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