TW201513311A - 將記憶電晶體納入高ｋ金屬閘極互補式金屬氧化物半導體之製造流程的整合 - Google Patents

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Abstract

描述包含嵌入SONOS式非揮發性記憶體(NVM)及MOS電晶體之記憶體單元，以及形成其之方法。概括而言，該方法包含：形成一NVM電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板包含該NVM區域以及複數MOS區域；以及沉積一高k介電材料於該NVM電晶體之閘極堆疊與該複數MOS區域上方，以同時形成包含該高k介電材料之一阻隔介電質於該NVM電晶體的閘極堆疊之中與高k閘極介電質於該複數MOS區域之中。在一實施例之中，一第一金屬層沉積於該高k介電材料上方且被圖案化以同時形成一金屬閘極於該NVM電晶體的閘極堆疊上方，以及一場效電晶體之一金屬閘極於MOS區域之一之中。

Description

將記憶電晶體納入高K金屬閘極互補式金屬氧化物半導體之製造流程的整合
本揭示概括而言係有關於半導體裝置，特別是關於包含嵌入式或整體成形SONOS式非揮發性記憶體(non-volatile memory；NVM)電晶體及包含高k介電質與金屬閘極的金屬氧化物半導體(metal-oxide-semiconductor；MOS)電晶體之記憶體單元以及其製造之方法。
對於諸如系統單晶片(system-on-chip)的許多應用而言，其需要將基於金屬氧化物半導體(MOS)場效電晶體及非揮發性記憶體(NVM)電晶體之邏輯裝置與介面電路整合於單一晶片或基板之上。此整合可能嚴重地影響MOS電晶體與NVM電晶體二種製程。MOS電晶體之產製通常是利用一標準或基準互補式金屬氧化物半導體(CMOS)製造流程，其包括導體、半導體與介電質材料的形成及圖案化。在此一CMOS製造流程之中所使用的材料之成分、以及處理藥劑之成分與濃度、以及溫度，在每一操作之中均被嚴格地控制，以確保由此產生的MOS電晶體會正常運作。
非揮發性記憶體(NVM)裝置包含非揮發性記憶體電晶體、矽-氧化物-氮化物-氧化物半導體(SONOS)式電晶體，包含電荷捕獲閘極堆疊 (charge-trapping gate stack)，其中一儲存或捕獲電荷改變非揮發性記憶體電晶體之臨限電壓而將資訊儲存為邏輯1或0。電荷捕獲閘極堆疊結構包含氮化物或氮氧化物電荷捕獲層(charge-trapping layer)之結構夾置於二介電層或氧化層之間，通常利用與基準CMOS製造流程顯著不同的材料及製程生產，且其可能不利地影響MOS電晶體之產製或者被其影響。
特別是，形成一MOS電晶體之閘極氧化層或者介電層可能因為改變了電荷捕獲層之厚度或成分而大幅地降低一先前形成之電荷捕獲閘極堆疊之效能。在28奈米及更高階製程，CMOS技術會轉而使用一薄層高k介電質以取代二氧化矽或者氮氧化矽，並且使用金屬閘極而非多晶矽。此等元件之製造流程與目前的CMOS及NVM製造流程迥然不同。此外，此種整合可能嚴重地影響基準CMOS製造流程，並且大體而言需要一相當數量之遮罩組及製程步驟，其增加了該等裝置產製之費用並且可能降低合格裝置之產出率。
本發明之一種態樣係關於一種方法，包含：形成一非揮發性記憶體(NVM)電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板包含該NVM區域以及複數金屬氧化物半導體(MOS)區域；以及沉積一高k介電材料於該NVM電晶體之該閘極堆疊與該複數MOS區域的上方，以同時形成一包含該高k介電材料之阻隔介電質於該NVM電晶體之該閘極堆疊之中與高k閘極介電質於該複數MOS區域之中。
本發明之另一種態樣係關於一種方法，包含：形成一非揮發性記憶體(NVM)電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板 包含該NVM區域與複數金屬氧化物半導體(MOS)區域；沉積一多晶矽層於該NVM區域與該複數MOS區域上方，並且圖案化該多晶矽層以同時形成虛擬多晶矽閘極於該NVM電晶體之該閘極堆疊上方與該複數MOS區域之中；形成毗鄰該虛擬多晶矽閘極之側壁間隔體；移除該虛擬多晶矽閘極；以及沉積一高k介電材料於藉由移除該虛擬多晶矽閘極而形成之開孔中的該NVM電晶體之該閘極堆疊與該複數MOS區域的上方，以同時形成一包含該高k介電材料之阻隔介電質於該NVM電晶體之該閘極堆疊之中與高k閘極介電質於該複數MOS區域之中。
本發明之另一種態樣係關於一種方法，包含：形成一非揮發性記憶體(NVM)電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板包含該NVM區域以及複數金屬氧化物半導體(MOS)區域，該閘極堆疊包含形成於該基板一表面上之一隧道介電層與形成於該隧道介電層上之一電荷捕獲層；以及沉積一高k介電材料於該NVM電晶體之該閘極堆疊與該複數MOS區域的上方，以同時形成一包含該高k介電材料之多重疊層電荷捕獲層於該NVM電晶體之該閘極堆疊之該電荷捕獲層之中與高k閘極介電質於該複數MOS區域之中。
102-128‧‧‧步驟
200‧‧‧記憶體單元
202‧‧‧隔離結構
204‧‧‧晶圓/基板
206‧‧‧NVM電晶體
208‧‧‧NVM區域
210a‧‧‧MOS電晶體(NLVFET)
210b‧‧‧MOS電晶體(I/O FET)
210c‧‧‧MOS電晶體(PLVFET)
212a-212c‧‧‧MOS區域
214‧‧‧襯墊氧化物
216‧‧‧表面
218‧‧‧電晶體之通道
220‧‧‧深N型井區
222‧‧‧隧道遮罩
224‧‧‧電晶體之通道
226‧‧‧ONO疊層
228‧‧‧閘極堆疊
230‧‧‧隧道介電層
232‧‧‧電荷捕獲層
232a‧‧‧下方/第一電荷捕獲層
232b‧‧‧上方/第二電荷捕獲層
234‧‧‧阻隔介電質
236‧‧‧第一厚閘極氧化層
238‧‧‧第二較薄閘極氧化層
240‧‧‧高k介電材料
241‧‧‧第一/P+金屬層
242‧‧‧高功函數閘極
244‧‧‧高功函數閘極
245‧‧‧第二/N+金屬層
246‧‧‧低功函數閘極
248‧‧‧低功函數閘極
250‧‧‧金屬多晶矽閘極
252‧‧‧第一側壁間隔體
254‧‧‧輕度摻雜汲極延伸
256‧‧‧輕度摻雜汲極延伸
258‧‧‧球袋型或暈邊型植入區
260‧‧‧第二側壁間隔體
262‧‧‧源極與汲極區域
264‧‧‧應變誘發層
266‧‧‧矽化物
268‧‧‧應力誘發結構
270‧‧‧層間介電層/ILD層
272‧‧‧第一ILD層
274‧‧‧第二ILD層
276‧‧‧接點
278‧‧‧ON疊層
280‧‧‧閘極堆疊
282‧‧‧高k隧道介電層
284‧‧‧NO疊層
286‧‧‧閘極堆疊
302-326‧‧‧步驟
502-514‧‧‧步驟
702-712‧‧‧步驟
經由以下之詳細說明以及從附圖及所提供的申請專利範圍，將對本發明之實施例得到更完整的理解，其中：圖1係例示用以製造一記憶體單元之一方法之一實施例之流程圖，該記憶體單元包含一非揮發性記憶體(NVM)電晶體以及金屬氧化物半導體 (MOS)電晶體，該等電晶體包含一高k介電質以及一閘極優先(gate first)機制之一金屬閘極；圖2A至2N係方塊圖，例示在依據圖1之方法之記憶體單元的製造期間，一記憶體單元的一部分的剖面視圖；圖3係例示用以製造一記憶體單元之另一方法之另一實施例之流程圖，該記憶體單元包含一NVM電晶體以及MOS電晶體，該等電晶體包含一高k介電質以及一閘極殿後(gate last)機制之一金屬閘極；圖4A至4I係方塊圖，例示在依據圖3之方法之記憶體單元的製造期間，一記憶體單元的一部分的剖面視圖；圖5係例示用以製造一記憶體單元之一方法之又另一實施例之流程圖，該記憶體單元包含一NVM電晶體以及MOS電晶體，該等電晶體包含一高k介電質以及一捕獲層；圖6A至6F係方塊圖，例示在依據圖5之方法之記憶體單元的製造期間，一記憶體單元的一部分的剖面視圖；圖7係例示用以製造一記憶體單元之一方法之又另一實施例的流程圖，該記憶體單元包含一NVM電晶體以及MOS電晶體，該等電晶體包含一高k介電層以及一隧道介電層(tunnel dielectric)；而圖8A至8E係方塊圖，例示在依據圖7之方法之記憶體單元的製造期間，一記憶體單元的一部分的剖面視圖。
將一非揮發性記憶體(NVM)電晶體整合入包含具有一高介電常數(高k)閘極介電層及一金屬閘極之金屬氧化物半導體場效電晶體 (MOSFET)之一互補式金屬氧化物半導體(CMOS)生產製程或者製造流程以產生記憶體單元之方法之實施例參照圖式描述於本文之中。然而，特定之實施例可以在略去一或多個此等特定細節之下，或者是結合其他已知之方法、材料、及設備而付諸實現。在以下的說明之中，闡述許多具體之細節，諸如特定之材料、尺寸及流程參數等等，以提供對於本發明之一全盤了解。在其他樣例之中，習知的半導體設計及產製技術並未被特別詳細地描述，以避免多此一舉地混淆本發明。在本說明書之中所提及之"一實施例"表示配合實施例描述之一特別之特徵、結構、材料、或者特性被包含於本發明的至少一實施例之中。因此，在本說明書不同處出現的"在一實施例之中"一語並不必然表示本發明的同一實施例。此外，該等特別之特徵、結構、材料、或者特性可以被以任何適當之方式結合於一或多個實施例之中。
在本說明書之中所使用的"在…上方"、"在…下方"、"在…之間"以及"位於…之上"等敘述，係表示一疊層相對於其他疊層之一相對位置。因此，舉例而言，沉積或者配置於另一疊層上方或下方之一疊層可以是直接接觸該另一疊層或者可以具有一或多個居間之疊層。此外，沉積或者配置於疊層之間之一疊層可以是直接接觸該等疊層或者可以具有一或多個居間之疊層。相形之下，位於一第二疊層"之上"之一第一疊層係接觸該第二疊層。此外，一疊層相對於其他疊層之相對位置係假設相對於一初始基板的沉積、修改及移除薄膜之動作，並非表示該基板之絕對方位。
前述之NVM電晶體可以包含利用矽-氧化物-氮化物-氧化物-矽(SONOS)或者金屬-氧化物-氮化物-氧化物-矽(MONOS)技術所製做而成之記憶電晶體或裝置。
以下將參照圖1以及圖2A到2N詳細說明用以將一NVM電晶體整合或嵌入一高k、金屬閘極CMOS製造流程之中的一種方法之一實施例。圖1係例示一閘極優先方法或製造流程之一實施例之一流程圖。圖2A至2N係方塊圖，例示在依據圖1之方法之記憶體單元的製造期間，一記憶體單元200的一部分的剖面視圖，記憶體單元200包含一NVM電晶體以及金屬氧化物半導體(MOS)電晶體。
參見圖1及圖2A，此製程開始於形成若干隔離結構202於一晶圓或基板204之中(步驟102)。隔離結構202使正在形成的記憶體單元與形成於基板204之毗連區域(圖中未顯示)的記憶體單元彼此隔離，及/或使正形成於基板之一NVM區域208中之NVM電晶體206與正形成於多個毗連MOS區域212a至212c中的一或多個MOS電晶體210a至210c彼此隔離。 隔離結構202包含一介電材料，諸如一氧化物或氮化物，且可以藉由任何傳統技術形成，包含但不限於，淺層溝渠隔離(shallow trench isolation；STI)或者矽局部氧化(local oxidation of silicon；LOCOS)。基板204可以是一塊狀晶圓，由適合半導體裝置產製的單一結晶或多晶材料構成，或者可以包含形成於一基板上之一適當材料之一頂部磊晶層。適當之材料包含，但不限於，矽、鍺、矽-鍺、或者一III-V族化合物半導體材料。
概括而言，如同所示的實施例，一襯墊氧化物214形成於基板204的NVM區域208與MOS區域212a至212c二者之一表面216上方。襯墊氧化物214可以是具有之厚度從大約10奈米(nm)到大約20奈米的二氧化矽(SiO2)，且可以藉由一熱氧化(thermal oxidation)製程或現場蒸汽產生(in-situ steam generation；ISSG)生長而成。
參見圖1及圖2B，掺雜物接著透過襯墊氧化物214被植入基板204以同時在NVM區域208與一或多個MOS區域212a至212c之中形成井區，並且形成將形成於MOS區域之中的MOS電晶體之通道218(步驟104)。植入之掺雜物可以是任何類型及濃度，且可以是以任何能量植入，包含形成一NVM電晶體206及/或MOS電晶體210a至210c之井區或深井區以及形成MOS電晶體之通道所必需之能量。在例示於圖2B之一特別的實施例之中，一適當離子種類之掺雜物被植入，以在NVM區域與一MOS區域212b之中形成一深N型井區220，一高電壓(HV)電晶體，諸如一輸入/輸出場效電晶體(I/O FET)將形成於其上或其中。雖然圖中未顯示，但其應理解，其亦可以針對標準或諸如一低電壓場效電晶體(LVFET)之低電壓電晶體形成井區或深井區於MOS區域212a及212c之中。該LVFET可以是一PMOS LVFET(PLVFET)或者一NMOS LVFET(NLVFET)，並據以選擇井區之掺雜物。另外其應理解，井區係藉由沉積及圖案化一遮罩層而形成，諸如位於基板204之表面216上方之一光阻或PR層，並且以一適當之能量將一適當之離子種類植入至一適當之濃度。
一或多個MOS電晶體210a至210c之通道218形成於基板204的一或多個MOS區域212a至212c之中。如同井區之植入，通道218係藉由沉積及圖案化一遮罩層而形成，諸如位於基板204之表面216上方之一光阻層，並且以一適當之能量將一適當之離子種類植入至一適當之濃度。例如，其可以利用從大約10到大約100仟電子伏特(keV)之能量以及從大約1e12cm-2到1e14cm-2的劑量植入BF2以形成一N型MOS(NMOS)電晶體。一P型MOS(PMOS)電晶體可以同樣地藉由以任何適當之劑量及能量植入砷 或磷離子而形成。其應理解，植入可被用以同時形成通道218於所有的MOS區域212a至212c之中，或者使用標準微影技術在不同時點完成，包含一圖案化光阻層以遮除其中一個MOS區域。
接著，參見圖1及圖2C，一圖案化隧道遮罩222形成於MOS區域212a至212c之上或疊覆於其上，且一適當能量及濃度之掺雜物透過該隧道遮罩中之一窗孔或開孔被植入，以形成一NVM電晶體206之一通道224，且至少位於NVM區域208中之隧道遮罩及襯墊氧化物214被移除(步驟106)。該隧道遮罩可以包含一光阻層，或者一硬遮罩，形成自一圖案化氮化物或氮化矽層。
在一實施例之中，通道224可以以硼離子(BF2)在一個從大約50到大約500仟電子伏特(keV)之能量以及一個從大約5e11cm-2到大約5e12cm-2的劑量植入，以形成一p通道NVM電晶體206。或者，其可以透過襯墊氧化物214植入砷或者磷以形成一n通道NVM電晶體206。
在NVM區域208上方的襯墊氧化物214被透過遮罩222移除，例如，在一濕式清洗流程之中，使用一10：1之包含表面活性劑之緩衝氧化物蝕刻劑(BOE)。或者，該濕式清洗流程可以使用一20：1 BOE濕蝕刻、一50：1氫氟酸(HF)濕蝕刻、一襯墊蝕刻、或者任何其他類似的基於氫氟酸的濕式蝕刻化學執行之。光阻隧道遮罩222可以利用氧電漿加以灰化或剝除。一硬遮罩可以利用一濕式或乾式蝕刻製程移除之。
參見圖1及圖2D至2E，若干介電層或者氧化物-氮化物-氧化物(ONO)疊層，共同顯示成ONO疊層226，形成或沉積於基板204的表面216的上方，一遮罩形成於該等ONO疊層之上或疊覆於其上，而該等ONO 疊層被蝕刻以在NVM區域208之中形成一NVM電晶體206之一閘極堆疊228(步驟108)。選擇性地，此步驟之前可以使用一濕式或乾式製程執行一預清洗(preclean)。在一特別的實施例之中，該預清洗包含使用HF之一濕式製程或者標準清洗(SC1)及SC2，其對於基板204之材料具高度選擇性。SC1通常是使用氫氧化銨(NH4OH)、過氧化氫(H2O2)以及水(H2O)之一1：1：5溶液在50至80℃下執行大約10分鐘。SC2則是在一HCl、H2O2及H2O之一1：1：10溶液中在大約50至80℃下之一短暫浸泡。
參見圖2E，介電質或ONO沉積開始於一隧道介電層230在至少基板204之NVM區域208中之一NVM電晶體206之通道224上方之形成。隧道介電層230可以是任何材料且具有適於在一施加閘極偏壓之下允許通往隧道之電荷載體進入一覆於其上之電荷捕獲層同時在NVM電晶體206未接受偏壓時維持一適當之漏電阻障之任何厚度。在某些實施例之中，隧道介電層230係二氧化矽、氮氧化矽、或者其之一組合，且可以藉由一熱氧化製程，使用ISSG或者自由基氧化(radical oxidation)生長而成。
在一實施例之中，一二氧化矽隧道介電層230可以於一熱氧化製程之中熱生長而成。舉例而言，一層二氧化矽可以利用乾式氧化(dry oxidation)在攝氏750度(℃)至800℃於一包含氣體或大氣的氧，諸如氧(O2)氣，之中生長。該熱氧化製程執行之持續時間約莫位於50到150分鐘的範圍之中，以藉由氧化以及基板暴露表面之消耗，達到其厚度從大約1.0奈米(nm)到大約3.0nm之一隧道介電層230之生長。
在另一實施例之中，一二氧化矽隧道介電層230可以生長於一自由基氧化製程之中，該製程包含將氫(H2)與氧(O2)氣體以彼此約莫1：1 的比例在未涉入一點火事件下，諸如形成一電漿，流入一處理室之中，點火事件通常係用以熱分解H2與O2以形成蒸汽。取而代之的是，H2與O2被允許在一個大約900℃到大約1000℃範圍的溫度下以及在一個大約0.5到大約5托(Torr)的壓力下反應，以在基板的表面處形成自由基，諸如一OH自由基、一HO2自由基或者一O雙自由基。該熱氧化製程執行之持續時間約莫位於大約1到大約10分鐘的範圍之中，以藉由氧化以及基板暴露表面之消耗，達到其厚度從大約1.0奈米(nm)到大約4.0nm之一隧道介電層230之生長。其應能理解，在此圖以及後續的圖式之中，基於清楚說明之目的，隧道介電層230之厚度相對於襯墊氧化物214被誇大，襯墊氧化物214大約較其厚7倍。在一自由基氧化製程中生長的隧道介電層230相較於藉由濕式氧化技術形成之隧道介電層不僅更緻密並且包含遠遠較少之氫原子/cm3，即使厚度縮減亦然。在某些實施例之中，該自由基氧化製程係在一個能夠處理多個基板的批次處理室或者處理爐之中執行，以提供一個高品質隧道介電層230，且不會影響產製設施所要求的產出量(晶圓/每小時)需求。
在另一實施例之中，隧道介電層230係藉由化學氣相沉積(chemical vapor deposition；CVD)或者原子層沉積(atomic layer deposition)沉積而成，且由一介電層構成，該介電層可以包含，但不限於，二氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、矽酸鉿(hafnium silicate)、矽酸鋯(zirconium silicate)、氮氧化鉿(hafnium oxy-nitride)、氧化鉿鋯(hafnium zirconium oxide)以及氧化鑭(lanthanum oxide)。在另一實施例之中，隧道介電層230係一多重疊層隧道介電層，包含至少一材料之一底部疊層，諸如，但不限於，二氧化矽或氮氧化矽，以及包含 一材料之一頂部疊層，其可以包含，但不限於，氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯以及氧化鑭。
再次參見圖2E，一電荷捕獲層232形成於隧道介電層230之上或疊覆於其上。概括而言，如同在所示的實施例之中，該電荷捕獲層係一包含多重疊層之多疊層電荷捕獲層，其包含較接近隧道介電層230的至少一富氧、大致並無電荷陷阱之下方或第一電荷捕獲層232a，以及一上方或第二電荷捕獲層232b，其相對於第一電荷捕獲層而言富矽且貧氧，並且包含分佈於多疊層電荷捕獲層中的大多數電荷陷阱。
一多重疊層電荷捕獲層232之第一電荷捕獲層232a可以包含氮化矽(Si3N4)、富矽氮化矽、或氮氧化矽(SiOxNy(Hz))。舉例而言，第一電荷捕獲層232a可以包含具有厚度介於大約1.5奈米與大約4.0奈米之間的氮氧化矽層，藉由一CVD製程形成，使用二氯矽烷(DCS)/氨(NH3)以及氧化亞氮(N2O)/NH3之比例混合氣體，並且以特製之流速進行，以提供一富矽及富氧氮氧化層。
多重疊層電荷捕獲層之第二電荷捕獲層232b接著形成於第一電荷捕獲層232a的上方。第二電荷捕獲層232b可以包含氮化矽以及氮氧化矽層，具有不同於第一電荷捕獲層232a的氧、氮及/或矽之化學計量成分。第二電荷捕獲層232b可以包含具有厚度介於大約2.0奈米與大約10.0奈米之間的氮氧化矽層，且可以藉由一CVD製程形成或沉積而成，使用包含DCS/NH3以及N2O/NH3比例混合氣體之一處理氣體，並且以特製之流速進行，以提供一富矽、貧氧頂部氮化層。
在本說明書之中，"富氧"及"富矽"係相對於一化學計量氮化 矽，或"氮化物"而言，通常使用於具有(Si3N4)成分且折射率(RI)大約2.0的技術之中。因此，"富氧"氮氧化矽需要從化學計量氮化矽朝較高之矽與氧重量百分比(wt.%)挪移(意即，縮減氮)。一富氧氮氧化矽薄膜因此更像是二氧化矽，而RI朝純二氧化矽之1.45 RI縮減。情況類似地，本文所述之"富矽"之薄膜需要從化學計量氮化矽朝較高之矽重量百分比(wt.%)挪移，比"富氧"薄膜含有較少之氧。一富矽氮氧化矽薄膜因此更像是矽，而RI朝純矽之3.5 RI增加。
再次參見圖2E，上述之若干介電層另包含一阻隔介電層或者阻隔介電質(blocking dielectric)234，形成於電荷捕獲層232之上或疊覆其上。在一實施例之中，阻隔介電質234可以包含疊覆其下之第二電荷捕獲層232b之氮化矽之一氧化部分，其於隨後藉由現場蒸汽產生(ISSG)或者自由基氧化加以氧化以形成阻隔介電質234。在其他實施例之中，阻隔介電質234可以包含氧化矽(SiO2)或者氮氧化矽(SiON)，藉由CVD沉積，於一批次或單一基板處理室之中執行，諸如電漿之點火事件可有可無。阻隔介電質234可以是單一層氧化矽，具有一大致均勻之成分，在化學計量成分上具有梯度之單一層氮氧化矽，或者，如同在下述的實施例之中，可以是一多重疊層阻隔介電質，包含疊覆於第二電荷捕獲層232b之上的至少一下方或第一阻隔介電層，以及一疊覆於第一阻隔介電層之上的第二阻隔介電層。
在一實施例之中，阻隔介電質234可以包含氮化矽、富矽氮化矽或富矽氮氧化矽層，具有一介於2.0奈米與4.0奈米之間的厚度，利用N2O/NH3與DCS/NH3混合氣體藉由一CVD製程形成。
參見圖1及圖2F，一閘極氧化層或者GOX預清洗被執行， 而MOS電晶體210a至210c之閘極氧化層形成於MOS區域212a至212c之中(步驟110)。參見圖2F，該GOX預清洗在一高度選擇性清洗流程之中從MOS區域移除襯墊氧化物214以及阻隔介電質234的至少一部分。此清洗流程備妥MOS區域212a至212c中的基板204以供閘極氧化層生長。在一示範性實施方式之中，襯墊氧化物214在一濕式清洗流程之中被移除或者，該濕式清洗流程可以使用一20：1 BOE濕蝕刻、一50：1氫氟酸(HF)濕蝕刻、一襯墊蝕刻、或者任何其他類似的基於氫氟酸的濕式蝕刻化學執行之。在其他實施例之中，該清洗流程化學被選擇成使得其僅移除阻隔介電質234之一可以忽略的部分。
在一些實施例之中，諸如顯示於圖2F之中者，形成MOS電晶體210a至210c之閘極氧化層的氧化製程係一雙閘極氧化製程，致能諸如I/O FET 210b之一HV電晶體在一MOS區域212b中的基板204之表面216上方之一第一厚閘極氧化層236以及諸如NLVFET 210a與PLVFET 210c之LV電晶體在其餘MOS區域212a及212c中之第二較薄閘極氧化層238二者之製造。概括而言，前述之雙閘極氧化製程包括使用依據本文所述方法之任何已知氧化製程形成該較厚閘極氧化層236於所有的MOS區域212a至212c上方、使用標準微影技術形成一圖案化光阻遮罩覆蓋MOS區域212b與NVM區域208、以及使用內含表面活性劑之一10：1緩衝氧化物蝕刻劑(BOE)藉由一濕式蝕刻製程移除位於MOS區域212a及212c中之厚閘極氧化層，之後光阻遮罩被剝除或移除，且第二較薄閘極氧化層238生長或沉積而成。較薄閘極氧化層238可以被生長至，舉例而言，從大約1奈米到大約3奈米的厚度。其應能理解，藉由在最初形成時控制厚閘極氧化層236之厚 度，其無需在MOS區域212b上方形成一額外的光阻遮罩，因為額外的氧化層僅無足輕重地增加該厚閘極氧化層之厚度。同樣地，形成該較薄閘極氧化層238之氧化製程對於阻隔介電質234將僅有很小或者完全沒有不利的影響。
在另一實施例之中，形成厚閘極氧化層236之氧化製程亦被用以在NVM電晶體206的閘極堆疊228上方同時形成一高溫氧化層(high-temperature-oxide；HTO)，以提供一較厚之氧化阻隔介電質234或者一多重疊層阻隔介電質之一額外HTO疊層。該氧化製程可以包含現場蒸汽產生(ISSG)、CVD、或者自由基氧化，執行於一批次或單一基板處理室之中，諸如電漿之點火事件則可有可無。例如，在一實施例之中，該厚閘極氧化層236以及阻隔介電質234之額外或較厚之氧化層可以生長於一自由基氧化製程之中，該製程包含將氫(H2)與氧(O2)氣體以彼此約莫1：1的比例在未涉入諸如形成一電漿之一點火事件下，流入一處理室之中，點火事件通常係用以熱分解H2與O2以形成蒸汽。取而代之的是，H2與O2被允許在一個大約800到1000℃範圍的溫度下以及在一個大約0.5至10托(Torr)的壓力下進行反應，以在阻隔介電質234的一表面處形成自由基，諸如一OH自由基、一HO2自由基或者一O雙自由基。熱氧化製程執行之持續時間對於使用一ISSG製程的單一基板而言約莫位於大約1到5分鐘的範圍之中，而對於一批次爐製程而言則大約10到15分鐘，以達到其厚度從大約2奈米到大約4.5奈米之阻隔介電質234以及其厚度從大約3奈米到大約7奈米之一厚閘極氧化層236之生長。
接著，參見圖1及圖2G，一高介電常數或高k介電材料240 形成或沉積於NVM電晶體206、NVM區域208以及MOS區域212a至212c的閘極堆疊之上或上方，以同時形成包含NVM電晶體閘極堆疊228中之高k介電材料之一多重疊層阻隔介電質234與包含閘極氧化層236或238的多重疊層閘極介電質，以及位於MOS區域之中的高k介電材料(步驟112)。高k介電材料240可以包含，但不限於，氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯以及氧化鑭，藉由例如原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓CVD(LPCVD)或電漿增強CVD(PECVD)製程，沉積成介於大約3.0奈米與大約8.0奈米之間的實體厚度。
參見圖1及圖2H，其針對MOS電晶體210a至210c形成多層閘極之金屬疊層，並且，選擇性地，形成於NVM電晶體206上方(步驟114)。在一實施例之中，一第一或P+金屬層241(高功函數金屬；high work function metal)沉積於基板204的大致整個表面以及形成於其上的所有疊層與結構上方，一圖案化光阻遮罩(圖中未顯示)利用標準微影技術形成且該P+金屬層被蝕刻以自MOS區域210a及210b移除該第一或P+金屬層，停止於高k介電材料240的表面之上，從而形成一P型低電壓MOS電晶體(PLVFET 210c)之一高功函數閘極242，以及，選擇性地，形成NVM電晶體之一高功函數閘極244。該P+金屬層241可以包含鋁、鈦或者其化合物或合金，沉積成從大約20奈米到大約100奈米之厚度，使用物理或者化學氣相沉積。接著，一第二或N+金屬層245(低功函數)沉積於基板204的大致整個表面上方，包含PLVFET 210c之閘極242以及NVM電晶體206之閘極244，一圖案化光阻遮罩形成而該N+金屬層被蝕刻以形成一N型低電壓MOS電晶體(NLVET 210a)之一非高功函數或低功函數金屬閘極246，以及I/O FET 210b之一低功函數金屬閘極248。選擇性地，若NVM電晶體206之一高功函數閘極並未自第一或P+金屬層241形成，則可以取而代之地同時形成NVM電晶體206之一低功函數閘極244。該N+金屬層245可以包含鈦、鑭、鋁、或者其化合物或合金，沉積成從大約20奈米到大約100奈米之厚度，使用物理或者化學氣相沉積。
接著，參見圖1及圖2I，一多晶矽或聚合層沉積或形成於基板204的大致整個表面以及形成於其上的所有疊層與結構上方，一圖案化光阻遮罩(圖中未顯示)利用標準微影技術形成且該多晶矽層以及疊覆其下之金屬層241及245被蝕刻至停止於高k介電材料240的表面之上，從而形成MOS電晶體210a至210c以及NVM電晶體206之金屬多晶矽閘極250(步驟116)。該多晶矽層可以利用化學氣相沉積(CVD)沉積成從大約30奈米到大約100奈米之厚度，且利用標準多晶矽蝕刻化學加以蝕刻，諸如CHF3或C2H2或HBr/O2，此均對於疊覆其下之金屬具有高度選擇性，而後隨之進行對於高k介電材料240之材質具有高度選擇性之一金屬蝕刻。
參見圖1及圖2J，一第一間隔層被沉積並蝕刻以形成毗鄰MOS電晶體210a至210c及NVM電晶體206的多晶矽閘極250及金屬閘極242、244、246及248之第一側壁間隔體252，且一或多個輕度摻雜汲極延伸(MOS LDD 254)被植入於毗鄰一或多個MOS電晶體處(步驟118)。該第一間隔層可以包含氧化矽，使用本文所述之任何已知CVD技術，沉積成從大約10奈米到大約30奈米之厚度。上述之MOS LDD 254係藉由以一適當之能量將一適當之離子種類植入至一適當之濃度而形成。例如，PLVFET 210a之汲極延伸254可以藉由形成MOS區域212c透過其露出之一光阻遮罩並且 以一個從大約10到大約100仟電子伏特(keV)之能量和一個從大約1e12cm-2到大約5e14cm-2的劑量透過該光阻遮罩植入硼離子(BF2)而形成。選擇性地，其可以透過相同的光阻遮罩，藉由以20至70仟電子伏特(keV)之能量以及2e12cm-2至大約5e12cm-2之劑量植入砷或磷，而完成PLVFET 210c之球袋型(pocket)或暈邊型(halo)植入(圖中未顯示)。情況類似地，NLVET 210a以及I/O FET 210b之MOS LDD 254可以藉由以從大約10到大約100仟電子伏特(keV)之能量以及從大約1e12m-2到大約5e14cm-2之劑量，亦透過一適當圖案化之光阻遮罩，植入砷或磷而形成。對於NLVFET之暈邊型或球袋型植入亦可以透過此遮罩使用硼(BF2)於大約5到大約50仟電子伏特之能量以及從大約1e12cm-2到大約5e12cm-2之劑量完成。
接著，參見圖1及圖2K，一ONO LDD遮罩形成於基板204上方，輕度摻雜汲極延伸(ONO LDD 256)被植入，毗鄰NVM電晶體206，局部地延伸入位於NVM電晶體閘極堆疊228下方的通道區域224之SONOS球袋型或暈邊型植入區258亦被植入。ONO LDD 256及側壁間隔體252可以使用大致相同之技術形成，如同上文有關MOS LDD 254及第一側壁間隔體252所述者。舉例而言，在一實施例之中，LDD植入區256可以藉由例如砷或磷之一角度植入(angled implant)形成，使用一個從大約5到大約25仟電子伏特(keV)之能量以及一個從大約5e12cm-2到大約2e14cm-2之劑量進行。球袋型或暈邊型植入區258可以藉由植入BF2而形成，使用10到30仟電子伏特之能量及1e12cm-2到3e12cm-2之劑量。一第二間隔層被沉積並被蝕刻以形成毗鄰NVM電晶體及MOS電晶體之第一側壁間隔體252之第二側壁間隔體260(步驟120)。
參見圖1及圖2L，源極與汲極植入被執行以形成NVM電晶體206及所有MOS電晶體210a至210c的源極與汲極(S/D)區域262，一硬遮罩(HM)形成並被圖案化以僅暴露出PLVFET 210c的S/D區域，一矽鍺(SiGe)層被沉積及蝕刻，而該硬遮罩被移除以形成一應變誘發層(strain inducing layer)264於PLVFET的S/D區域上方(步驟122)。此外，如圖所繪，其可以執行一矽化物製程以形成矽化物266於暴露的源極與汲極區域262之上。此矽化物製程可以是相關技術中的任何常用製程，通常包含一預清洗蝕刻、鎳金屬沉積、退火處理(anneal)以及濕式剝除。
參見圖1及圖2M，此方法另包含形成一應力誘發(stress inducing)結構或疊層268，諸如一應力誘發氮化層，於MOS電晶體210a至210c上方，沉積一層間介電質(ILD)疊層270於基板204的大致整個表面以及形成於其上的所有疊層與結構上方，且該ILD層被平整化，舉例而言，使用一化學機械研磨(chemical mechanical polishing；CMP)製程(步驟124)。應力誘發層268可以包含，利用一電漿增強化學氣相沉積(PECVD)所形成之一壓縮或拉伸氮化物層，或者一雙叔丁基氨基矽烷(Bis-TertiaryButylAmino Silane；BTBAS)氮化物層，沉積或生長成從大約30奈米到大約70奈米之厚度，使用包含化學氣相沉積之任何已知技術。該ILD層270可以包含，舉例而言，氧化矽，使用如前所述之任何已知CVD技術，沉積或生長成從大約0.5微米到大約1.0微米之厚度。
參見圖1及圖2N，一第二ILD層274沉積於基板204的大致整個表面以及形成於其上的所有疊層及結構上方，且接點276形成通往NVM電晶體及所有MOS電晶體的S/D區域及閘極(步驟126)。第二ILD層 274可以包含，舉例而言，氧化矽，使用如前所述之任何已知CVD技術，沉積或生長成從大約0.5微米到大約1.0微米之厚度。在另一實施例之中，該第二ILD層274可以被大幅縮減或者完全省略，而接點276形成以只通過第一ILD層272。接點276可以藉由形成一圖案化PR遮罩於第二ILD層274上方，使用如前所述之任一標準氧化物蝕刻製程蝕刻第二ILD以停止於矽化物266之上而形成。從而形成的接點開孔接著利用化學氣相沉積被填充以諸如鎢之金屬。
最後，標準或基準CMOS製造流程繼續進行以大致完成前端裝置製造(步驟128)，產生圖2N所示之結構。
以下將參照圖3以及圖4A到4I詳細說明用以將一NVM電晶體整合或嵌入一高k、金屬閘極CMOS製造流程之中的另一種方法之一實施例。圖3係例示一閘極殿後方法或製造流程之一實施例之一流程圖。圖4A至4I係方塊圖，例示在依據圖3之方法之記憶體單元的製造期間，一記憶體單元200的一部分的剖面視圖，記憶體單元200包含一NVM電晶體以及多個MOS電晶體。
參見圖3，如同上述的閘極優先方法，此製程開始於形成若干隔離結構202於一晶圓或基板204之中(步驟302)。在此時點，記憶體單元200大致相同於上述顯示於圖2A之中者。
接著，參見圖3，掺雜物隨之透過襯墊氧化物214被植入基板204以同時在NVM區域208與一或多個MOS區域212a至212c之中形成井區，並且形成將形成於MOS區域之中的MOS電晶體之通道218(步驟304)。在此時點，記憶體單元200大致相同於上述顯示於圖2B之中者。
參見圖3，一圖案化隧道遮罩222形成於MOS區域212a至212c之上或疊覆於其上，且一適當能量及濃度之掺雜物透過該隧道遮罩中之一窗孔或開孔被植入，以形成一NVM電晶體206之一通道224，且至少位於NVM區域208中之隧道遮罩及襯墊氧化物被移除(步驟306)。在此時點，記憶體單元200大致相同於上述顯示於圖2C之中者。
接著參見圖3，若干介電層或者氧化物-氮化物-氧化物(ONO)疊層，共同顯示成ONO疊層216，形成或沉積於基板204之表面216的上方，一遮罩形成於該等ONO疊層之上或疊覆於其上，而該等ONO疊層被蝕刻以在NVM區域208之中形成一NVM電晶體206之一閘極堆疊228(步驟308)。在此時點，記憶體單元200大致相同於上述顯示於圖2D至圖2E之中者。
參見圖3，一閘極氧化層或者GOX預清洗被執行，而MOS晶體210a至210c之閘極氧化層形成於MOS區域212a至212c之中(步驟310)。在此時點，記憶體單元200大致相同於上述顯示於圖2F之中者。在一些實施例之中，諸如顯示於圖2F之中者，該氧化製程係一雙閘極氧化製程，致能諸如I/O FET 210b之一HV電晶體在一MOS區域212b中的基板204之表面216上方之一第一厚閘極氧化層236以及諸如NLVFET 210a與PLVFET 210c之LV電晶體216在其餘MOS區域212a及212c中之第二較薄閘極氧化層238二者之製造。
接著參見圖3及圖4A，一多晶矽或聚合層沉積或形成於包含厚閘極氧化層236、薄閘極氧化層238及阻隔介電質234的基板204的大致整個表面上方，一圖案化光阻遮罩(圖中未顯示)利用標準微影技術形成且 該多晶矽層被蝕刻至停止於基板204的表面216之上，從而形成虛擬多晶矽閘極(dummy polysilicon gate)250於MOS電晶體210a至210c的閘極氧化層236及238上方以及形成ONO疊層226於NVM電晶體206的閘極堆疊228之中(步驟312)。該多晶矽層可以如前所述地配合閘極優先法及圖2I被沉積、遮除以及蝕刻。
參見圖3及圖4B，一第一間隔層被沉積並蝕刻以形成毗鄰MOS電晶體210a至210c及NVM電晶體206的多晶矽閘極250及金屬閘極242、244、246及248之第一側壁間隔體252，且一或多個輕度摻雜汲極延伸(MOS LDD 254)被植入於毗鄰一或多個MOS電晶體處(步驟314)。該第一側壁間隔層252及MOS LDD 254可以如前所述地配合閘極優先法及圖2J而形成。
接著，參見圖3及圖4C，一ONO LDD遮罩形成於基板204上方，輕度摻雜汲極延伸(ONO LDD 256)被植入，毗鄰NVM電晶體206，局部地延伸入位於NVM電晶體閘極堆疊228下方的通道區域224之SONOS球袋型或暈邊型植入區258被植入，且一第二間隔層被沉積及蝕刻以形成毗鄰NVM電晶體之第一側壁間隔體252之第二側壁間隔體260(步驟316)。該ONO LDD 256以及側壁間隔體256可以如前所述地配合閘極優先法及圖2K而形成。
參見圖3及圖4D，源極與汲極植入被執行以形成NVM電晶體206及所有MOS電晶體210a至210c的S/D區域262，一硬遮罩形成並被圖案化以僅暴露出PLVFET 210c的S/D區域，一SiGe層被沉積及蝕刻，該硬遮罩被移除以形成一應變誘發層264於PLVFET的S/D區域上方，而一 矽化物製程可以被執行以在暴露出的S/D區域262上形成矽化物266(步驟318)。該應變誘發層264以及矽化物266可以如前所述地配合閘極優先法及圖2L而形成。
接著參見圖3及圖4E，此方法另包含形成一應力誘發結構或疊層268，諸如一應力誘發氮化物層，於MOS電晶體210a至210c上方，沉積一ILD疊層270於基板204的大致整個表面以及形成於其上的所有疊層與結構上方，而該ILD層使用一CMP製程被平整化以暴露出虛擬多晶矽閘極250且該虛擬多晶矽閘極被移除(步驟320)。該應力誘發結構或疊層268可以如前所述地配合閘極優先法及圖2M與2N而形成。虛擬多晶矽閘極250可以使用標準多晶矽蝕刻化學加以蝕刻或移除，諸如前述，其對於ILD層270、第一及第二間隔體252、260、ONO疊層226以及閘極氧化層236與238之材料具有高度選擇性。
參見圖3及圖4F，一高k介電材料240形成或沉積於藉由虛擬多晶矽閘極250之移除而暴露之ONO疊層226以及閘極氧化層236與238之上或上方，以同時形成包含NVM電晶體閘極堆疊228中之高k介電材料之一多重疊層阻隔介電質234與包含閘極氧化層236、238的多重疊層閘極介電質，以及位於MOS區域中之高k介電材料(步驟322)。高k介電材料240可以包含，但不限於，氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯以及氧化鑭，藉由例如物理氣相沉積(PVD)、原子層沉積(ALD)、化學氣相沉積(CVD)、低壓CVD(LPCVD)或電漿增強CVD(PECVD)製程，沉積成介於大約3.0奈米與大約8.0奈米之間的實體厚度。
參見圖3及圖4G，其針對MOS電晶體210a至210c以及， 選擇性地，NVM電晶體206，形成多層金屬閘極之第一金屬疊層上方(步驟324)。在一實施例之中，一第一或P+金屬層(高功函數)沉積於基板240的大致整個表面以及形成於其上的所有疊層與結構上方，一圖案化光阻遮罩(圖中未顯示)利用標準微影技術形成且該P+金屬層被蝕刻以停止於高k介電材料240的表面之上，從而形成一P型低電壓MOS電晶體(PLVFET 210c)之一高功函數閘極242，以及，選擇性地，形成NVM電晶體206之一高功函數閘極244。接著，一第二或N+金屬層(低功函數)沉積於基板242的大致整個表面上方，包含PLVFET 210c之閘極242，一圖案化光阻遮罩形成而該N+金屬層被蝕刻以形成一N型低電壓MOS電晶體(NLVET 210a)之一低功函數金屬閘極246，以及I/O FET 210b之一金屬閘極248。選擇性地，若NVM電晶體206之一高功函數閘極並未自第一或P+金屬層形成，則可以取而代之地同時形成NVM電晶體206之一低功函數閘極244。
最後參見圖3以及圖4H與4I，一厚閘極金屬層272被沉積，隨後利用一CMP製程進行平整化而形成一第二金屬層，從而完成NVM電晶體206以及所有MOS電晶體210a至210c的多重疊層金屬閘極之形成，一第二ILD層274被沉積且接點276形成通往NVM電晶體以及所有MOS電晶體的S/D區域和閘極(步驟326)。該厚金屬層272可以包含鋁、鈦、氮化鈦、鎢、或者其化合物或合金之一保形層(conformal layer)，使用物理或者化學氣相沉積，沉積成從大約0.1微米到大約0.5微米之厚度。第二ILD層274可以包含，舉例而言，氧化矽，使用如前所述之任何已知CVD技術，沉積或生長成從大約0.5微米到大約1微米之厚度。接點276可以藉由形成一圖案化PR遮罩於第二ILD層274上方，使用如前所述之任一標準氧化物 蝕刻製程蝕刻第二ILD以停止於矽化物266之上而形成。接點276可以如前所述地配合閘極優先法及圖2N而形成。
以下將參照圖5以及圖6A到6F詳細說明用以將一NVM電晶體整合或嵌入一高k、金屬閘極CMOS製造流程之中的一種方法之另一實施例。圖5係例示一方法或製造流程之一實施例之流程圖，其中之高k介電材料240被納入電荷捕獲之中。圖6A至6F係方塊圖，例示在依據圖5之方法之記憶體單元的製造期間，一記憶體單元200的一部分的剖面視圖，記憶體單元200包含一NVM電晶體以及多個MOS電晶體。
參見圖5，如同上述的閘極優先方法，此製程開始於形成若干隔離結構202於一晶圓或基板204之中(步驟502)。接著，掺雜物隨之透過襯墊氧化物214被植入基板204以同時在NVM區域218與一或多個MOS區域212a至212c之中形成井區，並且形成將形成於MOS區域之中的MOS電晶體之通道218(步驟504)。一圖案化隧道遮罩222形成於MOS區域212a至212c之上或疊覆於其上，且一適當能量及濃度之掺雜物透過該隧道遮罩中之一窗孔或開孔被植入，以形成一NVM電晶體206之一通道224，且至少位於NVM區域208中之隧道遮罩及襯墊氧化物被移除(步驟506)。在此時點，記憶體單元200大致相同於上述顯示於圖2C之中者。
接著參見圖5以及圖6A與6B，若干介電質或氧化物以及氮氧化物或氮化物疊層，共同顯示成ON疊層278，形成或沉積於基板204之表面216，一遮罩形成於該等ON疊層之上或疊覆於其上，且該等ON疊層被蝕刻以在NVM區域208之中形成NVM電晶體206之一閘極堆疊280(步驟508)。其應理解，到此點為止，圖6A及6B之中所示之記憶體單元200 與圖2D及2E之實施例的不同之處在於NVM電晶體206之閘極堆疊280並未包含阻隔介電質234。另外其亦應理解，如同上述之實施例，隧道介電層230與電荷捕獲層232可以包含一或多個材料疊層。特別是，電荷捕獲層232可以是或者包含一多重疊層電荷捕獲層，此多重疊層電荷捕獲層包含較接近隧道介電層230的至少一富氧、大致並無電荷陷阱之下方或第一電荷捕獲層232a，以及一上方或第二電荷捕獲層232b，其相對於第一電荷捕獲層而言富矽且貧氧，並且包含分佈於多重疊層電荷捕獲層中的大多數電荷陷阱。
接著參見圖5及圖6C，一閘極氧化層或者GOX預清洗被執行，而MOS電晶體210a至210c之閘極氧化層形成於MOS區域212a至212c之中(步驟510)。參見圖2F，在一些實施例之中，諸如圖中所示者，該氧化製程係一雙閘極氧化製程，致能諸如I/O FET 210b之一HV電晶體在一MOS區域212b中的基板204之表面216上方之一第一厚閘極氧化層236以及諸如NLVFET 210a與PLVFET 210c之LV電晶體216在其餘MOS區域212a及212c中之第二較薄閘極氧化層238二者之製造。厚閘極氧化層236及薄閘極氧化層238可以如前所述地配合閘極優先法及圖2F而形成。
接著，參見圖5及圖6D與6E，一高介電常數或高k介電材料240形成或沉積於NVM電晶體206、NVM區域208以及MOS區域212a至212c的閘極堆疊280之上或上方，以同時形成包含高k介電材料之一多重疊層電荷捕獲層232以及包含閘極氧化層236、238的多重疊層閘極介電質，以及位於MOS區域之中的高k介電材料(步驟512)。高k介電材料240可以包含先前配合閘極優先法與圖2G所述之任一高k材料，且可以藉由 CVD或ALD沉積。
在一實施例之中，諸如圖6E之中所示者，多重疊層電荷捕獲層232可以包含較接近隧道介電層230之一富氧、大致並無電荷陷阱之下方或第一電荷捕獲層232a，一富陷阱、富矽且貧氧之上方或第二電荷捕獲層232b、以及高k介電材料240。其應理解，在此實施例的一些變形之中，該高k疊層亦可以充當一額外電荷捕獲層。
參見圖5及圖6F，一阻隔介電質234形成於高k介電材料240之上或疊覆於其上並且被圖案化(步驟514)。在一實施例之中，阻隔介電質234可以包含氧化矽(SiO2)或者氮氧化矽(SiON)，藉由CVD形成，於一批次或單一基板處理室之中執行，諸如電漿之點火事件可有可無。阻隔介電質234可以是單一層氧化矽，具有一大致均勻之成分，或者單一層氮氧化矽，在化學計量成分上具有一梯度。使用一光阻遮罩及蝕刻，疊層234可以自MOS區域212a至212c移除。
最後，此製程可以繼續進行先前配合圖1例示及說明之閘極優先製造流程，或者配合圖3例示及說明之閘極殿後製造流程。換言之，隨之可以進行閘極優先製造流程，開始於MOS電晶體210a至210c之金屬閘極之形成，並且在步驟114選擇性地針對NVM電晶體206進行並繼續進行至步驟128。情況類似地，在一備選實施例之中，隨之可以進行閘極殿後製造流程，開始於MOS電晶體210a至210c之一多晶矽層之沉積以及虛擬多晶矽閘極250之形成，並且在步驟312選擇性地針對NVM電晶體206進行並繼續進行至步驟326。
以下將參照圖7以及圖8A到8E詳細說明用以將一NVM電 晶體整合或嵌入一高k、金屬閘極CMOS製造流程之中的一種方法之另一實施例。圖7係例示一方法或製造流程之一實施例之流程圖，其中之高k介電材料240被納入隧道介電層230之中。圖8A至8E係方塊圖，例示在依據圖7之方法之記憶體單元的製造期間，一記憶體單元200的一部分的剖面視圖，記憶體單元200包含一NVM電晶體以及多個MOS電晶體。
參見圖7，如同前述的方法或製造流程，此製程開始於形成若干隔離結構202於一晶圓或基板204之中(步驟702)，並且透過襯墊氧化物214將掺雜物植入基板204以同時在NVM區域208與一或多個MOS區域212a至212c之中形成井區，並且形成將形成於MOS區域中之MOS電晶體之通道218(步驟704)。在此時點，記憶體單元200大致相同於上述顯示於圖2B之中者。
接著參見圖7及圖8A，一閘極氧化層或者GOX預清洗被執行，而MOS電晶體210a至210c之閘極氧化層形成於MOS區域212a至212c之中(步驟706)。在一些實施例之中，諸如顯示於圖8A之中者，該氧化製程係一雙閘極氧化製程，致能諸如I/O FET 210b之一HV電晶體在一MOS區域212b中的基板204之表面216上方之一第一厚閘極氧化層236以及諸如NLVFET 210a與PLVFET 210c之LV電晶體216在其餘MOS區域212a及212c中之第二較薄閘極氧化層238二者之製造。厚閘極氧化層236及薄閘極氧化層238可以如前所述地配合閘極優先法及圖2F而形成。
參見圖7及圖8B，利用一光阻遮罩與一BOE蝕刻，任何形成於NVM區域208之中的閘極氧化層均被移除以暴露位於此區域中之表面216，且一高介電常數或高k介電材料240形成或沉積於NVM區域208之上 或上方以及MOS區域212a至212c之中，以同時形成一高k隧道介電層282和MOS區域之中包含閘極氧化層236、238之多重疊層閘極介電質，以及高k介電材料240(步驟708)。高k介電材料240可以包含先前配合閘極優先法與圖2G所述之任一高k材料，且可以藉由CVD或ALD沉積。其應注意，圖8B之實施例與先前顯示及說明者之差異在於高k隧道介電層282係直接形成於位於NVM區域208中的基板204的表面216之上，在形成包含氧化矽或氮氧化矽之一隧道介電層230之前或者取代之。然而其應能理解，在一備選實施例(圖中未顯示)之中，高k隧道介電層282可以是一多重疊層隧道介電層的一部分，形成於在閘極氧化製程期間或之後在NVM區域208之中形成或生長之氧化矽或氮氧化矽上方。
接著參見圖7及圖8C，一圖案化隧道遮罩222形成於MOS區域212a至212c之上或疊覆於其上，且一適當能量及濃度之掺雜物透過該隧道遮罩中之一窗孔或開孔被植入，以形成一NVM電晶體206之一通道224(步驟710)。
參見圖7以及圖8D與8E，該隧道遮罩被移除且若干介電質或一氧化氮(NO)層，共同顯示成NO疊層284，形成或沉積於基板204之表面216，一遮罩形成於該等NO疊層之上或疊覆於其上，且該等NO疊層被蝕刻以在NVM區域208之中形成一NVM電晶體206之一閘極堆疊286(步驟712)。如同上述之實施例，電荷捕獲層232與阻隔介電質234可以包含一或多個材料疊層。特別是，電荷捕獲層232可以是或者包含一多重疊層電荷捕獲層，此多疊層電荷捕獲層包含較接近高k隧道介電層282的至少一富氧、大致並無電荷陷阱之下方或第一電荷捕獲層232a，以及一上方或第二 電荷捕獲層232b，其相對於第一電荷捕獲層而言富矽且貧氧，並且包含分佈於多重疊層電荷捕獲層中的大多數電荷陷阱。
最後，此製程可以繼續進行先前配合圖1例示及說明之閘極優先製造流程，或者配合圖3例示及說明之閘極殿後製造流程。換言之，隨之可以進行閘極優先製造流程，開始於MOS電晶體210a至210c之金屬閘極之形成，並且在步驟114選擇性地針對NVM電晶體206進行並繼續進行至步驟128。情況類似地，在一備選實施例之中，隨之可以進行閘極殿後製造流程，開始於MOS電晶體210a至210c之一多晶矽層之沉積以及虛擬多晶矽閘極250之形成，並且在步驟312選擇性地針對NVM電晶體206進行並繼續進行至步驟326。
至此，本文已說明了用以製造包含嵌入式或整體成形ONO式NVM電晶體以及具有高k閘極介電質及/或高功函數金屬閘極之MOS電晶體的記憶體單元的方法之實施例。雖然本揭示之說明係參照特定之示範性實施例，但其顯然可在未脫離本揭示之較寬廣精神及範疇下，針對此等實施例做出各種不同之修改及變更。因此，說明書及圖式應被視為例示性而非限定性。
本揭示之摘要係提供以符合37 C.F.R.§1.72(b)，其要求摘要之內容應使得閱讀者能夠迅速地確定此技術性揭示之一或多個實施例之性質。其應理解，提送之摘要不應被用以解讀或者限制申請專利範圍請求項之範疇或意義。此外，在前述的實施方式的說明之中，其可以看出，基於精簡揭示之目的，各種特徵被一起集結於單一實施例之中。本方法之揭示不應被解讀成反映請求之實施例需要具有多於每一請求項中明確引述之特 徵之意圖。而是如同以下申請專利範圍所具現，發明之主題存在於單一揭示實施例的局部特徵。因此，以下的申請專利範圍特此被納入實施方式之中，其中每一請求項本身均自成一個獨立的實施例。
在以上說明中所提及之"一實施例"表示配合該實施例描述之一特定之特徵、結構、或者特性被包含於電路或方法的至少一實施例之中。在本說明書不同處出現的"在一實施例之中"一語並不必然表示本發明的同一實施例。
102-128‧‧‧步驟

Claims (20)

  1. 一種方法，包含：形成一非揮發性記憶體(NVM)電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板包含該NVM區域以及複數金屬氧化物半導體(MOS)區域；以及沉積一高k介電材料於該NVM電晶體之該閘極堆疊與該複數MOS區域的上方，以同時形成一包含該高k介電材料之阻隔介電質於該NVM電晶體之該閘極堆疊之中與高k閘極介電質於該複數MOS區域之中。
  2. 如申請專利範圍第1項之方法，另包含，在沉積該高k介電材料之前：執行一氧化製程以同時形成一高溫氧化層(HTO)於該NVM電晶體之該閘極堆疊上方以及一輸入/輸出場效電晶體(I/O FET)之一厚閘極氧化層於該複數MOS的至少一者之中；形成一遮罩於該NVM電晶體之該閘極堆疊與該I/O FET之該厚閘極氧化層上方；移除形成於其餘複數MOS區域上方之閘極氧化層；以及移除該遮罩。
  3. 如申請專利範圍第1項之方法，另包含沉積一第一金屬層於該高k介電材料上方並且圖案化該第一金屬層以同時形成一金屬閘極於該NVM電晶體之該閘極堆疊上方與一第一類型之低電壓場效電晶體(LVFET)之一金屬閘極於該複數MOS區域之一第一MOS區域之中。
  4. 如申請專利範圍第3項之方法，另包含沉積並圖案化一第二金屬層 以同時形成一第二類型之LVFET之一金屬閘極於該複數MOS電晶體之一第二MOS區域之中，以及一輸入/輸出場效電晶體(I/O FET)於該複數MOS電晶體之一第三MOS區域之中。
  5. 如申請專利範圍第1項之方法，另包含沉積一金屬層及一多晶矽層於該高k介電材料上方並且圖案化該金屬及多晶矽層以同時形成多重疊層金屬多晶矽閘極於該NVM電晶體之該閘極堆疊與位於該複數MOS區域中的至少一MOS電晶體上方。
  6. 如申請專利範圍第5項之方法，其中該金屬層包含一P+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一高功函數多重疊層金屬多晶矽閘極。
  7. 如申請專利範圍第5項之方法，其中該金屬層包含一N+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一低功函數多重疊層金屬多晶矽閘極。
  8. 如申請專利範圍第1項之方法，另包含在形成該NVM電晶體之該閘極堆疊之前，植入一第一類型之離子至該NVM區域與該複數MOS區域的其中至少一者之中，以同時形成該NVM電晶體與至少一金屬氧化物半導體場效電晶體(MOSFET)之井區。
  9. 一種方法，包含：形成一非揮發性記憶體(NVM)電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板包含該NVM區域與複數金屬氧化物半導體(MOS)區域；沉積一多晶矽層於該NVM區域與該複數MOS區域上方，並且圖案化該多晶矽層以同時形成虛擬多晶矽閘極於該NVM電晶體之該閘極堆疊上 方與該複數MOS區域之中；形成毗鄰該虛擬多晶矽閘極之側壁間隔體；移除該虛擬多晶矽閘極；以及沉積一高k介電材料於藉由移除該虛擬多晶矽閘極而形成之開孔中的該NVM電晶體之該閘極堆疊與該複數MOS區域的上方，以同時形成一包含該高k介電材料之阻隔介電質於該NVM電晶體之該閘極堆疊之中與高k閘極介電質於該複數MOS區域之中。
  10. 如申請專利範圍第9項之方法，另包含沉積一金屬層於該高k介電材料上方以針對該NVM電晶體以及針對位於該複數MOS區域中的至少一MOS電晶體同時形成多重疊層金屬閘極之一第一疊層。
  11. 如申請專利範圍第10項之方法，其中該金屬層包含一P+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一高功函數多重疊層金屬多晶矽閘極。
  12. 如申請專利範圍第10項之方法，其中該金屬層包含一N+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一低功函數多重疊層金屬多晶矽閘極。
  13. 一種方法，包含：形成一非揮發性記憶體(NVM)電晶體之一閘極堆疊於一基板之一NVM區域之中，該基板包含該NVM區域以及複數金屬氧化物半導體(MOS)區域，該閘極堆疊包含形成於該基板一表面上之一隧道介電層與形成於該隧道介電層上之一電荷捕獲層；以及沉積一高k介電材料於該NVM電晶體之該閘極堆疊與該複數MOS區 域的上方，以同時形成一包含該高k介電材料之多重疊層電荷捕獲層於該NVM電晶體之該閘極堆疊之該電荷捕獲層之中與高k閘極介電質於該複數MOS區域之中。
  14. 如申請專利範圍第13項之方法，另包含沉積一氧化層於該NVM電晶體之該閘極堆疊中的該高k介電材料上方以形成一阻隔介電質。
  15. 如申請專利範圍第14項之方法，另包含沉積一金屬層及一多晶矽層於該阻隔介電質與位於該複數MOS區域中之該高k閘極介電質上方，並且圖案化該金屬及多晶矽層以同時形成多重疊層金屬多晶矽閘極於該NVM電晶體之該閘極堆疊與位於該複數MOS區域中的至少一MOS電晶體上方。
  16. 如申請專利範圍第15項之方法，其中該金屬層包含一P+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一高功函數多重疊層金屬多晶矽閘極。
  17. 如申請專利範圍第15項之方法，其中該金屬層包含一N+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一低功函數多重疊層金屬多晶矽閘極。
  18. 如申請專利範圍第14項之方法，另包含：沉積一多晶矽層於該阻隔介電質與位於該複數MOS區域中之該高k閘極介電質上方，並且圖案化該多晶矽層以同時形成虛擬多晶矽閘極於該NVM電晶體之該閘極堆疊上方與該複數MOS區域之中；形成毗鄰該虛擬多晶矽閘極之側壁間隔體；以及移除該虛擬多晶矽閘極。
  19. 如申請專利範圍第18項之方法，另包含沉積一第一金屬層及一第 二金屬層於該阻隔介電質與位於藉由移除該虛擬多晶矽閘極所形成之開孔中之該高k閘極介電質上方，以同時形成多重疊層金屬閘極於該NVM電晶體之該閘極堆疊與位於該複數MOS區域中的至少一MOS電晶體上方。
  20. 如申請專利範圍第19項之方法，其中該第一金屬層包含一P+金屬層以形成該NVM電晶體與一第一類型低電壓場效電晶體(LVFET)之一高功函數多重疊層金屬閘極。
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