KR100655287B1 - 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법 - Google Patents

플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법 Download PDF

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Abstract

플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판의 셀 영역에 차례로 적층된 터널 절연막 및 예비 플로팅 게이트을 형성하고, 기판의 전면 상에 블로킹 절연막 및 도전막을 차례로 형성한다. 기판의 제1 및 제2 주변 영역들에 위치한 도전막 및 블로킹 절연막을 제거하여 제1 및 제2 주변 영역들의 기판을 노출시킨다. 제1 및 제2 주변 영역들의 기판 상에 각각 제1 및 제2 게이트 절연막들을 형성한다. 기판 전면에 언도프트 실리콘막을 형성한다. 제1 주변 영역의 언도프트 실리콘막, 및 제2 주변 영역의 언도프트 실리콘막을 각각 제1 도전형의 도핑된 실리콘막 및 제2 도전형의 도핑된 실리콘막으로 형성한다.

Description

플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법{METHODS OF FORMING NON-VOLATILE MEMORY DEVICE HAVING A FLOATING GATE}
도 1 내지 도 4는 종래의 플래쉬 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 14는 본 발명의 실시예에 따른 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 15는 도 12의 Ⅰ-Ⅰ'의 방향에서 본 단면도이다.
도 16은 도 13의 Ⅱ-Ⅱ'의 방향에서 본 단면도이다.
도 17은 도 14의 Ⅲ-Ⅲ'의 방향에서 본 단면도이다.
본 발명을 반도체 소자의 형성 방법에 관한 것으로, 특히, 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원 공급이 중단될지라도, 저장된 데이타를 그대로 유지하는 특성을 갖는다. 비휘발성 기억 소자들 중 대표적인 것은 플래쉬 기억 소자라 할 수 있다. 플래쉬 기억 소자의 단위 셀은 데이타를 저장하는 요소로서 전기 적으로 격리된 플로팅 게이트와, 플로팅 게이트의 전하들의 유출입등을 컨트롤하는 제어 게이트 전극을 포함할 수 있다. 통상, 플로팅 게이트와 제어 게이트 전극 사이에는 ONO(Oxide-Nitride-Oxide)막이 개재된다. ONO막은 제어 게이트 전극과 플로팅 게이트를 서로 전기적으로 격리시킨다.
플래쉬 기억 소자는 플로팅 게이트 및 제어 게이트 전극을 갖는 단위 셀 외에 주변회로를 포함한다. 주변 회로는 여러가지 기능의 많은 모스 트랜지스터들을 포함한다. 주변회로의 모스 트랜지스터의 게이트 전극은 단위 기억 셀의 ONO막을 포함하지 않는 것이 바람직하다. ONO막이 주변회로의 게이트 전극에 포함될 경우, 주변회로의 모스 트랜지스터의 특성이 열화될 수 있기 때문이다.
미국특허 제6,372,577 B1은 주변회로의 모스 트랜지스터에 포함된 게이트 전극이 ONO막을 포함하지 않는 플래쉬 기억 소자의 형성 방법을 개시하고 있다. 미국특허 제6,372,577 B1에 개시된 형성 방법을 도면들을 참조하여 간략하게 설명한다.
도 1 내지 도 4는 종래의 플래쉬 기억 소자의 형성 방법을 설명하기 위한 단면도들이다. 도면에 있어서, 참조부호 "a" 및 "b"는 각각 플래쉬 기억 셀이 형성되는 셀 영역, 및 주변회로의 모스 트랜지스터가 형성되는 주변 영역을 나타낸다.
도 1을 참조하면, 셀 및 주변 영역들(a,b)을 갖는 기판(1)에 소자분리막들(2a,2b)을 형성한다. 제1 소자분리막(2a)은 상기 셀 영역(a)에 형성되어 셀 활성영역을 한정하고, 제2 소자분리막(2b)은 상기 주변 영역(b)에 형성되어 주변 활성영역을 한정한다.
상기 기판(1) 전면 상에 터널 산화막(3) 및 제1 폴리실리콘막(4)을 차례로 형성한다. 상기 제1 폴리실리콘막(4)을 패터닝하여 상기 셀 활성영역 상에 제1 폴리실리콘 패턴(4a)을 형성한다. 이때, 상기 주변 영역(b)의 상기 제1 폴리실리콘막(4)은 잔존할 수 있다.
상기 기판(1) 전면 상에 ONO막(5)을 형성하고, 상기 ONO막(5) 상에 감광막 패턴(6)을 형성한다. 상기 감광막 패턴(6)은 상기 셀 영역(a)의 ONO막(5)을 덮는다. 이때, 상기 주변 영역(b)의 ONO막(5)은 노출된다.
도 2를 참조하면, 상기 감광막 패턴(6)을 식각마스크로 사용하여 상기 주변 영역(b)의 ONO막(5) 및 제1 폴리실리콘막(4)을 제거한다. 이에 따라, 상기 주변 활성영역이 노출된다. 이어서, 상기 감광막 패턴(6)을 제거하여 상기 셀 영역(a)의 ONO막(5)을 노출시킨다.
상기 노출된 주변 활성영역의 표면에 전세정 공정(pre-cleaning process)을 수행한다. 이어서, 상기 주변 활성영역 상에 게이트 산화막(7)을 형성한다. 상기 게이트 산화막(7)은 열산화 공정으로 형성한다.
도 3을 참조하면, 상기 기판(1) 전면에 제2 폴리실리콘막(8)을 형성한다. 상기 셀 영역(a)의 제2 폴리실리콘막(8)은 상기 ONO막(5)과 접촉하고, 상기 주변 영역(b)의 제2 폴리실리콘막(8)은 상기 게이트 산화막(7)과 접촉한다.
도 4를 참조하면, 상기 셀 영역(a)의 제2 폴리실리콘막(8), ONO막(5) 및 제1 폴리실리콘 패턴(4a)을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트(4b), ONO 패턴(5) 및 제어 게이트 전극(8)을 형성한다. 상기 제어 게이트 전극(8)은 상기 셀 활성영역을 가로지르고, 상기 플로팅 게이트(4b)는 상기 제어 게이트 전극(8)과 상기 셀 활성영역 사이에 배치된다. 상기 주변 영역(b)의 제2 폴리실리콘막(8)을 패터닝하여 상기 주변 활성영역을 가로지르는 주변 게이트 전극(8a)을 형성한다. 도면들에 있어서, 상기 셀 영역(a)의 단면은 상기 제어 게이트 전극(8)의 길이 방향을 따라 취해진 단면도이다.
상술한 종래의 플래쉬 기억 소자의 형성 방법에 따르면, 상기 주변 영역(b)의 ONO막(5)은 상기 감광막 패턴(6)을 이용한 패터닝 공정에 의해 제거된다. 이에 따라, 상기 주변 영역(b)의 ONO막(5)을 제거할때, 상기 셀 영역(a)의 ONO막(5)은 상기 감광막 패턴(6)과 접촉한다. 통상, 감광막의 주성분은 유기물이다. 따라서, 상기 셀 영역(a)의 ONO막(5)에 유기물성 오염이 발생할 수 있다. 이에 따라, 상기 셀 영역(a)의 ONO막(5)의 특성이 열화되어 플래쉬 기억 소자의 신뢰성 저하를 유발시킬 수 있다.
또한, 상기 게이트 산화막(7)을 형성하기 전에 수행되는 전세정 공정시, 상기 셀 영역(a)의 ONO막(5)은 상기 전세정 공정에 노출된다. 따라서, 상기 셀 영역(a)의 ONO막(5)이 일부 제거되거나, 손상될 수 있다. 그 결과, 상기 셀 영역(a)의 ONO막(5)의 특성이 열화될 수 있다. 또한, 상기 셀 영역(a)의 ONO막(5)의 두께는 상기 플래쉬 기억 소자의 부분별 또는/및 웨이퍼의 부분별로 불균일할 수 있다.
이에 더하여, 상기 셀 영역(a)의 ONO막(5)은 상기 게이트 산화막(7)의 형성을 위한 산화 공정에도 노출된다. 이에 따라, 상기 ONO막(5)의 두께에 대한 컨트롤이 더욱 열화될 수 있다.
이러한 원인들에 의해 플래쉬 기억 소자의 신뢰성이 크게 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트와 제어 게이트 전극 사이에 형성되는 블로킹 절연막의 특성 열화를 방지하는 할 수 있는 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 블로킹 절연막의 특성 열화를 방지함과 동시에, 주변 영역의 엔모스 및 피모스 트랜지스터들의 특성을 최적화시킬 수 있는 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 소자의 신뢰성을 향상시킬 수 있는 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 셀, 제1 주변 및 제2 주변 영역들 갖는 기판의 상기 셀 영역에 차례로 적층된 터널 절연막 및 예비 플로팅 게이트을 형성한다. 상기 기판의 전면 상에 블로킹 절연막 및 도전막을 차례로 형성한다. 상기 제1 및 제2 주변 영역들의 상기 도전막 및 상기 블로킹 절연막을 제거하여 상기 제1 및 제2 주변 영역들의 상기 기판을 노출시킨다. 상기 제1 및 제2 주변 영역들의 상기 노출된 기판 상에 각각 제1 및 제2 게이트 절연막들을 형성한다. 상기 기판 전면에 언도프트 실리콘막을 형성한다. 상기 제1 주변 영역의 상기 언도프트 실리콘막, 및 상기 제2 주변 영역의 상기 언도프트 실리콘막을 각각 제1 도전형의 도 핑된 실리콘막 및 제2 도전형의 도핑된 실리콘막으로 형성한다.
구체적으로, 상기 방법은 다음의 단계들을 더 포함할 수 있다. 상기 제1 도전형의 도핑된 실리콘막 및 상기 제2 도전형의 도핑된 실리콘막을 패터닝하여 각각 상기 제1 주변 영역의 제1 주변 게이트 전극, 및 상기 제2 주변 영역의 제2 주변 게이트 전극을 형성한다. 상기 셀 영역에 위치한 상기 도전막, 상기 블로킹 절연막 및 상기 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 포함하는 셀 게이트 패턴을 형성한다. 상기 셀 영역의 언도프트 실리콘막은 상기 제1 및 제2 주변 게이트 전극들의 형성시, 제거되는 것이 바람직하다.
일 실시예에 있어서, 상기 방법은 다음의 단계들을 더 포함할 수 있다. 상기 제1 주변 게이트 전극, 상기 제2 주변 게이트 전극 및 상기 셀 게이트 패턴의 양측벽들에 각각 제1 주변 스페이서,제2 주변 스페이서 및 셀 스페이서를 형성하되, 상기 제1 주변, 제2 주변 및 제어 게이트 전극들의 상부면들을 노출시킨다. 상기 기판 전면에 금속막을 형성하고, 상기 기판에 실리사이드화 공정을 수행한다. 미반응된 상기 금속막을 제거한다.
일 실시예에 있어서, 상기 방법은 상기 언도프트 실리콘막을 형성하기 전에, 상기 셀 영역의 상기 도전막 상에 상기 도전막에 대해 식각선택비를 갖는 식각정지층을 형성하는 단계를 더 포함할 수 있다. 상기 식각정지층은 상기 제1 또는/및 제2 게이트 절연막들과 동시에 형성되고, 상기 셀 영역의 언도프트 실리콘막은 상기 식각정지층 상에 형성된다.
일 실시예에 있어서, 상기 제1 및 제2 도전형의 도핑된 실리콘막을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 상기 제1 주변 영역의 상기 언도프트 실리콘막에 선택적으로 제1 도전형의 불순물 이온들을 주입하여 상기 제1 도전형의 도핑된 실리콘막을 형성한다. 상기 제2 주변 영역의 상기 언도프트 실리콘막에 선택적으로 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 도핑된 실리콘막을 형성한다. 이때, 상기 제1 및 제2 도전형의 불순물 이온들 중의 하나는 n형의 불순물 이온들이고, 다른 하나는 p형의 불순물 이온들이다.
일 실시예에 있어서, 상기 방법은 다음의 단계들을 더 포함할 수 있다. 상기 기판에 하드마스크막을 형성한다. 상기 하드마스크막 및 상기 기판을 연속적으로 패터닝하여 상기 셀 영역의 셀 활성영역, 상기 제1 주변 영역의 제1 주변 활성영역, 및 상기 제2 주변 영역의 제2 주변 활성영역을 각각 한정하는 셀 트렌치, 제1 주변 트렌치 및 제2 주변 트렌치를 형성한다. 상기 패터닝된 하드마스크막의 상부면과 동일한 평면의 상부면들을 갖고, 상기 셀, 제1 주변 및 제2 주변 트렌치들을 각각 채우는 셀, 제1 주변 및 제2 주변 소자분리막들을 형성한다. 상기 패터닝된 하드마스크막을 제거하여 상기 셀, 제1 주변 및 제2 주변 활성영역들을 노출시킨다. 상기 예비 플로팅 게이트는 상기 셀 활성영역 상에 형성된다. 이 경우에, 상기 터널 절연막 및 예비 플로팅 게이트를 형성하는 단계는 다음의 단계들을 포함할 수 있다. 상기 노출된 활성영역들 상에 상기 터널 절연막을 형성하고, 상기 기판 상에 상기 패터닝된 하드마스크막이 제거된 영역을 채우는 플로팅 게이트막을 형성한다. 상기 플로팅 게이트막을 상기 소자분리막들의 상부면이 노출될때까지 평탄화시킨 다. 이때, 상기 예비 플로팅 게이트는 상기 셀 영역의 상기 평탄화된 플로팅 게이트막이다. 상기 방법은 상기 게이트 절연막들을 형성하기 전에, 상기 제1 및 제2 주변 영역들의 상기 평탄화된 플로팅 게이트막, 및 상기 터널 절연막을 제거하는 단계를 더 포함할 수 있다. 상기 방법은 상기 블로킹 절연막을 형성하기 전에, 상기 셀 소자분리막만을 선택적으로 리세스하여 상기 예비 플로팅 게이트의 측벽을 노출시키는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 14는 본 발명의 실시예에 따른 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 15, 도 16 및 도 17은 각각 도 12의 Ⅰ-Ⅰ', 도 13의 Ⅱ-Ⅱ' 및 도 14의 Ⅲ-Ⅲ'의 방향에서 단면도들이다.
도 5를 참조하면, 셀 영역(50), 제1 주변 영역(51) 및 제2 주변 영역(52)을 갖는 기판(100)을 준비한다. 상기 셀 영역(50)은 플로팅 게이트를 갖는 비휘발성 기억 셀이 형성되는 영역이다. 상기 제1 주변 영역(51) 및 제2 주변 영역(52) 중에 어느 하나는 주변회로의 엔모스 트랜지스터가 형성되는 영역이며, 다른 하나는 피모스 트랜지스터가 형성되는 영역이다.
상기 기판(100) 전면 상에 하드마스크막(102)을 형성하고, 상기 하드마스크막(102) 및 상기 기판(100)을 연속적으로 패터닝하여 상기 셀, 제1 주변 및 제2 주변 영역들(50,51,52)에 각각 셀, 제1 주변 및 제2 주변 트렌치들(104a,104b,104c)을 형성한다. 상기 셀, 제1 주변 및 제2 주변 트렌치들(104a,104b,104c)는 각각 셀, 제1 주변 및 제2 주변 활성영역들을 한정한다.
상기 기판(100) 전면 상에 상기 트렌치들(104a,104b,104c)을 채우는 소자분리 절연막을 형성하고, 상기 소자분리 절연막을 상기 패터닝된 하드마스크막(102)이 노출될때까지 평탄화시키어 상기 셀, 제1 주변 및 제2 주변 트렌치들(104a,104b,104c)을 각각 채우는 셀, 제1 주변 및 제2 주변 소자분리막들(106a,106b,106c)을 형성한다. 이때, 상기 소자분리막들(106a,106b,106c)은 상기 패터닝된 하드마스크막(102)의 상부면과 동일한 평면의 상부면들을 갖는다. 상기 소자분리 절연막은 실리콘 산화막, 특히, 갭필 특성이 우수한 HDP 실리콘 산화막으로 형성할 수 있다. 상기 하드마스크막(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질을 포함하도록 형성한다. 이에 더하여, 상기 하드마스크막(102)은 상기 소자분리 절연막에 대해 식각선택비를 갖는 물질을 포함하도록 형성한다. 예 컨대, 상기 하드마스크막(102)은 실리콘 질화막을 포함할 수 있다. 이에 더하여, 상기 하드마스크막(102)은 차례로 적층된 버퍼 산화막(ex, 실리콘 산화막) 및 실리콘 질화막으로 형성할 수 있다.
도 6을 참조하면, 상기 패터닝된 하드마스크막(102)을 제거하여 상기 셀, 제1 주변 및 제2 주변 활성영역들을 노출시킨다. 이때, 상기 소자분리막들(106a,106b,106c)의 상부면은 상기 활성영역들의 표면에 비하여 높다. 따라서, 상기 활성영역들 상에는 상기 소자분리막들(106a,106b,106c)에 의해 둘러싸인 빈 영역이 형성된다. 상기 빈 영역은 상기 패터닝된 하드마스크막(102)이 제거된 영역이다.
상기 노출된 활성영역들 상에 터널 절연막(108)을 형성한다. 상기 터널 절연막(108)은 열산화막으로 형성할 수 있다.
상기 터절 절연막(108)을 갖는 기판(100) 상에 상기 빈 영역을 채우는 플로팅 게이트막을 형성한다. 상기 플로팅 게이트막을 상기 소자분리막들(106a,106b,106c)이 노출될때까지 평탄화시킨다. 상기 평탄화된 플로팅 게이트막(110',110)은 상기 셀, 제1 주변 및 제2 주변 영역들(50,51,52)의 상기 빈 영역들을 채운다. 상기 셀 영역(50)의 상기 평탄화된 플로팅 게이트막(110')을 예비 플로팅 게이트(110')로 정의한다. 상기 예비 플로팅 게이트(110')는 상기 터널 절연막(108)을 개재하여 상기 빈 영역을 채움으로써, 상기 셀 활성영역 상에 자기정렬되어 형성된다. 상기 플로팅 게이트막은 실리콘층으로 형성하는 것이 바람직하다. 예컨대, 상기 플로팅 게이트막은 언도프트 폴리실리콘 또는 도핑된 폴리실리콘등으로 형성할 수 있다. 즉, 상기 플로팅 게이트막은 후속의 플로팅 게이트가 요구하는 불순물 도핑농도를 갖는다.
도시하지 않았지만, 이와는 다른 방법으로 예비 플로팅 게이트를 형성할 수 있다. 즉, 상기 소자분리막들(106a,106b,106c)을 리세스하여 그것들(106a,106b,106c)의 상부면을 상기 활성영역들의 표면에 근접시키고, 상기 터널 절연막(108)을 형성한 후에, 상기 플로팅 게이트막을 형성할 수 있다. 이어서, 상기 플로팅 게이트막을 패터닝하여 상기 예비 플로팅 게이트를 형성할 수 있다. 이러한 방법에 의해 형성된 예비 플로팅 게이트는 상기 셀 활성영역과 포토리소그라피 공정의 정렬스텝에 의해 정렬된다. 이 경우에, 상기 제1 및 제2 주변 영역들(51,52)의 상기 플로팅 게이트막은 잔존할 수 있다.
도 7을 참조하면, 상기 셀 소자분리막(106a)을 선택적으로 리세스하여 상기 예비 플로팅 게이트(110')의 측벽을 노출시킨다. 이는, 후속에 형성되는 플로팅 게이트와 제어 게이트 전극간의 중첩 면적을 증가시켜 비휘발성 기억 셀의 커플링 비를 증가시키기 위함이다. 상기 리세스된 셀 소자분리막(106a')의 상부면은 상기 셀 활성영역의 표면에 근접하는 것이 바람직하다. 이에 따라, 상기 예비 플로팅 게이트(110')의 측벽이 대부분 노출될 수 있다. 상기 셀 소자분리막(106a)이 리세스되는 동안에, 상기 제1 및 제2 주변 소자분리막들(106b,106c)은 마스크 패턴(미도시함)에 의해 덮혀지는 것이 바람직하다. 즉, 상기 제1 및 제2 주변 소자분리막들(106b,106c)은 리세스되지 않는 것이 바람직하다. 이는, 상기 셀 영역(50)과 상기 주변 영역들(51,52)간의 단차를 최소화하기 위함이다.
상기 기판(100) 전면에 블로킹 절연막(112) 및 도전막(114)을 차례로 형성한다. 상기 블로킹 절연막(112)은 ONO막으로 형성할 수 있다. 이에 더하여, 상기 블로킹 절연막(112)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 상기 블로킹 절연막(112)은 알루미늄산화막, 하프늄산화막 또는 란탄산화막등과 같은 금속산화막을 포함할 수 있다. 상기 블로킹 절연막(112)의 유전상수가 증가됨으로써, 비휘발성 기억 셀의 커플링비가 증가되어 동작전압등을 낮출수 있다. 상기 도전막(114)은 후속에 제어 게이트 전극으로 형성되는 물질로서, 도핑된 폴리실리콘으로 형성하는 것이 바람직하다.
상기 기판(100) 상에 마스크 패턴(116)을 형성한다. 상기 마스크 패턴(116)은 상기 셀 영역(50)의 상기 도전막(114)을 덮는다. 이때, 상기 제1 및 제2 주변 영역들(51,52)의 상기 도전막(114)은 노출된다. 상기 마스크 패턴(116)은 감광막으로 형성할 수 있다.
도 8을 참조하면, 상기 마스크 패턴(116)을 식각 마스크로 사용하여 상기 주변 영역들(51,52)의 상기 도전막(114), 블로킹 절연막(112), 평탄화된 플로팅 게이트막(110) 및 터널 절연막(108)을 제거하여 상기 제1 및 제2 주변 활성영역들을 노출시킨다.
상기 주변 영역들(51,52)의 블로킹 절연막(112)을 제거하는 동안에, 상기 셀 영역(50)의 블로킹 절연막(112)은 상기 도전막(114)에 의해 보호된다.
도 9를 참조하면, 상기 노출된 제1 주변 활성영역 상에 제1 게이트 절연막(118a)을 형성하고, 상기 노출된 제2 주변 활성영역 상에 제2 게이트 절연막(118b) 을 형성한다. 상기 게이트 절연막들(118a,118b)을 형성하기 전에, 상기 노출된 제1 및 제2 주변 활성영역들의 표면에 대해 전세정 공정을 수행한다. 상기 전세정 공정시에도, 상기 셀 영역(50)의 상기 블로킹 절연막(112)은 상기 도전막(114)에 의해 보호된다.
상기 게이트 절연막들(118a,118b)은 주변회로의 모스 트랜지스터를 최적화시킬 수 있는 두께로 형성된다. 예컨대, 상기 주변 영역들(51,52)에 형성되는 모스 트랜지스터들이 고전압용 모스 트랜지스터일 경우, 상기 게이트 절연막들(118a,118b)는 두껍게 형성될 수 있다. 이와는 달리, 상기 주변 영역들(51,52)에 형성되는 모스 트랜지스터들이 저전압용 모스 트랜지스터일 경우, 상기 게이트 절연막들(118a,118b)은 상대적으로 얇게 형성될 수 있다. 상기 게이트 절연막들(118a,118b)은 상기 터널 절연막(108)에 비하여 두껍게 형성될 수 있다.
상기 제1 및 제2 게이트 절연막들(118a,118b)은 동시에 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 주변 영역들(51,52) 중에 어느 하나가 고전압용 모스 트랜지스터가 형성되는 영역이고, 다른 하나가 저전압용 모스 트랜지스터가 형성되는 영역일 경우, 상기 제1 및 제2 게이트 절연막들(118a,118b)은 순차적으로 형성되어 서로 다른 두께로 형성될 수 있다. 상기 제1 및 제2 게이트 절연막들(118a,118b)은 열산화막으로 형성하는 것이 바람직하다.
상기 셀 영역(50)의 상기 도전막(114) 상에 식각정지층(119)을 형성하는 것이 바람직하다. 상기 식각정지층(119)은 상기 도전막(114)에 대해 식각선택비를 갖는 물질로 형성한다. 상기 식각정지층(119)은 도핑된 폴리실리콘으로 형성된 상기 도전막(114)을 열산화하여 형성할 수 있다. 특히, 상기 식각정지층(119)은 상기 제1 또는/및 제2 게이트 절연막들(118a,118b)과 동시에 형성되는 것이 바람직하다.
이어서, 상기 기판(100) 전면 상에 언도프트 실리콘막(120, undoped silicon layer)을 형성한다. 상기 언도프트 실리콘막(120)은 언도프트 폴리실리콘으로 형성할 수 있다. 상기 언도프트 실리콘막(120)은 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다. 상기 제1 및 제2 주변 소자분리막들(106b,106c)이 상기 리세스된 셀 소자분리막(106a)에 비하여 높음으로, 상기 언도프트 실리콘막(120)을 형성할때, 상기 셀 영역(50)과, 상기 주변 영역들(51,52)간의 단차를 감소시킬 수 있다.
상기 언도프트 폴리실리콘막(120) 상에 제1 이온 주입 마스크 패턴(122)을 형성한다. 상기 제1 이온 주입 마스크 패턴(122)은 상기 상기 셀 영역(50) 및 제2 주변 영역(52)의 상기 언도프트 실리콘막(120)을 덮는다. 이때, 상기 제1 주변 영역(51)의 언도프트 실리콘막(120)은 노출된다.
상기 제1 이온 주입 마스크 패턴(122)을 마스크로 사용하여 제1 도전형의 불순물 이온들을 주입하여 상기 제1 주변 영역(51)의 언도프트 실리콘막(120)을 제1 도전형의 도핑된 실리콘막(120a)으로 형성한다.
도 10을 참조하면, 상기 제1 이온 주입 마스크 패턴(122)을 제거한다.
이어서, 상기 기판(100) 상에 제2 이온 주입 마스크 패턴(124)을 형성한다. 상기 제2 이온 주입 마스크 패턴(124)은 상기 셀 영역(a)의 언도프트 실리콘막(120) 및 상기 제1 주변 영역(51)의 제1 도전형의 도핑된 실리콘막(120a)을 덮는 다. 이때, 상기 제2 주변 영역(52)의 언도프트 실리콘막(120)이 노출된다.
상기 제2 이온 주입 마스크 패턴(124)을 마스크로 사용하여 제2 도전형의 불순물 이온들을 주입하여 상기 제2 주변 영역(52)의 언도프트 실리콘막(120)을 제2 도전형의 도핑된 실리콘막(120b)으로 형성한다.
상기 제2 도전형의 불순물은 상기 제1 도전형의 불순물과 다른 타입의 불순물이다. 즉, 상기 제1 도전형의 불순물 및 상기 제2 도전형의 불순물 중에 어느 하나는 n형의 불순물이고, 다른 하나는 p형의 불순물이다.
상기 제1 주변 영역(51)에 엔모스 트랜지스터가 형성되고, 상기 제2 주변 영역(52)에 피모스 트랜지스터가 형성될 경우, 상기 제1 도전형의 도핑된 실리콘막(120a)은 n형의 도핑된 실리콘막이고, 상기 제2 도전형의 도핑된 실리콘막(120b)은 p형의 도핑된 실리콘막이다. 이와는 반대로, 상기 제1 주변 영역(51)에 피모스 트랜지스터가 형성되고, 상기 제2 주변 영역(52)에 엔모스 트랜지스터가 형성될 경우, 상기 제1 도전형의 도핑된 실리콘막(120a)은 p형의 도핑된 실리콘막이고, 상기 제2 도전형의 도핑된 실리콘막(120b)은 n형의 도핑된 실리콘막이다.
본 실시예에서는, 상기 제1 및 제2 주변 영역들(51)에 각각 엔모스 및 피모스 트랜지스터들이 형성된 경우에 대해 설명한다. 따라서, 이하, 상기 제1 도전형의 도핑된 실리콘막(120a)을 n형의 도핑된 실리콘막(120a)으로 칭하고, 상기 제2 도전형의 도핑된 실리콘막(120b)을 p형의 도핑된 실리콘막(120b)이라 칭한다.
도 11을 참조하면, 상기 기판(100)으로부터 상기 제2 이온 주입 마스크 패턴(124)을 제거한다. 상기 제2 이온 주입 마스크 패턴(124)을 제거한 후에, 상기 기 판(100)에 상기 주입된 제1 및 제2 불순물들의 활성화를 위한 열처리 공정을 수행할 수 있다.
상기 기판(100) 상에 제1 및 제2 게이트 마스크 패턴들(126a,126b)을 형성한다. 상기 제1 게이트 마스크 패턴(126a)은 상기 제1 주변 영역(51)의 n형의 도핑된 실리콘막(120a) 상에 형성되고, 상기 제2 게이트 마스크 패턴(126b)은 상기 제2 주변 영역(52)의 p형의 도핑된 실리콘막(120b) 상에 형성된다. 이때, 상기 셀 영역(50)의 언도프트 실리콘막(120)은 노출된다.
도 12 및 도 15를 참조하면, 상기 게이트 마스크 패턴들(126a)을 마스크로 사용하여 상기 n형 및 p형의 도핑된 실리콘막들(120a,120b)을 식각하여 제1 및 제2 주변 게이트 전극들(128a,128b)을 형성한다. 이때, 상기 셀 영역(50)의 언도프트 실리콘막(120)도 제거된다. 상기 셀 영역(50)의 언도프트 실리콘막(120)이 제거될때, 상기 식각정지층(119)에 의하여 상기 셀 영역(50)의 도전막(114)은 상기 주변 게이트 전극들(128a,128b)의 형성을 위한 식각 공정으로부터 보호된다. 상기 제1 주변 게이트 전극(128a)은 엔모스 게이트 전극(128a)에 해당하고, 상기 제2 주변 게이트 전극(128b)은 피모스 게이트 전극(128b)에 해당한다.
도 13 및 도 16을 참조하면, 이어서, 상기 셀 영역(50)의 식각정지층(119), 도전막(114), 블로킹 절연막(112) 및 예비 플로팅 게이트(110')를 연속적으로 패터닝하여 차례로 적층된 셀 게이트 패턴(127) 및 패터닝된 식각정지층(119)이 형성된다. 상기 셀 게이트 패턴(127)은 차례로 적층된 플로팅 게이트(110a), 블로킹 절연 패턴(112a) 및 제어 게이트 전극(114a)을 포함한다. 상기 제어 게이트 전극(114a) 은 상기 도전막(114)으로부터 형성된다. 상기 제어 게이트 전극(114a)은 상기 셀 활성영역을 가로지르고, 상기 플로팅 게이트(110a)는 상기 제어 게이트 전극(114a)과 상기 터널 절연막(108) 사이에 배치된다. 상기 블로킹 절연 패턴(112a)은 상기 플로팅 게이트(110a)와 상기 제어 게이트 전극(114a) 사이에 개재된다. 상기 셀 게이트 패턴(127)을 형성하는 동안에, 상기 엔모스 및 피모스 게이트 전극들(128a,128b)은 상기 셀 게이트 패턴(127)의 패터닝 공정에 사용되는 마스크 패턴(미도시함)에 의해 보호된다.
이어서, 상기 셀 게이트 패턴(127) 양측의 상기 셀 활성영역에 셀 불순물 도핑층(130a)을 형성한다. 상기 엔모스 게이트 전극(128a) 양측의 상기 제1 주변 활성영역에 제1 도전형의 불순물 도핑층(130b)을 형성하고, 상기 피모스 게이트 전극(128b) 양측의 상기 제2 주변 활성영역에 제2 도전형의 불순물 도핑층(130c)을 형성한다. 상기 제1 도전형의 불순물 도핑층(130b)은 상기 엔모스 게이트 전극(128a)의 불순물들과 동일한 타입의 불순물들로 도핑된다. 따라서, 상기 제1 도전형의 불순물 도핑층(130b)은 n형의 불순물 도핑층(130b)이다. 이와 마찬가지로, 상기 제2 도전형의 불순물 도핑층(130b)은 상기 피모스 게이트 전극(128b)과 동일한 타입의 불순물들로 도핑된다. 따라서, 상기 제2 도전형의 불순물 도핑층(130c)은 p형의 불순물 도핑층(130c)이다.
상기 셀 불순물 도핑층(130a)은 상기 n형 또는 p형의 불순물 도핑층들(130b,130c) 중에 하나와 동시에 형성될 수 있다. 특히, 상기 셀 불순물 도핑층(130a)은 n형의 불순물들로 도핑될 수 있다. 따라서, 상기 셀 불순물 도핑층(130a) 은 상기 n형의 불순물 도핑층(130b)과 동시에 형성될 수 있다.
상기 기판(100) 전면에 절연 스페이서막을 콘포말하게 형성하고, 상기 절연 스페이서막을 이방성 식각하여 상기 셀 게이트 패턴(127), 엔모스 게이트 전극(128a) 및 피모스 게이트 전극(128b)의 양측벽들에 각각 셀 스페이서(132a), 제1 주변 스페이서(132b) 및 제2 주변 스페이서(132c)이 형성된다. 이때, 상기 이방성 식각시, 상기 제어 게이트 전극(114a) 상의 상기 패터닝된 식각정지층(119)도 제거된다.
상기 이방성 식각 공정에 의하여, 상기 스페이서들(132a,132b,132c)이 형성됨과 동시에, 상기 게이트 전극들(127,128a,128b)의 상부면이 노출된다. 상기 절연 스페이서막은 상기 식각정지층(119)과 동일한 식각율을 갖는 절연 물질을 포함하는 것이 바람직하다. 예컨대, 상기 스페이서막은 실리콘 산화막을 포함할 수 있다. 이에 더하여, 상기 스페이서는 차례로 적층된 실리콘 산화막 및 실리콘 질화막을 포함할 수 있다.
이어서, 도시하지 않았지만, 비휘발성 기억 소자의 요구에 따라, 상기 셀 영역(50), 제1 주변 영역(51) 및 제2 주변 영역(52)의 각각에 선택적으로 불순물 이온들을 추가로 주입하여, 상기 셀 불순물 도핑층(130a), 상기 n형의 불순물 도핑층(130b) 또는/및 상기 p형의 불순물 도핑층(130c)을 엘디디 구조 또는 소오스/드레인이 확장된 구조로 형성할 수 있다.
도 14 및 도 17을 참조하면, 상기 기판(100) 전면에 금속막(136)을 증착하고, 상기 기판에 실리사이드화 공정을 수행하여 금속실리사이드(138)을 형성하는 것이 바람직하다. 상기 금속실리사이드(138)는 상기 게이트 전극들(114a,128a,128b)의 노출된 상부 표면 및 상기 불순물 도핑층들(130a,130b,130c)의 노출된 표면에 형성된다. 상기 금속막(136)을 증착하는 공정과, 상기 실리사이드화 공정은 인시츄(in-situ) 방식으로 수행할 수 있다. 상기 금속막(136)은 코발트, 니켈 또는 티타늄으로 형성할 수 있다. 이에 따라, 상기 금속실리사이드(138)는 코발트실리사이드, 니켈실리사이드 또는 티타늄실리사이드로 형성될 수 있다.
이어서, 상기 기판(100)으로부터 미반응된 상기 금속막(136)을 제거한다.
상술한 비휘발성 기억 소자의 형성 방법에 있어서, 상기 주변 영역들(51,52)의 상기 블로킹 절연막(112)이 제거되는 동안에, 상기 셀 영역(50)의 상기 블로킹 절연막(112)은 상기 도전막(114)에 의해 보호된다. 또한, 상기 게이트 절연막들(118a,118b)을 형성하기 전에 수행되는 상기 전세정 공정시에도, 상기 셀 영역(50)의 블로킹 절연막(112)은 상기 도전막(114)에 의해 보호된다. 이에 더하여, 상기 게이트 절연막들(118a,118b)을 형성하는 동안에도, 상기 셀 영역(50)의 블로킹 절연막(112)은 상기 도전막(114)에 의해 보호된다. 이에 따라, 상기 셀 영역(50)의 블로킹 절연막(112)에 대한 특성 열화 또는/및 두께 변화등을 방지할 수 있다. 다시 말해서, 종래 셀 영역의 ONO막에 발생되던 문제점들, 즉, 셀 영역의 ONO막의 특성 열화 또는 ONO막의 두께 변화등을 방지하여 비휘발성 기억 소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 게이트 절연막들(118a,118b)을 형성한 후에, 상기 언도프트 실리콘막(120)을 형성하고, 서로 다른 타입의 불순물들을 선택적으로 주입하여 상기 제 1 주변 및 제2 주변 영역들(50,51)에 각각 제1 도전형의 도핑된 실리콘막(120a) 및 제2 도전형의 도핑된 실리콘막(120b)을 형성한다. 이에 따라, 엔모스 트랜지스터를 구성하는 엔모스 게이트 전극(128a)은 n형의 불순물로 도핑된 실리콘으로 형성하고, 피모스 트랜지스터를 구성하는 피모스 게이트 전극(128b)은 p형의 불순물로 도핑된 실리콘으로 형성할 수 있다. 그 결과, 상기 엔모스 및 피모스 게이트 전극들(128a,128b)은 각각 최적화된 일함수를 갖게 되어 상기 엔모스 및 피모스 트랜지스터는 모두 표면 채널을 가질 수 있다. 따라서, 상기 피모스 트랜지스터의 동작속도가 향상되며, 또한, 상기 피모스 게이트 전극(128b)은 그것의 아래의 채널 영역에 대한 컨트롤능력(contollability)이 향상된다. 즉, 상기 피모스 및 엔모스 트랜지스터들의 특성을 모두 향상시킬 수 있다.
결과적으로, 상기 셀 영역(50)의 블로킹 절연막(112)이 보호되고, 상기 피모스 및 엔모스 트랜지스터들의 특성이 향상됨으로써, 비휘발성 기억 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 주변 영역들의 블로킹 절연막이 제거되는 동안에 셀 영역의 블로킹 절연막은 도전막에 의해 보호된다. 또한, 상기 주변 영역들의 게이트 절연막들을 형성하기 전의 전세정 공정시에도 상기 블로킹 절연막은 상기 도전막에 의해 보호된다. 이에 더하여, 상기 주변 영역들의 게이트 절연막들을 형성하는 동안에도, 상기 셀 영역의 블로킹 절연막은 상기 도전막에 의해 보호된다. 이에 따라, 종래 ONO막의 특성 열화 또는/및 두께 변화등을 방지할 수 있 다.
이와 더불어, 상기 게이트 절연막들을 형성한 후에, 언도프 실리콘막을 기판 전면에 형성하고, 상기 각 주변 영역들의 언도프 실리콘막에 선택적으로 불순물들을 주입한다. 이에 따라, 엔모스 트랜지스터의 게이트 전극은 n형의 불순물들로 도핑된 실리콘으로 형성되고, 피모스 트랜지스터의 게이트 전극은 p형의 불순물들로 도핑된 실리콘으로 형성할 수 있다. 그 결과, 상기 엔모스 및 피모스 트랜지스터들은 모두 표면 채널을 갖게 되어 상기 엔모스 및 피모스 트랜지스터들의 특성을 모두 향상시킬 수 있다.
결과적으로, 비휘발성 기억소자의 신뢰성을 크게 향상시킬 수 있다.

Claims (10)

  1. 셀, 제1 주변 및 제2 주변 영역들을 갖는 기판의 상기 셀 영역에 차례로 적층된 터널 절연막 및 예비 플로팅 게이트를 형성하는 단계;
    상기 기판의 전면 상에 블로킹 절연막 및 도전막을 차례로 형성하는 단계;
    상기 제1 및 제2 주변 영역들의 상기 도전막 및 상기 블로킹 절연막을 제거하여 상기 제1 및 제2 주변 영역들의 상기 기판을 노출시키는 단계;
    상기 제1 및 제2 주변 영역들의 상기 노출된 기판 상에 각각 제1 및 제2 게이트 절연막들을 형성하는 단계;
    상기 기판 전면에 언도프트 실리콘막을 형성하는 단계; 및
    상기 제1 주변 영역의 상기 언도프트 실리콘막, 및 상기 제2 주변 영역의 상기 언도프트 실리콘막을 각각 제1 도전형의 도핑된 실리콘막 및 제2 도전형의 도핑된 실리콘막으로 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 도전형의 도핑된 실리콘막 및 상기 제2 도전형의 도핑된 실리콘막을 패터닝하여 각각 상기 제1 주변 영역의 제1 주변 게이트 전극, 및 상기 제2 주변 영역의 제2 주변 게이트 전극을 형성하는 단계; 및
    상기 셀 영역에 위치한 상기 도전막, 상기 블로킹 절연막 및 상기 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 블로킹 절연 패 턴 및 제어 게이트 전극을 포함하는 셀 게이트 패턴을 형성하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 셀 영역의 언도프트 실리콘막은 상기 제1 및 제2 주변 게이트 전극들의 형성시, 제거되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 제1 주변 게이트 전극, 상기 제2 주변 게이트 전극 및 상기 셀 게이트 패턴의 양측벽들에 각각 제1 주변 스페이서, 제2 주변 스페이서 및 셀 스페이서를 형성하되, 상기 제1 주변, 제2 주변 및 제어 게이트 전극들의 상부면들을 노출시키는 단계;
    상기 기판 전면에 금속막을 형성하는 단계;
    상기 기판에 실리사이드화 공정을 수행하는 단계; 및
    미반응된 상기 금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  5. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 언도프트 실리콘막을 형성하기 전에,
    상기 셀 영역의 상기 도전막 상에 상기 도전막에 대해 식각선택비를 갖는 식각정지층을 형성하는 단계를 더 포함하되, 상기 식각정지층은 상기 제1 또는/및 제2 게이트 절연막들과 동시에 형성되고, 상기 셀 영역의 언도프트 실리콘막은 상기 식각정지층 상에 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  6. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 제1 및 제2 도전형의 도핑된 실리콘막을 형성하는 단계는,
    상기 제1 주변 영역의 상기 언도프트 실리콘막에 선택적으로 제1 도전형의 불순물 이온들을 주입하여 상기 제1 도전형의 도핑된 실리콘막을 형성하는 단계;
    상기 제2 주변 영역의 상기 언도프트 실리콘막에 선택적으로 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 도핑된 실리콘막을 형성하는 단계를 포함하되, 상기 제1 및 제2 도전형의 불순물 이온들 중의 하나는 n형의 불순물 이온들이고, 다른 하나는 p형의 불순물 이온들인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  7. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 기판에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 및 상기 기판을 연속적으로 패터닝하여 상기 셀 영역의 셀 활성영역, 상기 제1 주변 영역의 제1 주변 활성영역, 및 상기 제2 주변 영역의 제2 주변 활성영역을 각각 한정하는 셀 트렌치, 제1 주변 트렌치 및 제2 주변 트렌 치를 형성하는 단계;
    상기 패터닝된 하드마스크막의 상부면과 동일한 평면의 상부면들을 갖고, 상기 셀, 제1 주변 및 제2 주변 트렌치들을 각각 채우는 셀, 제1 주변 및 제2 주변 소자분리막들을 형성하는 단계; 및
    상기 패터닝된 하드마스크막을 제거하여 상기 셀, 제1 주변 및 제2 주변 활성영역들을 노출시키는 단계를 더 포함하되, 상기 예비 플로팅 게이트는 상기 셀 활성영역 상에 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 터널 절연막 및 예비 플로팅 게이트를 형성하는 단계는,
    상기 노출된 활성영역들 상에 터널 절연막을 형성하는 단계;
    상기 기판의 전면 상에 상기 패터닝된 하드마스크막이 제거된 영역을 채우는 플로팅 게이트막을 형성하는 단계; 및
    상기 플로팅 게이트막을 상기 소자분리막들의 상부면이 노출될때까지 평탄화시키는 단계를 포함하되, 상기 예비 플로팅 게이트는 상기 셀 영역의 상기 평탄화된 플로팅 게이트막인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 게이트 절연막들을 형성하기 전에,
    상기 제1 및 제2 주변 영역들의 상기 평탄화된 플로팅 게이트막, 및 상기 터 널 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  10. 제 8 항에 있어서,
    상기 블로킹 절연막을 형성하기 전에,
    상기 셀 소자분리막만을 선택적으로 리세스하여 상기 예비 플로팅 게이트의 측벽을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
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