KR100375220B1 - 플래시 메모리 장치 형성방법 - Google Patents
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Abstract
본 발명은 유전막과 게이트 절연막의 특성을 향상시킬 수 있는 플래시 메모리 장치 형성방법에 관한 것으로, 기판의 셀 영역 트랜지스터의 콘트롤 게이트층과 주변 회로부 트랜지스터의 게이트층을 별도로 형성하여 실리콘 기판이나 유전막이 드러난 상태에서 이들 막과 접하여 포토레지스트 패턴이 형성되고 제거되는 것을 방지한 것에 특징이 있다. 보다 구체적으로, 구동회로가 형성되는 주변 회로부의 고전압 및 저전압 영역에 게이트 절연막이 형성되고, 이들 게이트 절연막 위에 게이트층을 형성하는 단계 및 셀 영역에 턴넬용 게이트 절연막, 플로팅 게이트층, 유전막, 콘트롤 게이트층으로 이루어지는 트렌지스터 구조를 형성하는 단계가 차례로 이루어져 플래시 메모리 장치를 형성하게 된다.
Description
본 발명은 플래시 메모리 장치의 형성방법에 관한 것으로, 보다 상세하게는 플래시 메모리 특성에 결정적인 영향을 끼치는 게이트 절연막과 유전막의 품질을 유지할 수 있도록 하는 플래시 메모리 장치 형성방법에 관한 것이다.
플래시 메모리에 있어서 고집적화와 작동성능의 향상 및 양산성 확보는 매우 중요한 과제들이다. 그러나, 소자의 복잡성으로 이들 조건을 함께 만족시키는 것이 쉽지 않다.
소자의 복잡성은 플래시 메모리의 동작 특성에 기인하는 바가 크다. 즉, 다시쓰기가 가능하며 비휘발성을 가지는 플래시 메모리의 특성상, 셀은 프로그래밍, 지우기(erase), 읽기의 3가지 동작이 가능해야 한다. 그리고, 이들 3가지 동작을 하기 위해서는 2중 게이트를 가지는 셀 트랜지스터와 함께 구동부에 저전압 및 고전압 트랜지스터가 필요하다. 고전압 트랜지스터는 다른 저전압 동작 트랜지스터와 비교할 때 게이트 절연막의 두께와 소오스/드레인의 구조를 달리하여 구현이 가능하다. 또한, 다른 메모리 장치와 같이 성능의 향상을 위해 구동부에서는 P채널과 N채널 트랜지스터를 함께 사용하는 CMOS(complementary metal oxide silicon) 구조를 가지는 것이 일반적이며, 이 점도 소자의 복잡성을 증가시킨다.
소자 복잡성의 증가는 공정을 복잡화시키고 어렵게 한다. 셀의 특성으로는, 프로그래밍/지우기를 반복할 때의 열화여부, 즉, 지속(Endurance)특성과 프로그래밍 이후 주변 환경에 방치시 데이터를 얼마나 오래동안 변함없이 보존하는 가의 유지(retention)특성이 중요하다. 그리고 지속 특성및 유지 특성은 셀의 플로팅 게이트와 접촉하고 있는 게이트 절연막과 유전막의 품질에 의존하는 바가 크다. 또한, 주변의 구동회로부에서 저전압 및 고전압 트랜지스터의 특성에 있어서도 게이트 절연막의 품질이 메모리 동작에 큰 영향을 주게된다.
그런데, 공정의 복잡화에 따라 플래시 메모리 장치의 특성에 큰 영향을 끼치는 게이트 절연막과 유전막을 고품위로 형성하는 것이 쉽지 않아 문제가 된다.
도1은 통상의 노아(NOR)형 플래시 메모리의 셀부 일부를 나타내는 투시 평면도이다.
세로로 평행하게 소자 분리막(11)이 형성되고 소자 분리막(11) 사이 공간에 활성영역이 라인형으로 존재한다. 활성영역 라인과 수직하고 상호간에 평행한 워드 라인(13)이 형성된다. 워드 라인(13)과 활성영역이 수직으로 교차하는 영역에 존재하는 것이 플로팅 게이트(15)이다. 플로팅 게이트(15)는 워드 라인(13)과 활성영역 사이에 형성되며, 유전막과 게이트 절연막으로 이들과 분리되어 있다. 플로팅 게이트(15)는 또한, 평면 영역상 상하로는 워드 라인(13)에 의해 한정되며, 좌우로는 활성영역 라인을 넘어 소자 분리막(11)과 일부씩 겹쳐지게 형성되어 있다. 워드 라인(13) 사이에서 워드 라인(13)을 이용한 자기정렬방식으로 소자 분리막(11)을 제거하여 기판이 드러나게 하고 소오스/드레인 이온주입을 실시하여 소오스 라인(17)이 형성된다. 워드 라인(13)을 기준으로 소오스 라인(17) 반대쪽 드레인 영역에 콘택(19)이 형성되어 있고, 콘택(19)과 접속하는 비트 라인(21)이 형성된다.
도2 내지 도4는 통상의 노어(NOR)형 플래시 메모리 장치 형성의 주요 단계를 나타내는 공정 단면도들이다. 기판의 셀 영역과 주변 회로부 저전압 및 고전압 영역의 트랜지스터 형성 과정에서 물질이 적층되고 식각되는 형태를 단계적으로 나타내고 있다. 셀 영역은 워드 라인 방향으로 트랜지스터를 절단한 단면이며, 주변 회로부는 소오스/드레인을 연결하는 방향으로 트랜지스터를 절단한 단면을 나타낸다. 또한 주변 회로부는 p채널과 n채널을 구분하지 않고 나타낸 것이다.
도2를 참조하면, 기판(10)에 소자분리막(11)이 형성된다. 그리고 버퍼 산화막(12)이 활성 영역 표면에 형성된 상태에서 불순물 웰(well) 형성을 위한 각종의 이온주입이 이루어진다. 이온주입에서는 이온주입 마스크를 영역에 따라 패터닝을 통해 형성하고, 이온주입을 실시하고, 이온주입 마스크를 제거하는 방법으로 농도 및 불순물형을 달리하는 각종 이온주입을 실시한다.
도3을 참조하면, 셀 영역에 버퍼 산화막을 제거하고, 턴넬링 게이트 절연막(121)을 형성하고, 플로팅 게이트층을 적층 및 패터닝하여 플로팅 게이트 패턴(131)을 형성한다. 그리고, 이후 ONO(Oxide Nitride Oxide)유전막(141)을 기판 전면에 적층하여 플로팅 게이트 패턴(131)을 커버한다. 이후, 포토레지스트로 셀 영역을 덮는 식각 마스크(143)를 형성하여 주변 회로부에서 유전막, 플로팅 게이트층, 활성 영역을 덮고 있는 산화막을 제거하여 활성 영역에 기판이 드러나게 한다. 그리고, 식각 마스크(143)를 제거한다.
또한, 통상적으로 고전압용 트랜지스터의 스레숄드 전압을 조절하기 위한 이온주입, 저전압용 트랜지스터의 스레숄드 전압을 조절하기 위한 이온주입이 이어진다.
도4를 참조하면, 주변 회로부에 고전압용 게이트 절연막(222')을 형성하고 주변 회로부 저전압 영역을 노출시키는 식각 마스크를 형성하여 주변회로부 저전압 영역에 형성된 고전압용 게이트 절연막을 제거한다. 식각 마스크를 제거하고 다시 저전압용 게이트 절연막(223)을 형성한다. 게이트 절연막(222',223)은 실리콘을 열산화시킨 실리콘 산화막으로 형성한다. 만약 실리콘 산화 질화막(SiON)을 형성할 경우 이 단계에서 드러나 있는 ONO 유전막(141)을 이루는 상층의 실리콘 산화막이 나이트라이드화 하여 유전율에 영향을 미칠 수 있기 때문이다.
다음으로 기판 전면에 콘트롤 게이트층(151)을 적층하고 패터닝을 통해 워드 라인을 형성한다. 셀 영역에서 워드 라인을 형성하는 과정에서 계속적인 식각을 통해 워드 라인 영역 외의 유전막과 플로팅 게이트층도 함께 제거된다. 통상, 식각 마스크 패턴과 워드 라인을 이용하는 자기정렬방식으로 소오스측에 해당하는 워드 라인 사이의 영역에 소자분리막을 제거하여 기판이 드러나게 하고, 소오스/드레인 영역에 이온주입을 실시하여 워드 라인과 나란한 소오스 라인을 형성하는 과정이 이어진다. 그리고, 주변 회로부에서는 고전압 및 저전압 트랜지스터를 위한 게이트 전극(153)이 콘트롤 게이트층(151)을 패터닝하여 형성된다.
이상과 같은 플래시 메모리 장치 형성방법에서는 통상의 유전막은 ONO막으로 이루어진다. 그리고, 유전막이 형성된 상태에서 유전막 자체에 포토레지스트가 닿는 패터닝을 실시하게 된다. 이후에도 유전막과 주변 회로부 기판이 드러난 상태로 포토레지스트 패턴을 형성하여 주변 회로부 트랜지스터의 스레숄드 전압 조절을 위한 고전압용 불순물 이온주입, 저전압용 불순물 이온주입이 이루어진다. 또한, 고전압용 게이트 절연막 형성 후 저전압 영역을 노출시키고 고전압용 게이트 절연막을 제거하는 식각 과정에서도 유전막이 포토레지스트층과 직접 닿게 된다.
이온주입이나 식각과정을 통해 결정화된 폴리머 형태의 포토레지스트를 완전히 제거하려면 과산화수소와 암모늄을 물에 희석한 용액이나 불산으로 제거해야 하나 이 경우 노출된 유전막을 손상시켜 플래시 메모리 장치의 기능에 악영향을 끼칠 수 있다. 따라서, 마스크로 사용된 포토레지스트를 제거하는 후속 단계에서, 폴리머 형태로 결정화된 포토레지스트는 애싱과 황산 보일 공정으로만 제거 될 수 밖에 없다. 그러나, 이 경우 포토레지스트가 완전히 제거되지 않고 잔여물로 남을 수 있다. 남아있는 포토레지스트의 잔여물은 유전막과 후에 생성되는 게이트 절연막의 특성을 저하 시키는 열화를 더욱 가속화 하는 작용을 한다.
또한, 기판이 드러난 상태로 포토레지스트를 사용함에 따라 포토레지스트가 전부 제거되는 경우에도, 포토레지스트에 함유된 소량의 중금속이 ONO 유전막이나 기판에 침적되어 있다가 후속 열공정에서 확산되어 유전막과 게이트 절연막들의 특성을 저하시키는 역할을 할 수 있고, 식각이나 이온주입 단계에서 기판의 결정 손상으로 완성될 소자의 기능 저하를 가져올 수 있다.
따라서, 본 발명은 이상에서 언급한 문제점을 해결하기 위한 것으로, 유전막과 게이트 절연막의 특성을 향상시킬 수 있는 플래시 메모리 장치 형성방법을 제공하는 것을 목적으로 한다.
또한, 실리콘 기판의 식각 등에 의한 손상을 최소화시켜 스레숄드 전압 이동과 변이를 줄이고, 포토레지스트 세정공정에 의한 플래시 메모리 장치의 기능상 결함 발생을 방지할 수 있는 플래시 메모리 장치 형성방법을 제공하는 것을 목적으로 한다.
도1은 통상의 노아(NOR)형 플래시 메모리의 셀부 일부를 나타내는 레이아웃이다.
도2 내지 도4는 통상의 노어(NOR)형 플래시 메모리 장치 형성의 주요 단계를 나타내는 공정 단면도들이다.
도5 내지 도11은 본 발명에 따른 플래시 메모리 장치 형성방법의 중요 단계를 나타내는 공정 단면도이다.
도12 및 도13은 본 발명의 다른 실시예에 따른 공정 단계를 나타내는 공정 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 소자분리막
12: 버퍼 절연막 13,260: 워드 라인
15: 플로팅 게이트 17: 소오스 라인
19: 콘택 21: 비트 라인
121,221: 턴넬링 게이트 절연막 131: 플로팅 게이트 패턴
141,241: 유전막 143: 식각 마스크
151: 콘트롤 게이트층 153,265: 게이트 전극
220: 포토레지스트 패턴 223: 저전압 게이트 절연막
222,222': 고전압 게이트 절연막 261: 제1 도전층
231: 플로팅 게이트 도전층 패턴 251: 콘트롤 게이트 도전층
263: 열산화막
상기 목적을 달성하기 위한 본 발명은, 기판의 셀 영역 트랜지스터의 콘트롤 게이트층과 주변 회로부 트랜지스터의 게이트층을 별도로 형성하여 실리콘 기판이나 유전막이 드러난 상태에서 이들 막과 접하여 포토레지스트 패턴이 형성되고 제거되는 것을 방지한 것에 특징이 있다.
보다 구체적인 예로서, 구동회로가 형성되는 주변 회로부에 고전압 및 저전압 영역에 게이트 절연막이 형성되고, 이들 게이트 절연막 위에 게이트층을 형성하는 단계 및 셀 영역에 턴넬용 게이트 절연막, 플로팅 게이트층, 유전막, 상기 콘트롤 게이트층으로 이루어지는 트렌지스터 구조를 형성하는 단계가 차례로 이루어지는 플래시 메모리 장치 형성방법을 들 수 있다. 즉, 셀 영역에 트렌지스터 구조를 형성하는 단계가 주변 회로부에 게이트 절연막 및 게이트층을 형성하는 단계에 비해 상대적으로 나중에 이루어진다.
한편, 주변 회로부의 고전압 및 저전압 영역에 형성되는 게이트 절연막은 각각 상이한 두께로 이루어질 수 있다. 주변 회로부에 영역에 따라 상이한 두께를 가지는 게이트 절연막 및 게이트층을 형성하는 단계는 적어도 상기 주변 회로부의 활성 영역 전체에 고전압용 게이트 절연막을 형성하는 단계, 주변 회로부의 저전압 트랜지스터 영역을 노출시키는 식각 마스크를 형성하고 상기 고전압용 게이트 절연막을 제거하는 단계, 식각 마스크를 제거하고 상기 주변 회로부의 저전압 트랜지스터 영역에 저전압용 게이트 절연막을 형성하는 단계, 저전압용 게이트 절연막이 형성된 기판에 상기 게이트층을 적층하는 단계를 구비하여 이루어질 수 있다.
셀 영역에 상기 트랜지스터 구조를 형성하는 단계는 셀 영역의 활성 영역 전체에 턴넬용 게이트 절연막을 형성하는 단계, 턴넬용 게이트 절연막이 형성된 기판에 플로팅 게이트 패턴을 형성하는 단계, 플로팅 게이트 패턴이 형성된 기판에 상기 유전막을 형성하는 단계, 유전막이 형성된 기판에 콘트롤 게이트층을 형성하는 단계 및 패터닝에 의해 워드라인을 형성하고 이 워드라인을 식각 마스크로 사용하여 유전막 및 플로팅 게이트 패턴을 자기 정합적으로 식각하는 단계를 구비하여 이루어질 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 상세히 설명하기로 한다.
도5 내지 도11은 본 발명에 따른 플래시 메모리 장치 형성방법의 중요 단계를 나타내는 공정 단면도이다.
도5를 참조하여 설명하면, 기판(10)에 소자분리막(11)이 형성된다. 그리고 100 내지 300Å의 버퍼 산화막(12)을 형성하고 미도시된 각종의 웰 형성을 위한 이온주입이 이루어진다. 특히, 주변 회로부 저전압 및 고전압 영역의 웰 형성을 위한 이온주입도 이 단계에서 전체적으로 이루어진다. 소자분리막(11)은 STI(shallow tranch isolation) 공정을 통해 이루어지고 있다. 바람직하게는 트렌치 측벽의 경사를 완만하게하여 갭 필에 유리하게 한다. 활성영역에 적층된 산화막(12)을 제거하기 위해 CMP(chemical mechanical polishing)가 사용된다.
도6을 참조하면, 주변 회로부에 기존의 버퍼 산화막(12)을 제거하고, 고전압용 게이트 절연막(222)을 새롭게 형성한다. 기판 전체에 걸쳐 고전압용 게이트 절연막(222)이 형성될 수도 있다. 이때 형성되는 게이트 절연막의 두께는 완성된 플래시 메모리 장치의 고전압용 게이트 절연막 두께에 비해 저전압용 게이트 절연막 두께만큼 얇게 형성되는 것으로 한다. 이때는 ONO 유전막이 형성되지 않은 상태이므로 종래와 달리 게이트 절연막은 실리콘 산화 질화막(SiON)으로 형성이 가능하다.
도7 및 도8을 참조하면, 주변 회로부 저전압 영역을 노출시키는 포토레지스트 패턴(220)을 기판(10)에 형성한다. 그리고, 포토레지스트 패턴(220)을 식각 마스크로 고전압용 게이트 절연막(222)을 제거하여 기판을 노출시킨다. 포토레지스트 패턴을 제거하고 열산화를 통해 얇은 저전압 게이트 절연막(223)을 형성한다. 이때 고전압용 게이트 절연막이 있는 고전압 영역에서는 조금 두꺼워진 고전압 게이트 절연막(222')이 형성된다. 그리고, 제1 도전층(261)을 적층하고 주변 회로부에만 잔류하도록 패터닝한다. 제1 도전층(261)으로는 폴리실리콘을 1000 내지 5000Å 두께로 적층하여 사용한다. 계속하여 셀 영역에서 셀 트랜지스터 스레숄드 전압 조절을 위한 이온주입과 이온주입에 따른 어닐링을 실시하고, 셀 영역의 고전압 게이트 절연막(222')을 제거하여 활성 영역의 기판을 드러낸다. 한편, 주변 회로부 저전압 영역의 게이트 절연막과 셀 영역의 턴넬링 게이트 절연막의 두께차가 없다면 저전압 영역의 게이트 절연막 형성시에 셀 영역에도 함께 턴넬링 게이트 절연막이 형성되고 셀 트랜지스터 문턱 전압 이온주입 이후 제거되지 않는 방법도 생각할 수 있다.
도9를 참조하면, 기판(10)에 열산화를 실시한다. 주변 회로부를 덮고 있는 제1 도전층(261) 표면에는 열산화막(263)이 형성되고, 기판 셀 영역의 활성영역에 턴넬링 게이트 절연막(221)으로 실리콘 산화막이 형성된다. 이때 질소를 추가하여 실리콘 기판이나 제1 도전층 표면에 실리콘 산화 질화막(SiON)이 형성될 수도 있다. 그리고, 플로팅 게이트 도전층을 적층하고 패터닝하여 플로팅 게이트 도전층 패턴(231)을 형성한다. 플로팅 게이트 도전층으로는 도핑된 폴리실리콘층이 주로 이용된다. 이때 주변 회로부에는 플로팅 게이트 도전층이 전반적으로 남아있고, 셀 영역에는 활성영역을 커버하면서 양 옆으로 일부 소자분리막(11)과 겹치도록 라인상의 플로팅 게이트 도전층 패턴(231)이 형성된다.
그리고, 기판(10)에 유전막(241)을 형성한다. 유전막(241)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 차례로 적층한 ONO막을 사용함이 일반적이다. 바람직한 ON0막 두께는 실리콘 산화막 30 내지 50Å, 실리콘 질화막 60 내지 80Å, 실리콘 산화막 40 내지 70Å이다. 유전막(241) 형성에 이어 콘트롤 게이트 도전층(251)을 형성한다. 콘트롤 게이트 도전층(251)도 폴리실리콘층으로 형성하나, 워드 라인을 이루게 되므로 전도성 향상을 위해 위에 금속 실리사이드를 형성하기도 한다. 바람직하게 1000 내지 3000Å으로 형성한다.
도10을 참조하면, 콘트롤 게이트 도전층(251)이 형성된 기판을 패턴닝하여 워드 라인(260)을 형성한다. 우선 콘트롤 게이트 도전층(251) 위에 미도시된 포토레지스트 패턴으로 식각 마스크를 형성한다. 그리고, 식각 마스크를 이용하여 콘트롤 게이트 도전층(251), 유전막(241), 플로팅 게이트 도전층 패턴(231)을 연속적으로 식각하여 셀 영역에 워드 라인(260), 유전막 패턴(241'), 플로팅 게이트(231')를 형성한다. 동시에 주변 회로부에 적층되어 있던 콘트롤 게이트 도전층, 유전막, 플로팅 게이트 도전층도 함께 제거한다. 이때 제1 도전층(261)을 감싸는 열산화막(263)이 식각 저지막의 역할을 한다. 그 다음, 포토레지스트 패턴으로 사용된 식각 마스크가 제거된다.
이어서, 도시되지 않지만 소오스측에 해당하는 워드 라인 사이의 영역에서 소자분리막을 제거하여 기판을 드러내고 드러난 기판에 이온주입을 하여 공통 소오스 라인을 형성한다. 이때, 기판 표면에 드러난 열산화막(263) 일부도 함께 제거된다. 보다 상세히 설명하면, 소자분리막 제거를 위한 식각 마스크로 포토레지스트 패턴이 형성되며, 동시에 워드 라인도 일종의 식각 마스크로 작용하는 자기정렬형 패터닝이 이루어진다. 그리고, 공통 소오스 라인이 형성되는 드러난 기판과 각 셀의 드레인 영역에 고도즈 N형 이온주입이 이루어지며, 이것에 의해 공통 소오스 라인 및 셀 트렌지스터 구조가 완성된다. 이때, 콘트롤 게이트를 이루는 폴리실리콘층(251)과 주변 회로부의 게이트층을 이루는 폴리실리콘층(261)에도 불순물 도핑이 이루어져 도전성이 향상된다.
도11에 따르면, 주변 회로부 저전압 영역 및 고전압 영역에 제1 도전층(261)에 대한 패터닝을 통해 게이트 전극(265)이 형성되고, 주변 회로부의 소오스/드레인 영역 형성을 위한 이온주입이 따른다. 이후의 공정은 통상의 CMOS(complementary Metal Oxide Silicate) 형성방법에 따라 이루어진다.
도12 및 도13은 본 발명의 다른 실시예에 따른 공정 단계를 나타내는 공정 단면도이다.
도12를 참조하면, 도8과 같은 제1 도전층(261) 형성단계에서 제1 도전층(261)을 충분한 높이, 가령 플로팅 게이트 도전층보다 두껍게 3000 내지 5000Å으로 형성하여 콘트롤 게이트 도전층(251)이 적층된 시점에서 콘트롤 게이트 도전층(251)보다 제1 도전층(261) 상면이 높거나 같게 한다.
도13에 따르면, 도12의 상태에서 기판 전면에 대한 CMP를 실시하여 평탄화를 이루고, 후속 공정을 실시할 수 있다. 이 경우 기판 단차 및 균일도를 개선하여 후속 공정의 질과 마아진을 향상시킬 수 있다.
본 발명에 따르면, ONO 유전막이나 기판이 드러난 상태에서 포토레지스트를 적층하고 제거하는 공정을 줄이거나 없앨 수 있으므로 유전막 및 게이트 절연막의 품질 향상을 가져올 수 있다. 또한, 이들 막질과 밀접한 연관을 가지는 플래시 메모리 장치의 지속 특성과 유지 특성을 향상시킬 수 있다.
그리고, 미량 중금속에 의한 플래시 메모리 장치의 계속적인 열화나 스레숄드 전압의 변이를 막아 소자 및 장치의 안정성, 신뢰성을 높일 수 있으며, 소자 결함으로 인한 불량이 적어지므로 양산성 있는 공정 개발을 가능하게 한다.
Claims (10)
- 기판상에 셀 영역과 주변 회로부를 가지는 플래시 메모리 장치를 형성하는 방법에 있어서,상기 주변 회로부의 기판 상에 게이트 절연막 및 게이트 도전층을 형성하는 단계,상기 셀 영역의 기판 상에 턴넬링 게이트 절연막을 형성하고 상기 주변 회로부의 게이트 도전층 상에 열산화막을 형성하는단계,상기 턴넬링 게이트 절연막 및 상기 열산화막 상에 상기 게이트 도전층보다 얇은 플로팅 게이트 도전층을 형성하는 단계,상기 플로팅 게이트 도전층을 패터닝 하여 상기 셀 영역의 활성영역을 덮는 플로팅 게이트 도전층 패턴을 형성하되, 상기 주변 회로부 상에는 상기 플로팅 게이트 도전층을 잔류시키는 단계,상기 셀 영역의 플로팅 게이트 도전층 패턴과 상기 주변 회로부에 잔류하는 플로팅 게이트 도전층 상에 유전막 및 콘트롤 게이트 도전층을 차례로 형성하는 단계,상기 셀 영역 상의 상기 콘트롤 게이트 도전층, 상기 유전막, 상기 플로팅 게이트 도전층 패턴을 패터닝하여 워드라인, 유전막 패턴, 플로팅 게이트를 형성하되, 상기 주변 회로부 상의 상기 콘트롤 게이트 도전층, 상기 유전막, 상기 플로팅 게이트 도전층을 제거하는 단계,상기 주변 회로부의 게이트 도전층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치 형성방법.
- 제 1 항에 있어서,상기 주변 회로부의 기판 상에 게이트 절연막 및 게이트 도전층을 형성하는 단계는,상기 셀 영역 및 주변 회로부의 기판 상에 고전압용 게이트 절연막을 형성하는 단계,상기 주변 회로부의 저전압 트랜지스터 영역에서 상기 고전압용 게이트 절연막을 제거하는 단계,상기 저전압 트랜지스터 영역에 저전압용 게이트 절연막을 형성하는 단계,상기 주변 회로부의 저전압용 게이트 절연막 및 고전압용 게이트 절연막 상에 상기 게이트 도전층을 형성하는 단계,상기 셀 영역 상의 고전압용 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치 형성방법.
- 제2항에 있어서,상기 주변 회로부의 저전압용 게이트 절연막과 상기 턴넬링 게이트 절연막이 함께 이루어지는 것을 특징으로 하는 플래시 메모리 장치 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 콘트롤 게이트 도전층, 상기 유전막, 상기 플로팅 게이트 도전층을 상기 주변 회로부에서 제거할 때, 상기 열산화막이 식각 저지막으로 사용되는 것을 특징으로 하는 플래시 메모리 장치 형성방법.
- 삭제
- 삭제
- 기판상에 셀 영역과 주변 회로부를 가지는 플래시 메모리 장치를 형성하는 방법에 있어서,상기 주변 회로부의 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역의 기판상에 고전압용 게이트 절연막을 형성하는 단계,상기 저전압 트랜지스터 영역에서 상기 고전압용 게이트 절연막을 제거하는 단계,상기 저전압 트랜지스터 영역에 저전압용 게이트 절연막을 형성하는 단계,상기 주변 회로부의 기판 상에 게이트 도전층을 형성하는 단계,상기 셀 영역의 기판 상에 상기 턴넬링 게이트 절연막을 형성하고 상기 게이트 도전층 상에 열산화막을 형성하는 단계,상기 턴넬링 게이트 절연막 및 상기 열산화막 상에 상기 게이트 도전층보다 얇은 플로팅 게이트 도전층을 형성하는 단계,상기 플로팅 게이트 도전층을 패터닝하여 상기 셀 영역의 활성영역을 덮는 플로팅 게이트 도전층 패턴을 형성하는 단계,상기 셀 영역의 플로팅 게이트 도전층 패턴 및 상기 주변 회로부 상의 상기 열산화막 상에 유전막 및 콘트롤 게이트 도전층을 차례로 형성하는 단계,상기 반도체 기판 전면을 CMP(Chemical Mechanical Polishing) 하여 평탄화 하는 단계,상기 셀 영역 상에 노출된 상기 콘트롤 게이트 도전층, 상기 유전막, 상기 플로팅 게이트 도전층 패턴을 차례로 식각하여 상기 셀 영역에 워드라인, 유전막 패턴, 플로팅 게이트를 형성하는 단계,상기 주변 회로부 상에 노출된 상기 게이트 도전층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치 형성방법.
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