KR100632954B1 - 씨모스 이미지센서 및 그 제조방법 - Google Patents
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Abstract
씨모스 이미지센서 및 그 제조방법을 제공한다. 이 씨모스 이미지 센서는 플릭커 노이즈가 우려되는 영역에는 기판과의 계면에 트랩밀도가 낮은 게이트 절연막이 형성되고, 불순물의 침투방지가 요구되는 영역에는 확산방지층을 포함하는 게이트 절연막이 형성된다. 그 결과, PMOS트랜지스터와 같이 도우핑된 불순물의 침투에 의해 오동작될 수 있는 트랜지스터의 게이트 절연막에 확산 방지층을 형성하되, 플릭커 노이즈가 우려되는 아날로그 영역에 형성된 트랜지스터의 게이트 절연막은 기판과의 계면에서 트랩밀도가 낮은 절연막으로 형성할 수 있다.
씨모스, 이미지센서, 플릭커, 노이즈
Description
도 1은 일반적인 씨모스 이미지 센서의 구조를 나타낸 평면도.
도 2는 일반적인 씨모스 이미지 센서의 화소를 나타낸 등가회로도.
도 3은 본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서의 화소를 나타낸 등가회로도.
도 4a는 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 일부를 나타낸 단면도.
도 4b 내지 도 4e는 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도.
도 5a는 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 일부를 나타낸 단면도.
도 5b 내지 도 5d는 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도.
도 6은 플라즈마 질화처리에 의한 실리콘 산화막의 질화처리 효과를 설명하기 위한 그래프.
도 7 및 도 8은 플릭커 노이즈가 씨모스 이미지 센서의 출력에 미치는 영향 을 확인하기 위하여 랜덤 노이즈를 측정한 그래프.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
씨모스 이미지 센서는 씨모스 제조 기술을 이용하여 제조되며, 광학적 신호를 전기적 신호로 변환하는 소자로서, 빛에 의해 생성된 신호전하를 전압으로 변환하고 신호처리 과정을 거쳐 화상정보로 재현한다. 씨모스 이미지 센서는 모스 트랜지스터를 이용하여 화소의 전기적 신호를 출력하는 스위칭 방식을 채택하고 있다.
도 1은 일반적인 씨모스 이미지 센서의 구조를 나타낸 평면도이다.
도 2는 일반적인 씨모스 이미지 센서의 화소를 나타낸 등가회로이다.
도 1을 참조하면 일반적인 씨모스 이미지 센서는 복수의 화소들(18)이 행 및 열로 배열된 화소배열부(pixel array; 10)와, 상기 화소의 열을 어드레싱하고 전기적 신호를 출력하기 위한 아날로그 블록(analog block; 12)과, 상기 화소의 행을 어드레싱하기 위한 열 구동블록(row driving block; 14)과, 화소의 데이터를 임시 저장하는 출력 버퍼(15)와, 아날로그 신호를 디지털 신호로 변경하고 외부시스템과의 인터페이스 역할을 하며 프로그램된 정보에 따라 칩의 동작을 제어하는 디지털 제어 블록(digital control block; 16)으로 구성된다. 씨모스 이미지 센서의 단위 화소는 여러가지 형태가 있지만 일반적으로 3-트랜지스터 구조 또는 4-트랜지스터 구조가 사용된다. 도 2에 도시된 것과 같이, 4-트랜지스터 구조의 씨모스 이미지 센서는 빛을 신호전하로 변환하는 광전변환소자로서 포토다이오드(PD) 및 포토다이오드(PD)에서 생성된 신호전하를 일시적으로 저장하는 플로팅확산영역(FD)을 구비하고 있다. 또한, 씨모스 이미지 센서는 포토다이오드(PD)에서 생성된 신호전하를 플로팅 확산영역(FD)로 운송하기 위한 트랜스퍼 트랜지스터(Tx), 플로팅 확산영역(FD)의 포텐셜을 초기화 하는 리셋 트랜지스터(Rx), 스위칭 및 어드레싱을 위한 선택 트랜지스터(Sx) 및 플로팅 확산영역(FD)에 저장되는 전하에 동기되어 소오스 팔로어(source follower)역할을 하는 드라이브 트랜지스터(Dx)를 구비하고 있다.
아날로그 블록(12) 및 디지털 제어 블록(16)에는 프로그램된 정보에 따라 칩의 동작을 제어하고, 화소의 전압을 감지하여 전압을 증폭하고 아날로그 신호를 디지털 신호로 변환하는 등의 다양한 동작을 수행하기 위한 회로들이 배치되어 있다. 이미지 센서의 집적도를 향상시키기 위하여 포토다이오드의 크기를 축소함에 따라 출력전압이 낮아지고 있고, 신호의 처리속도 향상 및 낮은 출력전압 제어를 위하여 다양한 동작을 수행하는 회로에 낮은 구동전압의 트랜지스터가 요구된다.
트랜지스터를 이용하여 전기적 신호를 출력하는 씨모스 이미지 센서는 화소의 크기가 축소되더라도 큰 출력전압의 구동범위(dynamic rage)가 유지되는 것이 요구된다. 포토다이오드의 크기가 축소됨에 따라 포화신호(saturation signal)가 감소되지만 화소의 노이즈를 줄임으로써 구동범위를 증가시킬 수 있다. 본 발명의 기술적 과제는 화소의 노이즈를 줄임으로써 화소의 크기가 축소되더라도 큰 출력전압의 구동범위를 유지할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 플릭커 노이즈가 우려되는 영역에는 기판과의 계면에 트랩밀도가 낮은 게이트 절연막이 형성된 씨모스 이미지 센서를 제공한다. 이 이미지 센서는 광전변환 영역, 부유확산층 및 드라이브 트랜지스터를 포함하는 화소 배열부를 포함한다. 상기 드라이브 트랜지스터의 게이트 전극은 기판과의 트랩밀도가 낮은 절연막으로 형성된다. 예컨대, 상기 드라이브 트랜지스터의 게이트 전극은 실리콘 산화막으로 형성될 수 있다.
이 이미지 센서는 PMOS 트랜지스터를 구비한 주변회로로서 디지털 제어 블록을 포함한다. 상기 PMOS 트랜지스터의 게이트 절연막은 붕소의 침투를 방지할 수 있는 절연막으로 형성될 수 있다. 예컨대, 상기 PMOS 트랜지스터의 게이트 절연막은 질화된 실리콘 산화막으로 형성될 수 있다. 이 때, 질소의 농도는 기판과 접하는 부분보다 게이트 전극과 접하는 부분이 더 높을 수도 있고 낮을 수도 있다.
본 발명의 일 실시예에서 PMOS 트랜지스터의 붕소 침투를 방지하기 위하여 적어도 디지털 제어 블록의 PMOS 트랜지스터의 게이트 절연막은 붕소침투 방지막으로 형성된 것이 특징이다. 이 때, 아날로그 신호가 처리되는 영역에서 플릭커 노이즈가 발생하는 것을 방지하기 위하여 플릭커 노이즈의 발생이 예상되는 영역의 게이트 절연막은 계면과의 트랩밀도가 낮은 절연막으로 형성된 것이 특징이다. 상기 기술적 과제를 달성하기 위하여 본 발명은 불순물 확산 방지가 요구되는 영역에 불순물 확산방지층을 포함하는 게이트 절연막을 형성하고, 플릭커 노이즈 발생이 예상되는 영역의 게이트 절연막에는 기판과 계면에서 트랩밀도가 낮은 절연막을 형성한다. 구체적으로 이 방법은 기판에 화소배열부를 포함하는 아날로그부와 디지털 제어 블록을 포함하는 디지털부를 정의하고, 상기 아날로그부 및 상기 디지털부에 각각 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막을 형성하기 전에 기판의 표면을 수소 베이크 처리하여 씨모스 이미지 센서의 암전류를 감소시키고 표면 결함에 따른 노이즈 발생을 억제할 수 있다. 상기 디지털부에서 소정영역의 게이트 절연막에 불순물 확산방지층을 형성한다. 이 때, PMOS트랜지스터가 형성되는 영역의 게이트 절연막에 불순물 확산방지층을 형성하는 것이 바람직하다. 상기 게이트 절연막 및 상기 불순물 확산방지층이 형성된 게이트 절연막 상에 게이트 패턴을 형성한다.
플릭커 노이즈 발생을 억제하기 위하여 상기 게이트 절연막은 기판과의 계면에서 트랩밀도가 낮은 실리콘 산화막으로 형성할 수 있다. 또한, 상기 불순물 확산방지층은 게이트 절연막의 전면에 형성하거나, 불순물의 침투방지가 요구되는 지역에 선택적으로 형성할 수 있다. 예컨대, 붕소의 침투를 방지하기 위하여 PMOS 트랜지스터가 형성되는 영역의 게이트 절연막에 불순물 확산층을 형성할 수 있다.
상기 불순물 확산 방지층은 플라즈마 질화공정으로 형성할 수 있고, 게이트 절연막이 실리콘 산화막인 경우, 상기 플라즈마 질화공정으로 실리콘산화막을 질화하여 불순물 확산 방지층을 형성할 수 있다. 플릭커 노이즈의 발생을 억제함과 동 시에 불순물의 침투를 방지하기 위하여 상기 아날로그부의 게이트 절연막은 제 1 두께로 형성하고, 상기 디지털부의 게이트 절연막은 제 2 두께로 형성하여 불순물 확산 방지층을 형성할 수 있다. 이 경우, 플라즈마 질화공정을 이용하여 제 2 두께의 게이트 절연막이 질화될 때, 제 2 두께보다 두꺼운 제 1 두께를 가지는 게이트 절연막은 상부의 일부분만 질화될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서의 화소를 나타낸 등가회로도이다.
도 3을 참조하면, 본 발명의 이미지 센서는 도 1 및 도 2에 도시된 일반적인 이미지 센서의 배치 및 화소 구조를 가질 수 있다. 그러나, 본 발명은 도 1 및 도 2에 도시된 구조에 제한되지 않고 씨모스 이미지 센서의 다양한 구조에 적용될 수 있다. 다시 말해서, 결정의 표면에서 전하의 생성 및 재결합에 의해 유발될 수 있 는 플릭커 노이즈를 막으면서 도우핑된 불순물의 침투에 의해 회로의 오동작을 방지하는 것이 요구되는 모든 씨모스 이미지 센서에 본 발명은 적용될 수 있다.
종래의 씨모스 이미지 센서와 달리, 본 발명에 따른 씨모스 이미지 센서는 플릭커 노이즈 발생을 억제하기 위하여 적어도 드라이브 트랜지스터(Dx)의 게이트 절연막은 기판과의 계면 트랩밀도가 낮은 절연막으로 형성된 것이 특징이다. 이 때, 상기 드라이브 트랜지스터(Dx)의 게이트 절연막은 순수한 실리콘 절연막으로 형성되거나, 기판과 접하는 부분은 순수한 실리콘 절연막이고 그 상부에 질화된 실리콘 절연막이 더 형성된 것일 수 있다.
본 발명에 따른 씨모스 이미지 센서는 여기에 제한되지 않고 드라이브 트랜지스터(Dx)의 게이트 절연막 뿐만 아니라 아날로그 신호가 처리되는 아날로그부에 구비된 트랜지스터의 게이트 절연막을 계면밀도가 낮은 절연막으로 형성함으로써 플릭커 노이즈에 따른 아날로그 신호의 변화를 억제할 수 있다.
도 4a는 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 일부를 나타낸 단면도이다.
도 4a를 참조하면, 이 이미지 센서는 플릭커 노이즈 억제가 요구되는 아날로그부와 도우핑된 불순물의 침투 방지가 요구되는 디지털부를 구비한다.
상기 아날로그부는 화소배열부를 포함하고, 상기 디지털부는 디지털 제어 블록을 포함한다. 상기 반도체 기판에 웰 영역(도시안함) 및 소자분리막(52)이 형성되어 있고, 상기 아날로그부에 포토다이오드와 같은 광전변환소자(70) 및 신호전하를 저장하는 부유확산영역(72)이 형성된다. 상기 아날로그부의 기판 상에는 상기 광전변환소자(70)에서 생성된 신호전하를 상기 부유확산영역(72)으로 전송하기 위한 트랜스퍼 트랜지스터의 게이트 전극(62)과, 상기 부유확산영역(72)에 정전원(VDD)를 연결하여 상기 부유확산영역(72)의 포텐셜을 초기화 하기 위한 리셋 트랜지스터의 게이트 전극(64)과, 상기 부유확산영역(72)에 전기적으로 연결된 드라이브 트랜지스터의 게이트 전극(66)이 형성되어 있다. 상기 드라이브 트랜지스터의 게이트 전극(66)은 상기 부유확산영역(72)에 저장되는 전하에 의해 게이트 전압이 변경되어 출력단(out)으로 시그널의 변화를 유도하는 소오스 팔로어 트랜지스터의 게이트 전극에 해당한다.
씨모스 이미지 센서에서 상기 아날로그부에는 디지털부보다 높은 전압에서 동작되는 고전압 트랜지스터가 사용되고, 상기 디지털부에는 아날로그부보다는 낮은 전압에서 동작되는 저전압 트랜지스터가 포함된다. 예컨대, 상기 고전압 트랜지스터는 2.8볼트의 고전압 동작하고, 상기 저전압 트랜지스터는 이보다 낮은 1.8 볼트의 저전압 동작한다. 따라서, 상기 트랜스퍼 트랜지스터의 게이트 전극(62), 상기 리셋 트랜지스터의 게이트 전극(64) 및 상기 드라이브 트랜지스터의 게이트 전극(66)과 기판 사이에는 각각 제 1 두께의 고전압 게이트 절연막(104)가 형성될 수 있다. 씨모스 이미지 센서에서 아날로그부의 기판 표면에서 플릭커 노이즈가 유발되지는데, 특히 소오스 팔로어 역할을 하는 드라이브 트랜지스터의 게이트 절연막과 기판과의 계면에서 트랩밀도가 높은 경우 플릭커 노이즈가 심화된다. 따라서, 고전압 게이트 절연막(104)은 기판과의 계면에서 트랩밀도가 낮은 것이 아날로그부의 플릭커 노이즈를 억제하는데 효과적이다. 본 발명의 제 1 실시예에서 상기 고전 압 게이트 절연막(104)은 트랩밀도가 낮은 절연막으로, 예컨대 실리콘 산화막으로 형성할 수 있다.
상기 디지털부는 외부시스템과의 인터페이스 및 프로그램 정보에 따라 이미지 센서의 동작을 제어하는 등 다양한 동작을 위한 회로들이 배치된다. 이들 회로를 구성하기 위하여 상기 디지털부에는 PMOS트랜지스터가 배치될 수 있다. 상기 소자분리막(52)에 의해 한정된 활성영역 상에 주변회로 트랜지스터의 게이트 전극(68)이 형성되고, 상기 주변회로 트랜지스터의 게이트 전극(68)과 기판 사이에는 각각 제 2 두께의 게이트 절연막(106)이 형성된다. 씨모스 이미지 센서의 디지털부에는 저전압 트랜지스터가 형성되는 것이 화소크기의 축소에 따른 포화신호의 감소에 대응할 수 있고, 낮은 동작전압 및 고속동작에 적합하다. 또한, PMOS트랜지스터에서 기판 또는 게이트 전극에 도우핑된 불순물의 침투, 예컨대 붕소의 침투(boron penetration)를 방지하기 위하여 주변회로 트랜지스터의 게이트 절연막(106)은 불순물 확산 방지층을 포함하는 절연막인 것이 바람직하다. 상기 게이트 절연막(106)은 저전압 동작을 위하여 아날로그부에 형성된 제 1 두께의 게이트 절연막(104)보다 얇은 두께를 가진다. 예컨대, 상기 아날로그부의 게이트 절연막(104)는 7 ㎚ 두께로 형성할 수 있고, 상기 디지털부의 게이트 절연막(106)은 4 ㎚ 두께로 형성할 수 있다. 따라서, 디지털부의 저전압 트랜지스터들은 불순물 확산 방지층을 포함하는 게이트 절연막을 가질 수 있는데, 적어도 PMOS트랜지스터는 불순물 확산 방지층을 포함하는 게이트 절연막을 가질 수 있다. 상기 불순물 확산 방지층은 도시된 것과 같이, 상기 게이트 절연막(106)의 전체에 분포되거나, 상기 게이트 절연막(106)과 기판(50)의 계면 또는 상기 게이트 절연막(106)과 게이트 전극(68)의 게면에 형성될 수도 있다. 예컨대, 상기 디지털부의 게이트 절연막(106)은 질화된 실리콘 산화막일 수 있는데, 이 때, 상기 게이트 절연막(106)은 상기 기판(50)과 접하는 부분에 비해 상기 게이트 전극(68)과 접하는 부분의 질소 농도가 더 높은 질화된 실리콘 산화막이거나, 상기 기판과 접하는 부분에 비해 상기 게이트 전극(68)과 접하는 부분의 질소 농도가 더 낮은 질화된 실리콘 산화막이다. 이는 실리콘 산화막의 질화 방법에 따라 질소의 농도 구배가 달라지는데 기인한다.
본 발명의 제 1 실시예는 플릭커 노이즈의 억제가 요구되는 아날로그부의 게이트 절연막은 기판과의 계면에서 트랩밀도가 낮은 절연막으로 형성되고, 불순물의 침투를 방지하기 위하여 디지털부의 게이트 절연막은 불순물 확산 방지층을 포함한다. 이 때, 아날로그부의 게이트 절연막은 기판과의 계면에서 트랩밀도가 낮은 것이 요구되기 때문에 게이트 전극과 접하는 부분, 다시말해서 게이트 절연막의 상부에는 트랩밀도가 높은 절연막이 형성되어도 무방하다.
도 4b 내지 도 4e는 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도.
도 4b를 참조하면, 아날로그부 및 디지털부가 구비될 반도체 기판(50)에 불순물을 주입하여 웰 영역(도시 안함)을 형성하고, 기판 상에 소자분리막(52)을 형성한다. 트랜지스터의 문턱전압 조절을 위하여 기판의 표면에 채널이온주입을 실시할 수 있다.
상기 아날로그부에 고전압 게이트 절연막(54)을 형성하고, 상기 디지털부에 저전압 게이트 절연막(56)을 형성한다. 기판의 표면에 게이트 절연막을 형성하기 전에 기판 표면을 수소 베이크 처리(hydrogen prebake)하여 반도체 기판(50)의 표면을 큐어링할 수도 있다. 상기 고전압 게이트 절연막(54)은 반도체 기판(50)과의 계면에서 트랩밀도가 낮은 절연막으로써 실리콘 산화막으로 형성할 수 있다. 이 때, 실리콘 산화막은 열처리에 의한 열산화막 또는 라디칼 산화공정을 적용하여 형성할 수 있다. 예컨대, 열처리에 의한 실리콘 산화막인 경우 퍼니스에서 900℃ 내지 1100℃ 온도의 산소 분위기에서 형성할 수 있다. 상기 저전압 게이트 절연막(56)은 질화된 실리콘 산화막으로 형성할 수 있다. 상기 저전압 게이트 절연막(56)은 질소어닐링 방법으로 형성할 수 있다. 이 경우, 상기 기판(50) 상에 실리콘 산화막을 사용하여 저전압 게이트 절연막(56)을 형성하고, 800℃ 내지 1000℃의 질소 분위기에서 상기 저전압 게이트 절연막(56)을 어닐링하여 질화된 저전압 게이트 절연막(56)을 형성한 후 아날로그부의 저전압 게이트 절연막(56)을 제거하고 상기 고전압 게이트 절연막(54)을 형성할 수 있다.
질소어닐링을 이용하여 질화된 실리콘 산화막을 형성하는 경우 실리콘 산화막으로 확산된 질소 원자가 실리콘 산화막과 기판과의 계면에 축적되어 기판과의 계면으로부터 상부로 갈수록 질소의 농도 구배가 낮아지는 구조를 가질 수 있다.
상기 고전압 게이트 절연막(54)은 아날로그부의 동작전압에 적합한 두께로, 예컨대 2.8 볼트에서 동작하는 트랜지스터인 경우 약 7 ㎚ 두께로 형성할 수 있고, 상기 저전압 게이트 절연막(56)은 고속·저전압 동작에 적합한 두께로, 예컨대 1.8 볼트에서 동작하는 트랜지스터인 경우 약 4 ㎚ 두께로 형성할 수 있다. 상기 고전 압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56)은 동일한 두께를 가질 수도 있다.
이와 다른 방법으로 도 4c에 도시된 것과 같이, 플라즈마 질화공정을 이용하여 디지털부에 게이트 절연막을 형성할 수 있다.
도 4c를 참조하면, 아날로그부에 고전압 게이트 절연막(54)을 형성하고 디지털부에 저전압 게이트 절연막(56)을 형성한다. 이 때에도 상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56)은 열처리에 의한 산화공정 또는 라디칼 산화공정을 적용하여 형성할 수 있고, 열처리에 의한 실리콘 산화막인 경우 퍼니스에서 900℃ 내지 1100℃ 온도의 산소 분위기에서 형성할 수 있다. 상기 게이트 절연막이 형성된 기판 상에 마스크층(58)을 형성한다. 이 때, 상기 아날로그부는 상기 마스크층(58)으로 덮이고, 상기 디지털부의 저전압 게이트 절연막(56)은 노출된다. 이 때, 상기 마스크층(58)은 상기 아날로그부에서 플릭커 노이즈가 우려되는 영역, 즉 기판과 게이트 절연막의 계면에 낮은 트랩밀도가 요구되는 영역을 덮는다. 또한, 상기 디지털부에서 불순물 침투로 인해 트랜지스터의 오동작이 발생할 수 있는 부분, 특히 PMOS트랜지스터가 형성되는 부분의 저전압 게이트 절연막(56)이 노출될 수 있다.
아날로그부에도 PMOS트랜지스터가 형성될 수 있는데, 플릭커 노이즈의 영향이 미미한 부분인 경우, 상기 아날로그부에서 PMOS트랜지스터가 형성되는 영역의 고전압 게이트 절연막(54)도 노출될 수 있으며 디지털부에 NMOS트랜지스터가 형성되는 영역은 상기 마스크층(58)으로 덮여질 수도 있다.
상기 마스크층(58)을 저지층(barrier layer)로 사용하여 기판 상에 노출된 게이트 절연막에 불순물 확산 방지층을 형성한다. 그 결과, 상기 마스크층(58)에 덮이지 않고 노출된 게이트 절연막은 불순물 확산 방지층이 형성된 절연막(56a)로 변환된다. 상기 불순물 확산 방지층은 질화된 실리콘산화막일 수 있다. 예컨대, 상기 마스크층(58)을 질화 저지층(nitridation barrier layer)로 사용하여 상기 실리콘산화막을 플라즈마 질화처리하여 질화된 실리콘산화막(56)으로 변환할 수 있다. 예컨대, 상기 플라즈마 질화처리는 챔버 내부 압력 20 mTorr 내지 12 Torr의 상온에서 50 내지 5000 sccm의 질소함유 가스를 챔버 내에 공급하여 플라즈마 파워 50 Watt 내지 200 Watt의 조건에서 실시할 수 있다.
도 4d를 참조하면, 상기 마스크층(58)을 제거하고, 상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56a)을 노출시킨다. 결과적으로, 기판 상에 형성된 고전압 게이트 절연막(54) 및 저전압 게이트 절연막(56a)은 실리콘산화막으로 이루어진 부분과 질화된 실리콘산화막으로 이루어진 부분으로 구분된다. 실리콘산화막 부분은 화소배열부와 같이 낮은 트랩밀도가 요구되는 영역이고, 질화된 실리콘산화막으로 이루어진 부분은 PMOS트랜지스터와 같이 불순물의 확산방지가 요구되는 영역이다.
도 4e를 참조하면, 상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56) 상에 게이트 전극을 형성한다. 이 때, 아날로그부에 해당하는 화소배열부에 트랜스퍼 트랜지스터의 게이트 전극(62), 리셋 트랜지스터의 게이트 전극(64) 및 드라이브 트랜지스터의 게이트 전극(66)이 형성되고, 칩을 동작하고 이미지를 재현하기 위한 주변회로의 트랜지스터 게이트 전극(68)이 형성된다. 주변회로의 트랜지스터 게이트 전극(68)은 디지털부 및 아날로그부에도 형성될 수 있으며, 앞서 언급한 바와 같이 적어도 디지털부의 PMOS트랜지스터의 게이트 전극은 질화된 실리콘산화막인 저전압 게이트 절연막(56) 상에 형성될 수 있다.
결과적으로, 상기 화소배열부의 트랜지스터 게이트 전극들 하부에 각각 낮은 트랩밀도를 가지는 게이트 절연막(104)가 형성되고, 디지털부의 트랜지스터 게이트 전극의 하부에는 불순물확산 방지층이 형성된 게이트 절연막(106)이 형성된다. 적어도, 상기 아날로그부에서 플릭커 노이즈가 우려되는 영역에는 트랩밀도가 낮은 게이트 절연막이 형성되고, 적어도 불순물 침투로 인해 트랜지스터의 오동작이 우려되는 부분에는 불순물 확산 방지층을 포함하는 게이트 절연막이 형성될 수 있다.
또한, 플릭커 노이즈 및 불순물 침투의 영향이 미미한 부분인 경우, 상기 아날로그부에서 PMOS트랜지스터에도 불순물 확산 방지층을 포함하는 게이트 절연막이 포함될 수 있으며 디지털부의 NMOS트랜지스터에도 불순물 확산 방지층이 형성되지 않은 게이트 절연막이 포함될 수 있다.
도 5a는 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 일부를 나타낸 단면도이다.
본 발명의 제 2 실시예는 기판과의 계면은 트랩밀도가 낮으면서, 상부에는 불순물 확산 방지층이 형성된 게이트 절연막이 아날로그부에 형성된 씨모스 이미지 센서에 관한 것이다.
도 5a를 참조하면, 제 1 실시예와 마찬가지로, 이 이미지 센서는 플릭커 노 이즈 억제가 요구되는 아날로그부와 도우핑된 불순물의 침투 방지가 요구되는 디지털부를 구비한다. 상기 아날로그부는 화소배열부를 포함하고, 상기 디지털부는 디지털 제어 블록을 포함한다. 상기 반도체 기판에 웰 영역(도시안함) 및 소자분리막(52)이 형성되어 있고, 상기 아날로그부에 포토다이오드와 같은 광전변환소자(70) 및 신호전하를 저장하는 부유확산영역(72)가 형성된다. 상기 아날로그부의 기판 상에는 상기 광전변환소자(70)에서 생성된 신호전하를 상기 부유확산영역(72)으로 전송하기 위한 트랜스퍼 트랜지스터의 게이트 전극(62)과, 상기 부유확산영역(72)에 정전원(VDD)를 연결하여 상기 부유확산영역(72)의 포텐셜을 초기화 하기 위한 리셋 트랜지스터의 게이트 전극(64)과, 상기 부유확산영역(72)에 전기적으로 연결된 드라이브 트랜지스터의 게이트 전극(66)이 형성되어 있다. 상기 드라이브 트랜지스터의 게이트 전극(66)은 상기 부유확산영역(72)에 저장되는 전하에 의해 게이트 전압이 변경되어 출력단(out)으로 시그널의 변화를 유도하는 소오스 팔로어 트랜지스터의 게이트 전극에 해당한다.
이 실시예에서도 상기 아날로그부에는 디지털부보다 높은 전압에서 동작되는 고전압 트랜지스터가 사용되고, 상기 디지털부에는 아날로그부보다는 낮은 전압에서 동작되는 저전압 트랜지스터가 포함된다. 예컨대, 상기 고전압 트랜지스터는 2.8볼트의 고전압 동작하고, 상기 저전압 트랜지스터는 이보다 낮은 1.8 볼트의 저전압 동작한다. 따라서, 상기 트랜스퍼 트랜지스터의 게이트 전극(62), 상기 리셋 트랜지스터의 게이트 전극(64) 및 상기 드라이브 트랜지스터의 게이트 전극(66)과 기판 사이에는 각각 제 1 두께의 고전압 게이트 절연막(104a)가 형성될 수 있다. 씨모스 이미지 센서에서 아날로그부의 기판 표면에서 플릭커 노이즈가 유발되지는데, 특히 소오스 팔로어 역할을 하는 드라이브 트랜지스터의 게이트 절연막과 기판과의 계면에서 트랩밀도가 높은 경우 플릭커 노이즈가 심화된다. 따라서, 고전압 게이트 절연막(104a)은 기판과의 계면에서 트랩밀도가 낮은 것이 아날로그부의 플릭커 노이즈를 억제하는데 효과적이다. 상기 고전압 게이트 절연막(104a)은 트랩밀도가 낮은 절연막으로 형성되고 그 상부에는 불순물 확산방지층(110)이 형성되어 있다. 예컨대 상기 고전압 게이트 절연막(104a)은 그 상부가 질화된 실리콘 산화막일 수 있다.
상기 디지털부는 외부시스템과의 인터페이스 및 프로그램 정보에 따라 칩의 동작을 제어하는 등 다양한 동작을 위한 회로들이 배치된다. 이들 회로를 구성하기 위하여 상기 디지털부에는 PMOS트랜지스터가 배치될 수 있다. 상기 소자분리막(52)에 의해 한정된 활성영역 상에 주변회로 트랜지스터의 게이트 전극(68)이 형성되고, 상기 주변회로 트랜지스터의 게이트 전극(68)과 기판 사이에는 각각 제 2 두께의 게이트 절연막(106)이 형성된다. 씨모스 이미지 센서의 디지털부에는 저전압 트랜지스터가 형성되는 것이 화소크기의 축소에 따른 포화신호의 감소에 대응할 수 있고, 낮은 동작전압 및 고속동작에 적합하다. 또한, PMOS트랜지스터에서 기판 또는 게이트 전극에 도우핑된 불순물의 침투, 예컨대 붕소의 침투(boron penetration)를 방지하기 위하여 주변회로 트랜지스터의 게이트 절연막(106)은 불순물 확산 방지층을 포함하는 절연막인 것이 바람직하다. 상기 게이트 절연막(106)은 저전압 동작을 위하여 아날로그부에 형성된 제 1 두께의 게이트 절연막(104)보 다 얇은 두께를 가진다. 예컨대, 상기 아날로그부의 게이트 절연막(104)는 7 ㎚ 두께로 형성할 수 있고, 상기 디지털부의 게이트 절연막(106)은 4 ㎚ 두께로 형성할 수 있다. 따라서, 상기 디지털부의 게이트 절연막(106)이 기판과의 계면까지 불순물 확산층이 형성되더라고 상기 아날로그부의 게이트 절연막(104a)는 그 상부에만 불순물 확산층(110)이 형성되어 있을 수 있다. 특히, 붕소의 침투에 의해 오동작이 유발될 수 있는 PMOS트랜지스터는 불순물 확산 방지층을 포함하는 게이트 절연막(106)을 가질 수 있다.
상기 불순물 확산 방지층은 도시된 것과 같이, 상기 게이트 절연막(106)의 전체에 분포되거나, 상기 게이트 절연막(106)과 기판(50)의 계면 또는 상기 게이트 절연막(106)과 게이트 전극(68)의 게면에 형성될 수도 있다. 예컨대, 상기 디지털부의 게이트 절연막(106)은 질화된 실리콘 산화막일 수 있는데, 이 때, 상기 게이트 절연막(106)은 상기 기판(50)과 접하는 부분에 비해 상기 게이트 전극(68)과 접하는 부분의 질소 농도가 더 높은 질화된 실리콘 산화막이거나, 상기 기판과 접하는 부분에 비해 상기 게이트 전극(68)과 접하는 부분의 질소 농도가 더 낮은 질화된 실리콘 산화막이다. 이는 실리콘 산화막의 질화 방법에 따라 질소의 농도 구배가 달라지는데 기인한다.
본 발명에서 상기 불순물 확산 방지층은 붕소와 같은 불순물 침투에 취약한 PMOS트랜지스터의 게이트 절연막에 포함되는 것이 바람직하고, 트랩밀도가 낮은 게이트 절연막은 플릭커 노이즈가 우려되는 영역에 형성되는 것이 바람직하다. 따라서, 디지털부 뿐만 아니라 아날로그부의 아날로그 버퍼 및 가변증폭부 등과 같은 회로에 PMOS트랜지스터가 배치된 경우 이들 PMOS트랜지스터의 게이트 절연막도 상기 디지털부의 게이트 절연막과 같이 불순물 확산 방지층을 포함할 수도 있다.
본 발명에서 불순물 확산 방지층은 기판의 전면 또는 기판에서 선택적으로 형성할 수 있다. 이때, 플릭커 노이즈가 우려되는 아날로그부에서 기판과의 계면에 트랩밀도가 높은 불순물 확산 방지층이 형성되는 것을 억제하기 위하여 플라즈마처리를 이용하여 불순물 확산 방지층을 형성할 수 있다.
도 5b 내지 도 5d는 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도.
도 5b를 참조하면, 제 1 실시예와 마찬가지로 아날로그부에 고전압 게이트 절연막(54)을 형성하고, 디지털부에 저전압 게이트 절연막(56)을 형성한다. 구체적으로, 아날로그부 및 디지털부가 구비된 반도체 기판(50)에 불순물을 주입하여 웰 영역(도시 안함)을 형성하고, 기판 상에 소자분리막(52)을 형성하고, 상기 아날로그부에 고전압 게이트 절연막(54)을 형성하고, 상기 디지털부에 저전압 게이트 절연막(56)을 형성한다. 기판의 표면에 게이트 절연막을 형성하기 전에 수소 예열(hydrogen prebake)을 실시하여 반도체 기판(50)의 표면을 큐어링할 수도 있다. 상기 고전압 게이트 절연막(54) 및 저전압 게이트 절연막(56)은 반도체 기판(50)과의 계면에서 트랩밀도가 낮은 절연막으로써 실리콘 산화막으로 형성할 수 있다. 이 때, 실리콘 산화막은 열처리에 의한 열산화막 또는 라디칼 산화공정을 적용하여 형성할 수 있다. 열처리에 의한 실리콘 산화막인 경우 퍼니스에서 900℃ 내지 1100℃ 온도의 산소 분위기에서 형성할 수 있다. 상기 고전압 게이트 절연막(54)은 아날로그부의 동작전압에 적합한 두께로, 예컨대 2.8 볼트에서 동작하는 트랜지스터인 경우 약 7 ㎚ 두께로 형성할 수 있고, 상기 저전압 게이트 절연막(56)은 고속·저전압 동작에 적합한 두께로, 예컨대 1.8 볼트에서 동작하는 트랜지스터인 경우 약 4 ㎚ 두께로 형성할 수 있다.
상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56)이 형성된 기판의 전면에 불순물 확산 방지층을 형성한다. 이 때, 상기 고전압 게이트 절연막(54)은 상기 저전압 게이트 절연막(56)보다 두껍기 때문에 상기 고전압 게이트 절연막(54)은 그 상부에 불순물 확산 방지층(60)이 형성되고 기판과 접하는 면은 트랩밀도가 낮은 절연막으로 유지될 수 있다. 상기 불순물 확산 방지층은 질화된 실리콘산화막일 수 있다. 플릭커 노이즈의 발생이 예상되는 부분에서 기판과의 접하는 계면이 트랩밀도가 낮은 절연막으로 유지하면서, 불순물 침투를 방지하기 위하여 플라즈마 질화처리(Plasma nitridation)을 적용한다. 예컨대, 상기 플라즈마 질화처리는 챔버 내부 압력 20 mTorr 내지 12 Torr의 상온에서 50 내지 5000 sccm의 질소함유 가스를 챔버 내에 공급하여 플라즈마 파워 50 Watt 내지 200 Watt의 조건에서 실시할 수 있다.
상기 고전압 게이트 절연막(54)은 상기 저전압 게이트 절연막(56)보다 두껍기 때문에 플라즈마 질화법에 의해 상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56)을 질소 처리할 때, 두께가 두꺼운 고전압 게이트 절연막(54)은 상부에만 질소처리고, 상대적으로 두께가 얇은 저전압 게이트 절연막(56)은 기판의 표면까지 질소처리될 수 있다. 그 결과, 플릭커 노이즈가 우려되는 영역의 고전압 게이트 절연막(54) 상부만 질화된 실리콘 산화막(60)이 형성되고, 불순물의 침투 억제가 요구되는 영역의 저전압 게이트 절연막(56)은 기판 표면까지 질화된 실리콘산화막(56)이 형성될 수 있다.도 5c를 참조하면, 결과적으로, 기판 상에 형성된 고전압 게이트 절연막(54)은 상부에 불순물 확산 방지층(60)이 형성된 절연막이고, 저전압 게이트 절연막(56)은 불순물 확산 방지층이 형성된 절연막일 수 있다.
플라즈마 질화처리를 이용하지 않고 질소분위기에서 열처리하는 경우 질소이온이 기판의 표면까지 확산될 수 있기 때문에 절연막의 상부에만 질소처리할 수 있는 플라즈마 질화법이 본 발명에 적합하다. 그러나, 상기 저전압 게이트 절연막(56)은 질소 어닐링을 이용하여 질화된 실리콘 산화막으로 형성하고 상기 고전압 게이트 절연막(54)은 플라즈마 질화처리를 이용하여 상부만 질화된 실리콘 산화막으로 형성할 수도 있다. 예컨대, 기판의 전면에 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 800℃ 내지 1100℃의 질소분위기에서 질화처리하고, 아날로그부의 질화된 실리콘 산화막을 제거한 후 상기 아날로그부에 순수한 실리콘 산화막을 형성한 이후 플라즈마 질화처리할 수 있다. 그 결과, 아날로그부의 게이트 절연막은 상부만 질화된 실리콘 산화막으로 형성될 수 있고, 디지털부의 게이트 절연막은 하부에서 상부로 갈수록 질소의 농도구배가 증가하는 질화된 실리콘 산화막이 형성될 수 있다.
상기 고전압 게이트 절연막(54)는 화소배열부와 같이 낮은 트랩밀도가 요구되는 영역에 형성되고, 상기 저전압 게이트 절연막(56)은 PMOS트랜지스터와 같이 불순물의 확산방지가 요구되는 영역이다.
도 5d를 참조하면, 상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(56) 상에 게이트 전극을 형성한다. 이 때, 아날로그부에 해당하는 화소배열부에 트랜스퍼 트랜지스터의 게이트 전극(62), 리셋 트랜지스터의 게이트 전극(64) 및 드라이브 트랜지스터의 게이트 전극(66)이 형성되고, 칩을 동작하고 이미지를 재현하기 위한 주변회로의 트랜지스터 게이트 전극(68)이 형성된다. 주변회로의 트랜지스터 게이트 전극(68)은 디지털부 및 아날로그부에도 형성될 수 있으며, 앞서 언급한 바와 같이 적어도 디지털부의 PMOS트랜지스터의 게이트 전극은 질화된 실리콘산화막인 저전압 게이트 절연막(56) 상에 형성될 수 있다.
결과적으로, 상기 화소배열부의 트랜지스터 게이트 전극들 하부에 각각 상부에 불순물 확산 방지층이 형성되고, 기판과의 계면에서 낮은 트랩밀도를 가지는 게이트 절연막(104a)가 형성되고, 디지털부의 트랜지스터 게이트 전극의 하부에는 불순물확산 방지층이 형성된 게이트 절연막(106)이 형성된다. 적어도, 상기 아날로그부에서 플릭커 노이즈가 우려되는 영역에는 트랩밀도가 낮은 게이트 절연막이 형성되고, 적어도 불순물 침투로 인해 트랜지스터의 오동작이 우려되는 부분에는 불순물 확산 방지층을 포함하는 게이트 절연막이 형성될 수 있다.
또한, 플릭커 노이즈 및 불순물 침투의 영향이 미미한 부분인 경우, 상기 아날로그부에서 PMOS트랜지스터에도 불순물 확산 방지층을 포함하는 게이트 절연막이 포함될 수 있으며 디지털부의 NMOS트랜지스터에도 불순물 확산 방지층이 형성되지 않은 게이트 절연막이 포함될 수 있다.
본 발명에 있어서 불순물 확산 방지층은 질화된 실리콘산화막으로 형성할 수 있다. 이 때, 질화된 실리콘 산화막은 열처리에 의한 실리콘산화막의 질화보다 플라즈마 질화처리에 의한 실리콘 산화막의 질화가 더욱 효과적이다.
도 6은 플라즈마 질화처리에 의한 실리콘 산화막의 질화처리의 효과를 설명하기 위한 그래프들이다.
플라즈마 질화처리에 의한 플릭커 노이즈 및 플릭커 노이즈에 의한 랜덤 노이즈의 양상을 분석하기 위하여 게이트 선폭 0.35 ㎛인 4-트랜지스터 구조의 화소를 사용하여 플릭커 노이즈를 측정하였다. 도 6에서 선 ①은 질소분위기에서 열처리에 의해 실리콘산화막을 질화한 것이고, 선 ②는 플라즈마 질화처리에 의해 실리콘 산화막을 질화한 경우이다. 도시된 것과 같이, 플라즈마 질화처리에 의해 실리콘 산화막을 질화한 경우 질소분위기에서 열처리에 의해 실리콘산화막을 질화처리한 것에 비해 플릭커 노이즈가 낮은 값을 보여주고 있다.
도 7 및 도 8은 플릭커 노이즈가 씨모스 이미지 센서의 출력에 미치는 영향을 확인하기 위하여 랜덤 노이즈를 측정한 그래프이다. 도 7 및 도 8은 각각 질소농도에 따른 랜덤노이즈 및 아날로그부의 게이트 절연막에 따른 랜덤노이즈를 나타낸 것으로, 랜덤노이즈 값은 각 조건에 대한 상대적 수치이다. 도 8에서 a는 질소분위기에서 열처리에 의해 실리콘산화막을 질화한 샘플이고, b는 플라즈마 질화처리에 의해 실리콘산화막을 질화한 샘플이고, c는 순수한 실리콘산화막을 게이트 절연막을 가지는 샘플이다.
도 7에 보여지는 것과 같이, 게이트 절연막의 질소농도에 비례하여 랜덤 노이즈가 증가하고, 도 8에 보여지는 것과 같이, 플라즈마 질화처리된 실리콘산화막 을 게이트 절연막으로 가지는 샘플은 순수한 실리콘산화막을 게이트 절연막으로 가지는 샘플과 비슷한 레벨로서 열처리에 의해 질화처리한 것의 60%보다 낮은 레벨의 노이즈를 나타낸다.
결과적으로, 디지털부의 PMOS트랜지스터와 같이 기판 또는 게이트 전극으로부터 불순물의 침투가 우려되는 부분의 게이트 절연막에 질화된 실리콘산화막을 형성하는 경우 씨모스 이미지 센서의 랜덤노이즈의 원인이 되는 플릭커 노이즈를 억제하기 위해서는 순수한 실리콘산화막으로 아날로그부의 게이트 절연막을 형성하거나, 플라즈마 질화처리된 실리콘산화막을 아날로그부의 게이트 절연막으로 사용하는 것이 바람직하다.
상술한 것과 같이 본 발명에 따르면 PMOS트랜지스터와 같이 도우핑된 불순물의 침투에 의해 오동작될 수 있는 트랜지스터의 게이트 절연막에 확산 방지층을 형성하되, 플릭커 노이즈가 우려되는 아날로그 영역에 형성된 트랜지스터의 게이트 절연막은 기판과의 계면에서 트랩밀도가 낮은 절연막으로 형성할 수 있다. 따라서, 고집적화에 따라 포토다이오드의 크기가 감소되어 포화신호(saturation signal)가 낮아지더라도 화소의 노이즈를 줄임으로써 구동범위를 증가시킬 수 있다. 또한, 디지털부에 얇은 게이트 절연막을 가지는 트랜지스터를 형성하되 얇은 게이트 절연막을 통한 불순물 침투를 막을 수 있기 때문에 저전압·고속처리가 가능하다.
Claims (27)
- 반도체 기판에 정의된 픽셀 영역 및 디지털 제어 블록;디지털 제어 블록에 형성된 PMOS 트랜지스터;상기 픽셀 영역의 반도체 기판에 형성된 광전변환소자;상기 광전변환소자와 전기적으로 연결된 부유확산영역; 및상기 부유확산영역과 전기적으로 연결된 드라이브 트랜지스터를 포함하되,상기 드라이브 트랜지스터의 게이트 절연막은 기판과의 계면 트랩밀도가 상기 PMOS 트랜지스터의 게이트 절연막보다 낮은 것을 특징으로 하는 이미지 센서.
- 청구항 1에 있어서,기판과의 트랩밀도가 낮은 상기 드라이브 트랜지스터의 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 1에 있어서,기판과의 트랩밀도 낮은 상기 드라이브 트랜지스터의 게이트 절연막은 실리콘 산화막 및 상기 실리콘 산화막 상의 질화된 실리콘 산화막으로 구성된 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 1에 있어서,기판과 접하는 상기 PMOS트랜지스터의 게이트 절연막은 붕소확산방지막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 4에 있어서,상기 붕소확산방지막은 질화된 실리콘 산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 화소 배열부;디지털 제어 블록;상기 화소 배열부의 기판 상에 형성된 고전압 게이트 절연막; 및상기 디지털 제어 블록의 기판 상에 형성되고, 상기 고전압 게이트 절연막보다 얇은 저전압 게이트 절연막을 포함하되, 소정 영역의 게이트 절연막은 불순물 확산방지층을 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 6에 있어서,상기 기판에 접하는 고전압 게이트 절연막의 계면은 실리콘 산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 6에 있어서,상기 고전압 게이트 절연막은 상기 기판과 접하는 실리콘 산화막; 및상기 실리콘 산화막 상에 형성된 불순물 확산방지층을 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 6에 있어서,상기 고전압 게이트 절연막 상에 형성된 게이트 전극을 더 포함하되,상기 게이트 전극과 상기 기판 사이에 개재된 상기 고전압 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 6 내지 청구항 9 중 어느 하나의 항에 있어서,상기 불순물 확산방지층은 질화된 실리콘산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 6 내지 청구항 9 중 어느 하나의 항에 있어서,상기 저전압 게이트 절연막은 PMOS 트랜지스터의 게이트 절연막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 11에 있어서,상기 불순물 확산방지층은 질화된 실리콘산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 11에 있어서,상기 저전압 게이트 절연막과 기판의 계면에 상기 불순물 확산층이 형성된 것을 특징으로 하는 씨모스 이미지 센서.
- 반도체 기판에 형성된 광전변환소자;상기 광전변환소자와 전기적으로 연결된 부유확산영역; 및상기 부유확산영역과 전기적으로 연결된 드라이브 트랜지스터를 포함하되,상기 기판과 접하는 상기 드라이브 트랜지스터의 게이트 절연막이실리콘 산화막인 것을 특징으로 하는 픽셀을 갖는 이미지 센서.
- 청구항 14에 있어서,게이트 전극과 접하는 상기 드라이브 트랜지스터의 게이트 절연막은 질화된 실리콘 산화막인 것을 특징으로 하는 이미지 센서.
- 청구항 14 또는 청구항 15에 있어서,상기 이미지 센서는 PMOS 트랜지스터가 구비된 디지털 제어 블록을 더 포함하되,상기 PMOS 트랜지스터의 게이트 절연막은 기판과 접하는 부분보다 게이트 전극과 접하는 부분의 질소 농도가 낮은 질화된 실리콘 산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 14 또는 청구항 15에 있어서,상기 이미지 센서는 PMOS 트랜지스터가 구비된 디지털 제어 블록을 더 포함하되,상기 PMOS 트랜지스터의 게이트 절연막은 기판과 접하는 부분보다 게이트 전극과 접하는 부분의 질소 농도가 높은 질화된 실리콘 산화막인 것을 특징으로 하는 씨모스 이미지 센서.
- 청구항 17에 있어서,상기 PMOS 트랜지스터의 게이트 절연막은 상기 드라이브 트랜지스터의 게이트 절연막 보다 얇은 것을 특징으로 하는 씨모스 이미지 센서.
- 기판에 화소배열부를 포함하는 아날로그부와 디지털 제어 블록을 포함하는 디지털부를 정의하는 단계;상기 아날로그부 및 상기 디지털부에 각각 게이트 절연막을 형성하는 단계;상기 디지털부에서 소정영역의 게이트 절연막에 불순물 확산방지층을 형성하는 단계; 및상기 게이트 절연막 및 상기 불순물 확산방지층이 형성된 게이트 절연막 상에 게이트 패턴을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조방법.
- 청구항 19에 있어서,상기 게이트 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 청구항 20에 있어서,상기 불순물 확산방지층을 형성하는 단계는상기 게이트 절연막의 소정영역을 노출시키는 마스크층을 형성하는 단계;플라즈마 질화공정을 실시하여 상기 노출된 게이트 절연막에 질화된 실리콘산화막을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조방법.
- 청구항 21에 있어서,상기 마스크층은 적어도 상기 PMOS 트랜지스터가 형성되는 영역의 게이트 절연막을 노출시키는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 청구항 20에 있어서,상기 아날로그부의 게이트 절연막은 제 1 두께로 형성하고,상기 디지털부의 게이트 절연막은 제 1 두께보다 얇은 제 2 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 청구항 23에 있어서,상기 확산방지층을 형성하는 단계는,플라즈마 질화공정을 실시하여 상기 제 1 두께의 게이트 절연막 상부 일부분 및 상기 제 2 두께의 게이트 절연막에 질화된 실리콘산화막을 형성하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 청구항 24에 있어서,상기 플라즈마 질화공정에서 질소의 확산 깊이는 상기 제 1 두께보다 작은 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 청구항 24에 있어서,상기 플라즈마 질화공정에서 질소의 확산 깊이는 상기 제 1 두께보다 작고 상기 제 2 두께보다 큰 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 청구항 19 내지 청구항 26 중 어느 하나의 항에 있어서,상기 게이트 절연막을 형성하기 전에 기판에 수소 베이크 공정을 적용하는 단계를 더 포함하는 씨모스 이미지 센서의 제조방법.
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