JP6305030B2

JP6305030B2 - 光電変換装置の製造方法

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Publication number: JP6305030B2
Application number: JP2013242363A
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Inventors: 裕介大貫; 裕章成瀬; 将司楠川; 克範廣田
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Filing date: 2013-11-22
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Description

本発明はＭＯＳトランジスタを含む光電変換装置の製造方法に関する。

光電変換装置はデジタルスチルカメラ、ビデオカムコーダーを中心とする撮像装置に用いられ、需要が広がっている。特に近年、デジタルスチルカメラで用いられる光電変換装置は、ＡＰＳ−Ｃサイズや３５ｍｍフィルムサイズというような大きなサイズが広く用いられるようになっている。これらの光電変換装置としてＭＯＳ型光電変換装置が用いられている。このような光電変換装置では、画素回路部において発生されるノイズを低減することが必要となっている。

光電変換装置の出力信号にシェーディングと呼ばれる濃淡が生じることがある。光電変換素子に光が入射して生じた光電荷は、電圧に変換されて電気信号となる。電圧としての電気信号は、半導体の持つ基準電位に対して電気信号分を上乗せされている。このために、撮像面内の位置によって半導体の基準電位が異なる値をとると、それに応じて光電変換装置に入射される光の強度が一定でも光電変換装置の出力信号が異なる値をとることになる。この結果、光電変換装置の出力の画像に現れる濃淡をシェーディングと呼ぶ。前述のように近年需要を伸ばしている大きなサイズの撮像面を有するセンサにおいては、シェーディングにより画像性能が大きく損なわれる問題がある。このシェーディングを低減する方法として、画素部の共通ウェルに基準電圧を供給するためのウェルコンタクトを設ける方法がある（特許文献１）。

特開２００６−０７３７３７号公報

ウェルコンタクトの形成方法としては、ＢＰＳＧ等の層間絶縁膜形成後にコンタクトホールを形成した後にコンタクトホールを介して不純物を注入する方法が考えられる。しかしこの方法では不純物注入後に高温のアニール処理を行うことができないため、ウェルコンタクトに注入した不純物の熱拡散および活性化が十分に行われず、ウェルコンタクトの抵抗が高くなる問題があげられる。

本発明の目的は、画素回路部のウェルコンタクトを形成する上で有利な光電変換装置の製造方法を提供する。

本発明の光電変換装置の製造方法は、ＭＯＳトランジスタを含む周辺回路部と、光電変換素子及び前記光電変換素子で生じた信号を増幅する増幅素子が配されたウェル、及び前記ウェルに所定の電圧を供給するためのコンタクトを有する画素回路部と、を備える光電変換装置の製造方法であって、前記光電変換素子、前記増幅素子、前記コンタクトが配される部分、及び前記ＭＯＳトランジスタのゲート電極を覆う誘電体膜を形成する工程と、前記誘電体膜における前記光電変換素子を覆う部分と前記増幅素子を覆う部分とを覆い、前記周辺回路部分と前記コンタクトが配される部分とを露出させるレジストを形成する工程と、前記誘電体膜における前記光電変換素子を覆う部分及び前記増幅素子を覆う部分をレジストによって保護して残存させつつ、前記ゲート電極の側面に前記誘電体膜の残存物によりサイドスペーサが形成され且つ前記コンタクトが配される部分の前記誘電体膜に開口が形成されるように、前記誘電体膜をエッチングする工程とを有し、前記コンタクトを前記開口に形成することを特徴とする。

本発明によれば、ノイズが抑制された光電変換装置を製造することができる。

本発明に係る光電変換装置の例を示す模式的平面図である。本発明に係る光電変換装置の例を示す模式的断面図である。本発明に係る光電変換装置の例を示す製造プロセスフローの模式的断面図である。本発明に係る光電変換装置の例を示す製造プロセスフローの模式的断面図である。本発明に係る光電変換装置の例を示す製造プロセスフローの模式的断面図である。

以下、本発明の実施の形態について実施例を挙げ、図面を用いて詳細に説明する。本発明は各実施例に限定されるものではなく、発明の趣旨を超えない範囲で、組み合わせ、変更可能である。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。

図１（ａ）に光電変換装置の平面配置図の一例を示す。光電変換装置１は画素回路２０１が配された画素回路部１０１と周辺回路（２０２〜２０４）が配された周辺回路部１０２とを含む。これら画素回路部１０１と周辺回路部１０２は単一の半導体基板１００の上に設けられている。

図１（ｂ）に画素回路部１０１の４つの画素回路２０１に関する平面配置図の一例を示す。画素回路２０１は、光電変換素子ＰＤと光電変換素子ＰＤから信号を読み出す読み出し回路とからなる一つの単位である。このような画素回路２０１が複数配置されている領域が画素回路部１０１である。画素は、フォトダイオードなどの光電変換素子ＰＤ及びこの光電変換素子ＰＤから出力線へ画像信号を読み出すための素子の集合の最小単位である。画素回路２０１は、光電変換素子ＰＤで生じた電荷の量に基づく信号を生成する増幅素子ＳＦを有する。このような光電変換装置１は、画素増幅型の撮像装置を構成できる。この素子集合に含まれるのは、例えば、転送素子ＴＸ、容量素子ＦＤ、増幅素子ＳＦ、リセット素子ＲＳである。本例では、さらに、選択素子ＳＬも素子集合に含まれる。隣接する光電変換素子ＰＤにおいて、上記素子を共有することも可能であるが、この場合にも光電変換素子ＰＤの信号を読み出すための素子集合の最小単位により画素を定義づけることができる。なお、位相差検出方式の焦点検出を実現するために、１つの画素に複数の光電変換素子ＰＤを設け、画素からの信号を、複数の光電変換素子ＰＤからの信号を合算したものとして扱うこともできる。

図１（ａ）に示すように、周辺回路部１０２には信号処理回路２０２、垂直シフトレジスタ２０３、水平シフトレジスタ２０４が含まれる。信号処理回路２０２は、画素回路２０１から読み出された信号の増幅や画素のノイズをＣＤＳ処理により除去する回路である。また２次元に配置された画素から行単位で複数並列に読み出された信号を、外部に出力するためにシリアルな信号に変換するための回路であっても良い。垂直シフトレジスタ２０３は画素回路部１０１に配された画素回路２０１を行単位で選択して、駆動するための駆動回路である。水平シフトレジスタ２０４は信号処理回路２０２を駆動して信号処理回路２０２から信号を外部に転送するための回路である。光電変換装置１においてＡＤ変換を行なう場合には、ＡＤ変換回路が周辺回路に含まれても良い。

まず、本発明に係る光電変換装置１について図２により説明する。図２は図１（ｂ）のＡ−Ｂ線における模式的断面図である。本実施例においては、画素回路部に配される素子としてフォトダイオードである光電変換素子ＰＤとＭＯＳ型ゲートである転送素子ＴＸ、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である増幅素子を例に説明する。また各実施例においては特定の素子のみを例にあげて説明するが、画素回路２０１に配される他の素子に実施例の構造を適用することも可能である。画素回路２０１を構成するトランジスタを画素トランジスタと総称する。画素トランジスタは、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に限らず接合型電界効果トランジスタ（ＪＦＥＴ）であってもよいし、バイポーラトランジスタであってもよい。一方、周辺回路を構成するトランジスタを周辺トランジスタと総称する。周辺トランジスタはＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ、ＭＯＳトランジスタ）を含む。周辺回路部１０２には抵抗素子や容量素子など、ＭＯＳＦＥＴ以外の素子を配することもできる。以下、ＭＯＳ型電界効果トランジスタのことをＭＯＳトランジスタと称する。なお、ＭＯＳ型電界効果トランジスタは絶縁ゲート型電界効果トランジスタと同義であり、ゲート絶縁膜の種類は酸化膜に限定されることはない。

光電変換装置１は画素回路部１０１と周辺回路部１０２を含む。ここでは、画素回路部１０１のうち、光電変換素子ＰＤ、転送素子ＴＸ、増幅素子ＳＦの断面構造を示している。そして、周辺回路部１０２に示されている周辺トランジスタは、信号処理回路２０２、垂直シフトレジスタ２０３、水平シフトレジスタ２０４、ＡＤ変換回路などのいずれかの回路を構成するものを示している。

シリコンなどの半導体基板１００にＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより形成された素子分離領域１０３が配置されている。画素回路部１０１には、転送ＭＯＳゲートのゲート電極１１１、増幅素子ＳＦのゲート電極１１２が形成されている。第１導電型の不純物領域１１３は光電変換素子ＰＤの蓄積領域として機能する。第１導電型は、光電変換素子ＰＤが信号として取り扱う光電荷（信号電荷）を多数キャリアとする導電型に一致する導電型であり、信号電荷として電子を用いる場合にはＮ型となる。半導体基板１００の表面と不純物領域１１３の間には光電変換素子ＰＤを埋め込み構造とするための第２導電型の不純物領域１１８が形成されている。第２導電型は、第１導電型とは反対の導電型であり、信号電荷として電子を用いる場合にはＰ型となる。第１導電型の不純物領域１１４は容量素子ＦＤの浮遊拡散領域として機能する。転送ＭＯＳゲートをゲート、不純物領域１１３をトランジスタのソース、不純物領域１１４をトランジスタのドレインとみなして、このトランジスタを転送トランジスタと称することもできる。第１導電型の不純物領域１１５は、シングルドレイン構造を有する増幅素子ＳＦのドレインやソースを構成する。増幅素子のドレインには電源電位が与えられる。増幅素子ＳＦのソースには選択素子ＳＬを介して電流源が接続されており、増幅素子ＳＦはソースフォロワ回路を構成している。不純物領域１１４はリセット素子ＲＳのドレインに接続されている。また、不純物領域１１４は、増幅素子ＳＦのゲート電極１１２に接続されている。リセット素子ＲＳのソースにはリセット電位が与えられ、リセット素子ＲＳのゲートをＯＮにすることで、不純物領域１１４およびゲート電極１１２の電位がリセットされる。選択素子ＳＬを用いずに増幅素子ＳＦの電源電位を画素選択用の電位としてもよい。また、リセット電位と電源電位を共用してもよい。

第２導電型の不純物領域１１６には、第２導電型のウェル１１７の電位（ウェル電位）を規定するために基準となる電位が与えられる。ウェル電位は例えば接地電位である。不純物領域１１６はウェル電位を規定するためのウェルコンタクトの少なくとも一部を構成する。不純物領域１１６は、光電変換素子ＰＤの信号電荷として電子を用いる場合にはウェル１１７と同じＰ型の不純物領域である。不純物領域１１６は素子分離領域１０３を構成する素子分離用の絶縁物で囲まれて形成されており、光電変換素子ＰＤの活性領域や増幅素子ＳＦの活性領域とは別の活性領域に形成されている。しかし、不純物領域１１６を光電変換素子ＰＤの活性領域や増幅素子ＳＦの活性領域と同じ活性領域に設けることもできる。１つの画素回路２０１につき１つのウェルコンタクトを設けることができるが、複数の画素回路２０１につき１つウェルコンタクトを設けることもできる。

画素回路部１０１には、光電変換素子ＰＤと増幅素子ＳＦを覆う誘電体膜１３１ａが設けられている。誘電体膜１３１ａはさらに転送素子ＴＸ、容量素子ＦＤ（不純物領域１１４）、リセット素子ＲＳおよび選択素子ＳＬを覆っている。詳細には、誘電体膜１３１ａは転送素子ＴＸのゲート電極１１１の上面、増幅素子ＳＦのゲート電極１１２の上面を覆っている。同様に誘電体膜１３１ａは、リセット素子ＲＳのゲート電極および選択素子ＳＬのゲート電極を覆っている。酸化シリコン層および窒化シリコン層を含む複層膜から構成される誘電体膜１３１ａは、両者で光電変換素子ＰＤの表面での入射光の反射を低減する反射防止膜として機能することができる。なお、誘電体膜１３１ａは窒化シリコン層と酸化シリコン層の組み合わせ以外の組み合わせの複層膜であってもよいし、単層膜であってもよい。誘電体膜１３１ａは、不純物領域１１６の上に位置する開口１３０を有している。画素回路部１０１を覆う酸化シリコン層の単層膜である絶縁体膜１３２は、周辺回路部１０２においてシリサイド電極を形成する際にシリサイド、例えばコバルトシリサイドなどによる金属汚染から画素回路部１０１を保護する役割を果たす。絶縁体膜１３２は窒化シリコン層の単層膜であってもよいし、複層膜であってもよい。

周辺回路部１０２には、第１導電型のＭＯＳトランジスタと第２導電型のＭＯＳトランジスタを含む複数の周辺トランジスタが配されている。周辺回路部１０２において、第１導電型のＭＯＳトランジスタ（ＮＴ）と第２導電型のＭＯＳトランジスタ（ＰＴ）がＣＭＯＳ回路を構成する場合もある。ゲート電極１２１は第１導電型の周辺トランジスタのゲート電極、ゲート電極１２２は第２導電型の周辺トランジスタのゲート電極である。周辺トランジスタはＬＤＤ構造を有する。すなわち、第１導電型の周辺トランジスタのソースとドレインは、第１導電型の不純物領域１２３と、不純物領域１２３よりも不純物濃度が低い第１導電型の不純物領域１２４とを含んで構成される。同様に、第２導電型の周辺トランジスタのソースとドレインは、第２導電型の不純物領域１２５と、不純物領域１２５よりも不純物濃度が低い第２導電型の不純物領域１２６とを含んで構成される。

ゲート電極１２１、１２２の側面には、酸化シリコン層と窒化シリコン層の積層体であるサイドスペーサ１３１ｂが形成されている。サイドスペーサ１３１ｂは酸化シリコン層と窒化シリコン層の積層膜をエッチングして残った残存物で形成されている。周辺トランジスタのゲート電極の表面とソースおよびドレインの表面はシリサイド化されている。シリサイド化には、たとえばコバルトシリサイドが用いられる。周辺回路部１０２を覆う酸化シリコン層と窒化シリコン層の積層膜である絶縁体膜１３５は窒化シリコン層、酸化シリコン層の組み合わせの複層膜に限らず、他の組み合わせの複層膜もしくは単層膜であってもよい。

絶縁膜１３３は、画素回路部１０１および周辺回路部１０２を覆う。絶縁膜１３３の上面は平坦である。絶縁膜１３３の上には不図示の配線層が設けられており、絶縁膜１３３はこの配線層に対する層間絶縁膜として機能する。画素回路部１０１には画素回路２０１の各素子の不純物領域やゲート電極に接続されたコンタクトプラグ１４１ａ等の導電体が設けられている。コンタクトプラグ１４１ａは絶縁膜１３３、絶縁体膜１３２および誘電体膜１３１ａを貫通して設けられている。誘電体膜１３１ａは、コンタクトプラグ１４１ａのためのコンタクトホールを形成する時のエッチングストッパとして機能する。周辺回路部１０２には周辺トランジスタの不純物領域やゲート電極に接続されたコンタクトプラグ１４１ｂ等の導電体が設けられている。コンタクトプラグ１４１ｂは絶縁膜１３３および絶縁体膜１３５を貫通して設けられている。絶縁体膜１３５は、コンタクトプラグ１４１ｂのためのコンタクトホールを形成する時のエッチングストッパとして機能する。コンタクトプラグ１４１ａ、１４１ｂは、絶縁膜１３３のエッチングにより形成されたコンタクトホールにタングステンなどの導電体を充填して形成されている。画素回路部１０１の誘電体膜１３１ａと、周辺回路部１０２のサイドスペーサ１３１ｂを形成する誘電体膜とを同じ構成とした場合には、誘電体膜を光電変換装置１の表面に一度に形成することができるので、製造コストを低く抑えることができる。

画素回路部１０１のウェル１１７には第２導電型の不純物領域１１６が設けられている。ウェル１１７にはコンタクトプラグ１４１ａを介して不純物領域１１６に基準電位（接地電位）が与えられる。画素回路部１０１にて基準電位を供給することで、画素回路２０１毎の基準電位のばらつきが低減され、シェーディングの発生を抑制することができる。また、ＭＯＳトランジスタのソースとドレインは低不純物濃度の不純物領域で構成されるシングルドレイン構造とする。このため、ソース、ドレインに高不純物濃度の不純物領域を含むＬＤＤ構造と比べ、ホットキャリアによるトランジスタ特性の劣化を低く抑えることができる。これは特に、ＭＯＳトランジスタが微細化された場合には顕著となる。ホットキャリアによるトランジスタ特性の劣化はゲート長と電源電圧に強く依存し、短いゲート長や高い電源電圧で劣化が大きくなる特性を持つ。本実施例による画素回路部のシングルドレイン構造のＭＯＳトランジスタは、ゲート長が短い微細なＭＯＳトランジスタであっても高い電源電圧で特性の劣化を抑えることができる。

一方、周辺回路部１０２において、周辺トランジスタは高不純物濃度の不純物領域及び低不純物濃度の不純物領域からなるＬＤＤ構造のソース、ドレインを有するＭＯＳトランジスタである。そのため、高駆動能力とホットキャリア耐性を両立させることができる。特に画素回路部と比べて周辺回路部においては、画素回路部よりも高速での動作が要求されるため、周辺トランジスタが高駆動能力を有することが重要となる。そのため、本実施例のように画素回路部のＭＯＳトランジスタと周辺回路部のＭＯＳトランジスタの電界緩和領域の構造を異ならせることが重要となる。

また、画素回路部１０１の誘電体膜１３１ａはコンタクトホールを開口する異方性ドライエッチングの際のエッチングストッパとして用いてもよい。これによりコンタクトが位置合わせずれにより素子分離領域上へ乗り上げた場合でも、コンタクトが素子分離領域や側面のウェル１１７と接触することが無い。このため低不純物濃度の不純物領域１１４、１１５とウェル１１７間のリーク電流を抑制できる。したがってコンタクトと素子分離領域との距離を短くすることができ、素子の微細化が可能となる。

次に、実施例に係る光電変換装置１の製造方法に関して説明する。図３（ａ）〜図５（ｉ）に製造方法のフローを示す。尚、説明のため図３（ａ）〜図５（ｉ）では画素回路部１０１と周辺回路部１０２を隣接させて描いている。

まず、図３（ａ）の工程について説明する。シリコンなどの半導体基板１００に、ＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより素子分離領域１０３を形成する。また、半導体基板１００に素子を形成するための第１導電型（Ｎ型）のウェル１２８、第２導電型（Ｐ型）のウェル１１７および１２７を形成する。画素を形成する画素回路部１０１には光電変換素子ＰＤの第１導電型（Ｎ型）の不純物領域１１３を形成する。また、光電変換素子ＰＤを埋め込み構造とするために、光電変換素子ＰＤの表面に第２導電型（Ｐ型）の不純物領域１１８を形成する。また、半導体基板１００の上にゲート電極１１１、１１２を形成する。さらに、容量素子ＦＤを成す浮遊拡散領域（フローティング・ディフュージョン）としての不純物領域１１４、画素回路部１０１のシングルドレイン構造の増幅素子ＳＦのソースやドレインとなる不純物領域１１５を形成する。このとき、ゲート電極１１１、１１２をマスクとして用いることができる。これにより増幅素子ＳＦの第１導電型（Ｎ型）の低不純物濃度の不純物領域１１５が形成される。周辺回路部１０２には、周辺トランジスタとなるＭＯＳトランジスタのゲート電極１２１、ゲート電極１２２を形成する。ＬＤＤ構造となる領域に不純物を注入して、第１導電型の低不純物濃度の不純物領域１２４及び第２導電型の低不純物濃度の不純物領域１２６を形成する。このときもゲート電極１２１、１２２をマスクとして用いることができる。不純物領域１１４や不純物領域１１５、不純物領域１２４、不純物領域１２６の形成のためのドーズ量の適当な範囲は、５×１０^１２〜５×１０^１４［ｉｏｎｓ／ｃｍ^２］であり、好ましくは１×１０^１３〜１×１０^１４［ｉｏｎｓ／ｃｍ^２］である。ともに第１導電型である不純物領域１１４、１１５の形成のための不純物の注入と、不純物領域１２４、１２６の形成のための不純物の注入とを並行して行うことができる。

図３（ａ）に示す工程の次に、図３（ｂ）に示すように、画素回路部１０１と周辺回路部１０２を覆う酸化シリコン層および窒化シリコン層の誘電体膜１３１を形成する。誘電体膜１３１は光電変換素子ＰＤ、増幅素子ＳＦ及び周辺トランジスタのゲート電極を覆う。誘電体膜１３１はさらに、リセット素子ＲＳ、選択素子ＳＬなどの他の画素トランジスタや、転送素子ＴＸのゲート電極１１１、容量素子ＦＤの不純物領域１１４を覆う。積層膜としての誘電体膜１３１は、上層の窒化シリコン層を下層の酸化シリコン層よりも厚くした積層膜を用いることができる。例えば、先に厚みが５〜２０ｎｍの酸化シリコン層を熱ＣＶＤ法で形成してから、厚みが２０〜１００ｎｍの窒化シリコン層をプラズマＣＶＤ法で形成することができる。プラズマＣＶＤ法で形成した窒化シリコン層は水素を多量に含むことができるの。そのため、窒化シリコン層を形成した後に３５０°Ｃ以上の熱処理を施すことにより、上層の窒化シリコン層から放出され、下層の酸化シリコン層を透過した水素が、半導体基板１００に拡散してダングリングボンドの終端化効果が得られる。これによりノイズを低減することができる。また、酸化シリコン層は窒化シリコン層の応力を緩和する層としても機能する。また、酸化シリコン層を形成することで、窒化シリコン層をプラズマＣＶＤ法で形成する際の半導体基板１００へのプラズマダメージを低減することができる。

次に図３（ｃ）に示すように、画素回路部１０１のウェル電位を規定する不純物領域１１６の上方に位置する部分を除く画素回路部上にレジスト１５０を形成し、酸化シリコン層および窒化シリコン層からなる誘電体膜１３１をエッチングする。レジスト１５０によって保護された、誘電体膜１３１の光電変換素子ＰＤ、増幅素子ＳＦを覆う部分が、誘電体膜１３１ａとして残存する。また、誘電体膜１３１のリセット素子ＲＳ、選択素子ＳＬなどの他の画素トランジスタや、転送ゲートのゲート電極１１１、不純物領域１１４を覆う部分も誘電体膜１３１ａとして残存する。一方、レジスト１５０で保護されない周辺回路部１０２では、ゲート電極１２１、１２２の側面に誘電体膜１３１の一部を残してエッチバックすることにより、誘電体膜１３１の残存物によりサイドスペーサ１３１ｂが形成される。サイドスペーサ１３１ｂとなる残存物は酸化シリコン層および窒化シリコン層の積層構造を維持している。このときにエッチングに伴って、画素回路部１０１において、誘電体膜１３１の一部をエッチングして開口１３０を形成する。この開口１３０の形成のために除去されるのは、誘電体膜１３１のウェルコンタクトの不純物領域１１６が形成される予定の区域の上方に位置する部分である。この後、ウェルコンタクトがこの開口１３０を介して形成される。サイドスペーサ１３１ｂの形成のためのエッチングと開口１３０の形成のためのエッチングとを並行して行うことで、半導体基板１００へのダメージが抑制される。さらにこの時、光電変換素子ＰＤや増幅素子ＳＦなどの画素回路部１０１の素子の上で誘電体膜１３１をエッチングしないことで、これらの素子にエッチングダメージが加わることを避け、ノイズを低減することができる。特に光電変換素子ＰＤや増幅素子ＳＦへのエッチングダメージは暗電流や固定パターンノイズの原因となり得るため、このようにすることでノイズ特性に優れた光電変換装置を得ることができる。

次に図４（ｄ）に示すように、レジスト１６０を画素回路部１０１と周辺回路部１０２に形成する。このとき、レジスト１６０は周辺回路部１０２の第１導電型（Ｎ型、ＮＴ）のＭＯＳトランジスタの部分に開口を有するように形成する。そして、レジスト１６０及び、周辺回路部１０２の第１導電型（Ｎ型）のＭＯＳトランジスタのゲート電極１２１とサイドスペーサ１３１ｂをマスクとして用い、第１導電型（Ｎ型）不純物を注入する。これによりサイドスペーサ１３１ｂの側面に自己整合した高不純物濃度のソース、ドレインの第１導電型の不純物領域１２３が形成される。

同様に、図４（ｅ）に示すように、画素回路部１０１の不純物領域１１６と周辺回路部１０２の第２導電型（Ｐ型、ＰＴ）のＭＯＳトランジスタの部分に開口を有するようにレジスト１７０を形成する。次に、レジスト１７０及び、ゲート電極１２２とサイドスペーサ１３１ｂをマスクとして用い、第２導電型（Ｐ型）の不純物を注入する。この不純物の注入により、サイドスペーサ側面に自己整合したソース、ドレインの高不純物濃度の不純物領域１２５が形成される。このとき、並行して画素回路部１０１の不純物領域１１６にも第２導電型（Ｐ型）の不純物を、開口１３０を介してウェル１１７に注入することにより、ウェルコンタクトの不純物領域１１６を高不純物濃度の第２導電型の不純物領域として形成することができる。不純物領域１２３や不純物領域１２５、不純物領域１１６の形成のためのドーズ量の適当な範囲は、５×１０^１４〜５×１０^１６［ｉｏｎｓ／ｃｍ^２］であり、好ましくは１×１０^１５〜１×１０^１６［ｉｏｎｓ／ｃｍ^２］である。

以上の工程により周辺回路部１０２のＭＯＳトランジスタの構造をＬＤＤ構造にすると共に、ウェルコンタクトの不純物領域１１６の第２導電型の不純物濃度を高くすることができるので、不純物領域１１６のコンタクト抵抗を低くできる。ウェルコンタクトの不純物領域の形成のための不純物の注入と周辺回路部の第２導電型のＭＯＳトランジスタのソースとドレインへの形成のための不純物の注入を同時に行っている。この後にアニール処理を行うこともできる。

次に図４（ｆ）に示すように、サリサイドプロセスにおいて画素回路部１０１を保護するための酸化シリコン層の単層膜である絶縁体膜１３２を画素回路部１０１に形成する。絶縁体膜１３２は開口１３０を覆うように形成されている。その後、周辺回路部１０２におけるＭＯＳトランジスタのゲート電極上面にサリサイドにプロセスによるゲート電極のシリサイド化によって、コバルトシリサイド等のシリサイド層１３４を形成する。サリサイドプロセスによってシリサイド層１３４が画素回路部１０１に形成されるとシリサイド層１３４と半導体基板１００の界面がノイズ源となり得る。しかし、開口１３０が絶縁体膜１３２で覆われた状態でサリサイドプロセスを行うことで、開口１３０の下に位置する半導体基板１００の表面（不純物領域１１６の表面）がシリサイド化されることを回避できる。また周辺回路部１０２のＭＯＳトランジスタのソース及びドレインの表面もコバルトなどによりシリサイド化する。次に、コンタクトホール形成時のエッチングストッパとして機能する酸化シリコン層および窒化シリコン層の積層膜である絶縁体膜１３５を周辺回路部１０２に形成する。絶縁体膜１３５はパターニングを経て周辺回路部１０２に形成され画素回路部１０１には形成されない。さらに、画素回路部１０１および周辺回路部１０２に渡ってＢＰＳＧなどのケイ酸塩ガラスやＨＤＰ−ＣＶＤ法などで形成された酸化シリコンからなる絶縁膜１３３を全面に形成する。絶縁膜１３３の上面は、リフロー法、エッチバック法、ＣＭＰ法などにより平坦化される。この段階までに、８００℃を超えるアニール処理によりウェルコンタクトの不純物領域１１６に注入した不純物の熱拡散、活性化を行って、コンタクト抵抗をより低くできる。後述するコンタクトホールを形成した後では、このような高温のアニール処理を行うことが困難であるため、コンタクトホールを形成する前に高温のアニール処理を行うのがよい。

次に図５（ｇ）に示すように、画素回路部１０１と周辺回路部１０２を画素回路部１０１上に開口を有するレジスト１８０で覆う。画素回路部１０１の酸化シリコン層および窒化シリコン層からなる誘電体膜１３１ａをエッチングストッパに用いて、コンタクトホール１４０ａを異方性ドライエッチングにより開口する。画素回路部１０１にて形成された複数のコンタクトホール１４０ａの一部は、絶縁膜１３３の不純物領域１１６の上に位置する部分に形成される。コンタクトホール１４０ａの一部は開口１３０内に誘電体膜１３１ａに囲まれた状態で形成されることになる。コンタクトホール１４０ａの幅（径）は開口１３０の幅（径）よりも小さくすることができる。そして画素回路部１０１のコンタクトホール底部が接触する部分が各不純物領域に自己整合したコンタクトホールを形成する。またこのときコンタクトホール底部に露出する部分は金属配線による電気的な接続が可能な不純物濃度を確保することが望ましい。そのため、コンタクトホールを介して不純物領域１１６、１１４、１１５などに不純物を注入してもよい。コンタクトホール１４０ａを介して不純物領域１１４、１１５に注入される不純物は不純物領域１１４、１１５と同じ第１導電型であることが好ましい。コンタクトホール１４０ａを介して不純物領域１１６に注入される不純物は不純物領域１１６の導電型とは反対の第１導電型であってもよいし、第２導電型であってもよいし、この両方であってもよい。

次に図５（ｈ）に示すように、レジスト１８０を除去して、画素回路部１０１と周辺回路部１０２を周辺回路部１０２上に開口を有するレジスト１９０で覆う。レジスト１９０はコンタクトホール１４０ａを覆う。次に、周辺回路部１０２の酸化シリコン層および窒化シリコン層からなる絶縁体膜１３５をエッチングストッパに用いて、周辺回路部１０２に異方性ドライエッチングによりコンタクトホール１４０ｂを開口する。続いてレジスト１９０を除去して、コンタクトホール１４０ａ、１４０ｂの中に導電体を充填してコンタクトプラグ１４１ａ、１４１ｂを形成する。こうして図５（ｉ）に示すような光電変換装置１が得られる。ここでは、周辺回路部１０２のコンタクトホール１４０ｂを画素回路部１０１のコンタクトホール１４０ａを形成した後に形成したが、コンタクトホール１４０ｂをコンタクトホール１４０ａの前に形成してもよい。このようにコンタクトール１４０ａ、１４０ｂを別々に形成することで、シリサイド層１３４の金属による画素回路部１０１の不純物領域の金属汚染を低減できる。しかし、コンタクトホール１４０ｂとコンタクトホール１４０ａを並行して形成してもよい。

周辺回路部１０２のサイドスペーサ１３１ｂをエッチバックにて形成する工程において、並行して、画素回路部１０１の不純物領域１１６の上方に位置する部分の誘電体膜１３１ａをエッチバックして開口１３０を形成する。不純物領域１１６の上方に開口１３０を形成する工程をサイドスペーサ１３１ｂの形成と一緒に行っている。また、周辺回路部１０２の第２導電型のＭＯＳトランジスタのソース、ドレインとすべき領域への不純物の注入と並行して、不純物領域１１６にも不純物を注入する。不純物領域１１６に不純物を注入する工程を他の注入工程と一緒に行うことができる。これにより、不純物領域１１６の形成を、ＢＰＳＧ等の絶縁膜１３３を形成してからコンタクトホールを開口して行う場合と比較して、工程を削減して製造コストを低く抑えることができる。さらには、不純物領域１１６に不純物を注入した後にアニール処理を加えることで不純物領域１１６は十分に活性化され、ウェル１１７と十分に接続され、コンタクトプラグ１４１ａとの接触抵抗をより低くすることができる。ウェルコンタクトの抵抗を低くできるので、撮像面内での基準電位の一定化をさらに図ることが可能となり、シェーディングによる画像性能の低下を抑制することができる。

Claims

ＭＯＳトランジスタを含む周辺回路部と、光電変換素子及び前記光電変換素子で生じた信号を増幅する増幅素子が配されたウェル、及び前記ウェルに所定の電圧を供給するためのコンタクトを有する画素回路部と、を備える光電変換装置の製造方法であって、
前記光電変換素子、前記増幅素子、前記コンタクトが配される部分、及び前記ＭＯＳトランジスタのゲート電極を覆う誘電体膜を形成する工程と、
前記誘電体膜における前記光電変換素子を覆う部分と前記増幅素子を覆う部分とを覆い、前記周辺回路部分と前記コンタクトが配される部分とを露出させるレジストを形成する工程と、
前記誘電体膜における前記光電変換素子を覆う部分及び前記増幅素子を覆う部分をレジストによって保護して残存させつつ、前記ゲート電極の側面に前記誘電体膜の残存物によりサイドスペーサが形成され且つ前記コンタクトが配される部分の前記誘電体膜に開口が形成されるように、前記誘電体膜をエッチングする工程と、
を有し、
前記コンタクトを前記開口に形成することを特徴とする光電変換装置の製造方法。
前記コンタクトの形成は、前記開口を介して前記ウェルに不純物を注入することで、前記ウェルよりも不純物濃度の高い不純物領域を形成する段階を含むことを特徴とする請求項１に記載の光電変換装置の製造方法。
前記ＭＯＳトランジスタのドレインを形成するための、前記不純物領域を形成するための不純物と同一導電型の不純物の注入を、前記不純物領域を形成するための不純物の注入と並行して行うことを特徴とする請求項２に記載の光電変換装置の製造方法。
前記不純物領域を形成するための不純物のドーズ量は、５×１０^１４［ｉｏｎｓ／ｃｍ^２］以上、５×１０^１６［ｉｏｎｓ／ｃｍ^２］以下であることを特徴とする請求項２又は３に記載の光電変換装置の製造方法。
前記コンタクトの形成は、前記開口形成後の前記誘電体膜上に、前記画素回路部および前記周辺回路部に渡って絶縁膜を形成し、
前記絶縁膜の前記不純物領域となる領域の上に位置する部分にコンタクトホールを形成し、前記コンタクトホールを介して前記領域に不純物を注入する段階を含むことを特徴とする請求項４に記載の光電変換装置の製造方法。
前記コンタクトホールは前記開口よりも幅が小さいことを特徴とする請求項５に記載の光電変換装置の製造方法。
前記不純物領域を形成する際に注入された不純物とは反対の導電型の不純物を、前記コンタクトホールを介して前記不純物領域となる領域に注入する段階を含むことを特徴とする請求項５又は６に記載の光電変換装置の製造方法。
前記不純物領域となる領域の上に前記コンタクトホールを形成する前又は後に、前記絶縁膜の前記ＭＯＳトランジスタのドレインとなる領域の上に位置する部分にコンタクトホールを形成する段階を含むことを特徴とする請求項５乃至７のいずれか１項に記載の光電変換装置の製造方法。
前記コンタクトの形成は、前記不純物領域に接続するコンタクトプラグを形成する段階を含むことを特徴とする請求項２乃至８のいずれか１項に記載の光電変換装置の製造方法。
前記不純物領域は、素子分離用の絶縁物で囲まれていることを特徴とする請求項２乃至９のいずれか１項に記載の光電変換装置の製造方法。
前記サイドスペーサを形成する前に、前記ＭＯＳトランジスタのドレインを形成するための不純物の注入と、前記増幅素子を形成するための不純物の注入とを並行して行うことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置の製造方法。
前記誘電体膜は酸化シリコン層と窒化シリコン層とを含む複層膜であることを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置の製造方法。
前記誘電体膜は水素を含む窒化シリコン層を有することを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置の製造方法。
前記開口を覆う誘電体膜を形成した状態で、前記ＭＯＳトランジスタをシリサイド化することを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置の製造方法。
前記増幅素子はＭＯＳトランジスタであり、前記誘電体膜をエッチングする工程において、前記誘電体膜の、前記増幅素子として機能する前記ＭＯＳトランジスタの上に配されている部分はエッチングされないことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置の製造方法。
前記画素回路部は、前記光電変換素子を複数有し、
前記コンタクトは、平面視において、前記複数の光電変換素子の少なくとも２つの間にあることを特徴とする請求項１乃至１５のいずれか１項に記載の光電変換装置の製造方法。