TWI648841B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明使半導體裝置的性能提高。 本發明在對覆蓋轉移電晶體TX的閘極電極Gt的絶緣膜ZM實施異向性蝕刻以於閘極電極Gt的側壁形成側壁間隔件SW之後，使半導體基板SB的表面氧化以形成犠牲氧化膜SOX，並將該犠牲氧化膜SOX除去，藉此將因為異向性蝕刻而形成在半導體基板SB的內部的損傷層除去。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，其可適當應用於例如包含固體拍攝元件在內的半導體裝置的製造方法。
關於固體拍攝元件，使用CMOS（Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體）的固體拍攝元件（CMOS影像感測器）的開發有所進展。該CMOS影像感測器，構成包含具有光電二極體與轉移用電晶體的複數個畫素在內的構造。
日本特開2005－142319號公報（專利文獻1），揭示了將附著於溝槽底面的金屬污染物質除去的技術。若簡要而言，係使基板溫度為200℃至600℃，以電漿賦與激發能量，使矽膜的表面產生氧化反應。藉此，於溝槽所露出之矽膜的表面形成矽氧化膜。金屬污染物質，成為在矽氧化膜與矽膜的界面聚集的金屬矽化物。利用HF系溶液將矽氧化膜除去。隨之金屬矽化物也被除去。
日本特開2008－60383號公報（專利文獻2），揭示了可形成具有高可靠度之閘極絶緣膜的技術。若簡要而言，係於矽基板的表面形成溝槽，之後，將溝槽的內表面洗淨以除去污染物，接著，利用在200℃以下的基板溫度使含有氟元素的氣體以及氧氣電離所產生的自由基進行等向性蝕刻，藉此將溝槽內表面的缺陷層除去。
日本特開2006－59842號公報（專利文獻3），揭示了利用元件分離部（STI）抑制基板內所發生之應力，以減少接合漏電流的問題的技術。根據實施例3，其利用等向性蝕刻除去在利用異向性乾蝕刻於矽基板形成溝槽時形成在溝部的內面的損傷層。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2005－142319號公報 [專利文獻2] 日本特開2008－060383號公報 [專利文獻3] 日本特開2006－059842號公報
[發明所欲解決的問題]
在具有光電二極體的半導體裝置中，盡可能使性能提高，例如，使暗時亮點或暗時白點瑕疵減少等，為吾人所期望。
其他技術問題與新穎性特徴，根據本説明書的記述內容以及所述圖式應可明瞭。 [解決問題的手段]
若根據本發明的其中一個實施態樣，在對覆蓋轉移電晶體的閘極電極的絶緣膜實施異向性蝕刻，以於閘極電極的汲極側的側壁形成側壁間隔件之後，於半導體基板表面形成犠牲氧化膜，並將該犠牲氧化膜除去，藉此將因為異向性蝕刻而形成於半導體基板的損傷層除去。 [發明的功效]
若根據本發明的其中一個實施態樣，可使半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，亦可在該特定的數值以上或以下。再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來説明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要的情況以外，同一或相同部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
（實施態樣1）以下，一邊參照圖式一邊針對本實施態樣1的半導體裝置的構造以及製造步驟詳細説明。本實施態樣1，係針對半導體裝置為作為從半導體基板的表面側射入光線的表面照射型的影像感測器的CMOS影像感測器的例子進行説明。
＜半導體裝置的構造＞圖1，係表示本實施態樣的半導體裝置的構造例的電路方塊圖。圖2，係表示畫素的構造例的電路圖。另外，在圖1中，係表示配置成陣列狀（行列狀）的4行4列（4×4）的16個畫素，惟畫素的排列數並非僅限於此，可作出各種變更，例如，實際上相機等的電子裝置所使用的畫素數為數百萬個。
於圖1所示之畫素區域1A，複數個畫素PU配置成陣列狀，於其周圍，配置了垂直掃描電路VSC或水平掃描電路HSC等的驅動電路。各畫素（單位、畫素單元）PU，配置於選擇線SL以及輸出線OL的交點。選擇線SL與垂直掃描電路VSC連接，輸出線OL分別與列電路CLC連接。列電路CLC透過開關SWT與輸出放大器AP連接。各開關SWT與水平掃描電路HSC連接，被水平掃描電路HSC所控制。
例如，從垂直掃描電路VSC以及水平掃描電路HSC所選擇之畫素PU所讀取到的電氣信號，經由輸出線OL以及輸出放大器AP輸出。
畫素PU的構造，例如，如圖2所示的，係由光電二極體PD與4個電晶體RST、TX、SEL、AMI所構成。該等電晶體RST、TX、SEL、AMI，分別係由n通道型的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體）所形成。其中，電晶體RST為重置電晶體（重置用電晶體），電晶體TX為轉移電晶體（轉移用電晶體），電晶體SEL為選擇電晶體（選擇用電晶體），電晶體AMI為增幅電晶體（增幅用電晶體）。另外，轉移電晶體TX，係將光電二極體PD所產生之電荷轉移的轉移用電晶體。另外，除了該等電晶體之外，亦組裝了其他電晶體或電容元件等的元件。另外，該等電晶體的連接態樣存在各種變化、應用態樣。
在圖2所示之電路例中，光電二極體PD與轉移電晶體TX串聯連接於接地電位GND與節點N1之間。重置電晶體RST連接於節點N1與電源電位（電源電位線）VDD之間。選擇電晶體SEL以及增幅電晶體AMI串聯連接於電源電位VDD與輸出線OL之間。該增幅電晶體AMI的閘極電極與節點N1連接。另外，重置電晶體RST的閘極電極與重置線LRST連接。另外，選擇電晶體SEL的閘極電極與選擇線SL連接，轉移電晶體TX的閘極電極與轉移線（第2選擇線）LTX連接。
例如，使轉移線LTX以及重置線LRST升位（成為H位準），以令轉移電晶體TX以及重置電晶體RST成為導通狀態。結果，光電二極體PD的電荷被抽出而空乏化。之後，使轉移電晶體TX成為切斷狀態。
之後，例如，打開相機等的電子裝置的機械快門，在快門打開的期間，在光電二極體PD中，因為入射光而產生並累積電荷。亦即，光電二極體PD，接收入射光而產生電荷。
接著，在關閉快門之後，使重置線LRST降位（成為L位準），以令重置電晶體RST成為切斷狀態。再者，使選擇線SL以及轉移線LTX升位（成為H位準），以令選擇電晶體SEL以及轉移電晶體TX成為導通狀態。藉此，光電二極體PD所產生之電荷轉移到轉移電晶體TX的節點N1側的端部（對應後述的圖3的浮置擴散部FD）。此時，浮置擴散部FD的電位，變化成對應從光電二極體PD所轉移之電荷的値，該値，被增幅電晶體AMI增幅並表現於輸出線OL。該輸出線OL的電位，成為電氣信號（受光信號），經由列電路CLC以及開關SWT從輸出放大器AP被讀取作為輸出信號。
圖3，係表示本實施態樣的半導體裝置的畫素的俯視圖。
如圖3所示的，本實施態樣的半導體裝置的畫素PU（參照圖1），具有配置了光電二極體PD與轉移電晶體TX的活性區域AcTP，以及配置了重置電晶體RST的活性區域AcR。再者，畫素PU，具有配置了選擇電晶體SEL與增幅電晶體AMI的活性區域AcAS，以及配置了與圖中未顯示的接地電位線連接的栓塞Pg的活性區域AcG。
於活性區域AcR，配置了閘極電極Gr，在其兩側的源極、汲極區域上配置了栓塞Pr1、Pr2。藉由該閘極電極Gr與源極、汲極區域構成重置電晶體RST。
於活性區域AcTP，配置了閘極電極Gt，在俯視下，於閘極電極Gt的兩側的其中一側，配置了光電二極體PD，於另一側，配置了浮置擴散部FD。光電二極體PD，為PN接合二極體，例如，由複數個n型或是p型之雜質擴散區域（半導體區域）所構成。另外，浮置擴散部FD，具有作為電荷累積部或是浮置擴散層的功能，例如，由n型之雜質擴散區域（半導體區域）所構成。在該浮置擴散部FD上，配置了栓塞Pfd。
於活性區域AcAS，配置了閘極電極Ga以及閘極電極Gs，於活性區域AcAS的閘極電極Ga側的端部配置了栓塞Pa，於活性區域AcAS的閘極電極Gs側的端部配置了栓塞Ps。閘極電極Ga以及閘極電極Gs的兩側，為源極、汲極區域，藉由該閘極電極Ga、閘極電極Gs以及源極、汲極區域，構成串聯連接的選擇電晶體SEL以及增幅電晶體AMI。
在活性區域AcG的上部配置了栓塞Pg。該栓塞Pg，與圖中未顯示的接地電位線連接。因此，活性區域AcG，係用來對半導體基板的井區域施加接地電位GND的供電區域。
另外，在閘極電極Gr、閘極電極Gt、閘極電極Ga以及閘極電極Gs上，分別配置了栓塞Prg、栓塞Ptg、栓塞Pag以及栓塞Psg。
將上述栓塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg，利用複數層配線層（例如後述的圖6所示的配線M1～M3）因應需要而連接之。藉此，便可形成上述圖1以及圖2所示的電路。
圖4，係表示本實施態樣的半導體裝置所形成之晶片區域的俯視圖。晶片區域CHP，具有畫素區域1A與周邊電路區域2A。於畫素區域1A，複數個畫素PU配置成行列狀。於周邊電路區域2A，配置了邏輯電路（logic circuit）。該邏輯電路，例如，運算從畫素區域1A所輸出的輸出信號，並根據該運算結果輸出影像資料。另外，圖1的列電路CLC、開關SWT、水平掃描電路HSC、垂直掃描電路VSC以及輸出放大器AP等亦配置於周邊電路區域2A。
圖5，係表示形成於本實施態樣的半導體裝置的周邊電路區域2A的電晶體的俯視圖。
如圖5所示的，於周邊電路區域2A，配置了作為邏輯電晶體的周邊電晶體LT。實際上，於周邊電路區域2A，形成了複數個n通道型MISFET與複數個p通道型MISFET，作為構成邏輯電路的電晶體。在圖5中，將構成邏輯電路的電晶體的其中之一的n通道型MISFET，顯示為周邊電晶體LT。
如圖5所示的，於周邊電路區域2A，形成了活性區域AcL，於該活性區域AcL，配置了周邊電晶體LT的閘極電極Glt，於閘極電極Glt的兩側且活性區域AcL的內部，形成了包含後述的n＋ 型半導體區域SD在內的周邊電晶體LT的源極、汲極區域。另外，在周邊電晶體LT的源極、汲極區域上，配置了栓塞Pt1、Pt2。
在圖5中，僅顯示出1個周邊電晶體LT，惟實際上，於周邊電路區域2A，配置了複數個電晶體。將該等複數個電晶體的源極、汲極區域上的栓塞或是閘極電極Glt上的栓塞利用複數層配線層（後述的配線M1～M3）連接，藉此便可構成邏輯電路。另外，MISFET以外的元件，例如，電容元件或其他構造的電晶體等有時也會組裝於邏輯電路。
另外，以下，係說明周邊電晶體LT為n通道型MISFET的例子，惟周邊電晶體LT亦可為p通道型MISFET。
＜畫素區域以及周邊電路區域的元件構造＞接著，一邊參照本實施態樣的半導體裝置的剖面圖（圖6以及圖7），一邊説明本實施態樣的半導體裝置的構造。圖6以及圖7，係本實施態樣的半導體裝置的主要部位剖面圖，圖6，大致對應上述圖3的A－A線的剖面圖，圖7，大致對應上述圖5的B－B線的剖面圖。
如圖6所示的，於半導體基板SB的畫素區域1A的活性區域AcTP，形成了光電二極體PD與轉移電晶體TX。光電二極體PD，係由形成於半導體基板SB的p型井PW1、n型半導體區域（n型井）NW以及p＋ 型半導體區域PR所構成。另外，如圖7所示的，於半導體基板SB的周邊電路區域2A的活性區域AcL，形成了周邊電晶體LT。
半導體基板SB，例如，係由導入了磷（P）或是砷（As）等的n型雜質（施體）的n型單結晶矽等所構成的半導體基板（半導體晶圓）。作為其他的態樣，半導體基板SB亦可為所謂的磊晶晶圓。當半導體基板SB為磊晶晶圓時，例如，藉由在導入了n型雜質 [ 例如砷（As）] 的n＋ 型單結晶矽基板的主面上，使由導入了n型雜質 [ 例如磷（P）] 的n－ 型單結晶矽所構成的磊晶層成長，便可形成半導體基板SB。
於活性區域AcTP的外周圍，配置了由絶緣體所構成的元件分離區域LCS。像這樣，元件分離區域LCS所包圍之半導體基板SB的露出區域，成為活性區域AcTP以及活性區域AcL等的活性區域。
從半導體基板SB的主面到既定的深度，形成了p型井（p型半導體區域）PW1、PW2。p型井PW1，跨整個活性區域AcTP形成。亦即，p型井PW1，跨光電二極體PD所形成之區域與轉移電晶體TX所形成之區域形成。另外，p型井PW2，跨整個活性區域AcL形成。亦即，p型井PW2，形成於周邊電晶體LT所形成之區域。p型井PW1以及p型井PW2，均為導入了硼（B）等的p型雜質的p型半導體區域。p型井PW1與p型井PW2，彼此為獨立的區域，在電性上也獨立。
如圖6所示的，在活性區域AcTP的半導體基板SB中，以被p型井PW1內包的方式，形成了n型半導體區域（n型井）NW。n型半導體區域NW，為導入了磷（P）或是砷（As）等的n型雜質的n型半導體區域。
n型半導體區域NW，為用來形成光電二極體PD的n型半導體區域，亦為轉移電晶體TX的源極區域。亦即，n型半導體區域NW，主要形成於光電二極體PD所形成之區域，惟n型半導體區域NW的一部分，形成於與轉移電晶體TX的閘極電極Gt在平面上（在俯視下）重疊的位置。n型半導體區域NW（的底面）的深度，形成得比p型井PW1（的底面）的深度更淺。
於n型半導體區域NW的表面的一部分，形成了p＋ 型半導體區域PR。p＋ 型半導體區域PR，係硼（B）等的p型雜質以高濃度導入（摻雜）的p＋ 型半導體區域，p＋ 型半導體區域PR的雜質濃度（p型雜質濃度），比p型井PW1的雜質濃度（p型雜質濃度）更高。因此，p＋ 型半導體區域PR的導電率（電傳導率），比p型井PW1的導電率（電傳導率）更高。
p＋ 型半導體區域PR（的底面）的深度，比n型半導體區域NW（的底面）的深度更淺。p＋ 型半導體區域PR，主要形成於n型半導體區域NW的表層部分（表面部分）。因此，若從半導體基板SB的厚度方向觀察，便形成n型半導體區域NW存在於最上層的p＋ 型半導體區域PR之下，且p型井PW1存在於n型半導體區域NW之下的狀態。
另外，在n型半導體區域NW所並未形成之區域中，p＋ 型半導體區域PR的一部分與p型井PW1接觸。亦即，p＋ 型半導體區域PR，具有正下方存在n型半導體區域NW而與該n型半導體區域NW接觸的部分，以及正下方存在p型井PW1而與該p型井PW1接觸的部分。
p型井PW1與n型半導體區域NW之間，形成PN接合。另外，p＋ 型半導體區域PR與n型半導體區域NW之間，形成PN接合。利用p型井PW1（p型半導體區域）、n型半導體區域NW以及p＋ 型半導體區域PR，形成了光電二極體（PN接合二極體）PD。
p＋ 型半導體區域PR，係以抑制根據於半導體基板SB的表面複數形成之界面準位所產生之電子為目的而形成的區域。亦即，有時，在半導體基板SB的表面區域，因為界面準位的影響，即使在並未照射到光線的狀態下也會產生電子，而導致暗電流的增加。因此，藉由於以電子為多數載子的n型半導體區域NW的表面，形成以正電洞（電洞）為多數載子的p＋ 型半導體區域PR，便可抑制在並未照射到光線的狀態下產生電子，進而抑制暗電流的增加。因此，p＋ 型半導體區域PR，具有使從光電二極體最表面湧出的電子與該p＋ 型半導體區域PR的電洞再結合，進而使暗電流減少的功能。
光電二極體PD，為受光元件。另外，光電二極體PD，亦可視為光電轉換元件。光電二極體PD，具有將所輸入之光線光電轉換，產生電荷，並累積所產生之電荷的功能，轉移電晶體TX，具有作為將光電二極體PD所累積之電荷從光電二極體PD轉移時的開關的功能。
另外，以與n型半導體區域NW的一部分在平面上重疊的方式，形成了閘極電極Gt。該閘極電極Gt，為轉移電晶體TX的閘極電極，在半導體基板SB上隔著閘極絶緣膜GOX形成（配置）。在閘極電極Gt的側壁上，形成了側壁間隔件SW作為側壁絶緣膜。
在活性區域AcTP的半導體基板SB（p型井PW1）中，於閘極電極Gt的兩側的其中一側，形成了上述n型半導體區域NW，於另一側，形成了n型半導體區域NR。n型半導體區域NR，係磷（P）或是砷（As）等的n型雜質以高濃度導入（摻雜）的n＋ 型半導體區域，且形成於p型井PW1內。n型半導體區域NR，係作為浮置擴散部（浮置擴散層）FD的半導體區域，亦為轉移電晶體TX的汲極區域。
n型半導體區域NR，具有作為轉移電晶體TX的汲極區域的功能，惟亦可視為浮置擴散部（浮置擴散層）FD。另外，n型半導體區域NW，係光電二極體PD的構成要件，惟亦可具有作為轉移電晶體TX的源極用的半導體區域的功能。亦即，轉移電晶體TX的源極區域，係由n型半導體區域NW所形成。因此，n型半導體區域NW與閘極電極Gt，宜形成閘極電極Gt的一部分（源極側）與n型半導體區域NW的一部分在平面上（在俯視下）重疊的位置關係。n型半導體區域NW與n型半導體區域NR，以夾著轉移電晶體TX的通道形成區域（對應閘極電極Gt的正下方的基板區域）互相隔著間隔的方式形成。
於光電二極體PD（參照圖3）的表面，亦即於n型半導體區域NW以及p＋ 型半導體區域PR的表面，形成了帽蓋絶緣膜CP。該帽蓋絶緣膜CP，係為了使半導體基板SB的表面特性，亦即界面特性保持良好而形成。在該帽蓋絶緣膜CP上，形成了反射防止膜ARF。亦即，反射防止膜ARF，在n型半導體區域NW以及p＋ 型半導體區域PR上，隔著帽蓋絶緣膜CP形成。反射防止膜ARF的一部分（端部），亦可跨越到閘極電極Gt上。
另一方面，如圖7所示的，在活性區域AcL的p型井PW2上，隔著閘極絶緣膜GOX，形成了周邊電晶體LT的閘極電極Glt，並在閘極電極Glt的兩側的側壁上，形成了側壁間隔件SW。另外，在閘極電極Glt的兩側的p型井PW2中，形成了周邊電晶體LT的源極、汲極區域。周邊電晶體LT的源極、汲極區域，具有LDD（Lightly Doped Drain，輕摻雜汲極）構造，係由n型之低濃度半導體區域，亦即n－ 型半導體區域NM，以及n型之高濃度半導體區域，亦即n＋ 型半導體區域SD所構成。再者，於周邊電晶體LT的閘極電極Glt、構成源極、汲極區域的n＋ 型半導體區域SD的表面，形成了金屬矽化物層SIL。另一方面，構成畫素PU的轉移電晶體TX的汲極區域係由浮置擴散部FD所構成，於該浮置擴散部FD並未形成金屬矽化物層SIL。因此，浮置擴散部FD的表面，被後述的矽化物阻擋膜PRO所覆蓋。矽化物阻擋膜PRO，例如，係由氧化矽膜所構成。在本實施態樣1中，畫素區域1A的整個區域被矽化物阻擋膜PRO所覆蓋。然而，有必要被矽化物阻擋膜PRO所覆蓋的，係不欲形成金屬矽化物層SIL的轉移電晶體TX的浮置擴散部FD，於除此以外的部分不設置矽化物阻擋膜PRO也沒有關係。
在半導體基板SB上，以覆蓋閘極電極Gt、反射防止膜ARF以及閘極電極Glt的方式，形成了層間絶緣膜IL1。層間絶緣膜IL1，形成在包含畫素區域1A以及周邊電路區域2A在內的半導體基板SB的整個主面上。如前所述的，在畫素區域1A，閘極電極Gt、反射防止膜ARF以及浮置擴散部FD的表面被矽化物阻擋膜PRO所覆蓋，並在矽化物阻擋膜PRO上形成了層間絶緣膜IL1。
層間絶緣膜IL1，例如，係由以TEOS（Tetra Ethyl Ortho Silicate，四乙氧基矽烷）為原料的氧化矽膜所形成。上述栓塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2等的導電性栓塞PG埋入層間絶緣膜IL1。例如，如圖6所示的，在作為浮置擴散部FD的n型半導體區域NR上形成了栓塞Pfd作為栓塞PG，該栓塞Pfd，貫通層間絶緣膜IL1並到達n型半導體區域NR，而與n型半導體區域NR電連接。
上述栓塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2等的導電性栓塞PG，係對形成於層間絶緣膜IL1的接觸孔，例如，埋入障蔽導體膜以及形成在障蔽導體膜上的鎢膜所形成。該障蔽導體膜，例如，係由鈦膜以及形成在該鈦膜上的氮化鈦膜的堆疊膜（亦即鈦／氮化鈦膜）所構成。
另外，雖在圖6以及圖7中並未顯示，惟上述重置電晶體RST、上述選擇電晶體SEL以及上述增幅電晶體AMI，亦具有在形成於半導體基板SB的p型井上隔著閘極絶緣膜形成的閘極電極，以及形成於閘極電極的兩側的p型井中的源極、汲極區域（參照上述圖3）。由於選擇電晶體SEL以及增幅電晶體AMI串聯連接，故共有一側的源極、汲極區域（參照圖3）。
在埋入了栓塞PG（Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2）的層間絶緣膜IL1上，例如，形成了層間絶緣膜IL2，於該層間絶緣膜IL2形成了配線M1。
層間絶緣膜IL2，例如係由氧化矽膜所形成，惟並非僅限於此，亦可由比氧化矽膜介電常數更低的低介電常數膜所形成。低介電常數膜，可舉出例如SiOC膜。
配線M1，例如，係由銅配線所形成，可使用金屬鑲嵌法形成。另外，配線M1，並非僅限於銅配線，亦可由鋁配線所形成。當配線M1為埋入銅配線（金屬鑲嵌銅配線）時（圖6以及圖7對應此態樣），該埋入銅配線，係埋入形成於層間絶緣膜IL1的配線溝內，當配線M1為鋁配線時，該鋁配線，係由形成在層間絶緣膜上的導電膜形成圖案所形成。
在形成了配線M1的層間絶緣膜IL2上，例如，形成了由氧化矽膜或低介電常數膜所構成的層間絶緣膜IL3，於該層間絶緣膜IL3形成了配線M2。另外，在形成了配線M2的層間絶緣膜IL3上，形成了層間絶緣膜IL4，於該層間絶緣膜IL4形成了配線M3。配線M1～M3，形成為配線層。配線M1～M3，以與光電二極體在平面上不重疊的方式形成。這是為了不讓射入光電二極體的光線被配線M1～M3遮住的關係。
再者，在形成了配線M3的層間絶緣膜IL4上，搭載了微透鏡ML。另外，亦可在微透鏡ML與層間絶緣膜IL4之間設置濾色器。
在圖6中，當光線照射到畫素PU（參照圖1）時，首先，入射光，通過微透鏡ML。之後，通過相對於可見光為透明的層間絶緣膜IL4～IL1，然後，射入反射防止膜ARF。反射防止膜ARF，抑制入射光的反射，使充分光量的入射光射入光電二極體PD。在光電二極體PD中，由於入射光的能量比矽的帶隙更大，故利用光電轉換吸收入射光並產生電洞電子對。此時所產生之電子，累積於n型半導體區域NW。然後，在適當的時序，使轉移電晶體TX導通。具體而言，係對轉移電晶體TX的閘極電極Gt施加閾値電壓以上的電壓。然後，在轉移電晶體TX的閘極絶緣膜GOX正下方的通道形成區域形成通道區域，作為轉移電晶體TX的源極區域的n型半導體區域NW與作為轉移電晶體TX的汲極區域的n型半導體區域NR電性導通。結果，在 n型半導體區域NW所累積的電子，通過通道區域到達汲極區域（n型半導體區域NR），並從汲極區域（n型半導體區域NR）經由栓塞Pfd以及配線層傳導至外部電路。
＜半導體裝置的製造方法＞接著，針對本實施態樣的半導體裝置的製造方法，參照圖6～圖29進行説明。為了簡化圖式圖28以及圖29後續的製造步驟，用圖6以及圖7進行説明。
圖8～圖29、圖6以及圖7，係本實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。在圖8～圖29之中，圖8、圖10、圖12、圖14、圖16、圖18、圖20、圖22、圖24、圖26以及圖28，係相當於上述圖6的剖面圖，亦即，係在相當於上述圖3的A－A線的位置的剖面圖。在圖8～圖29之中，圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23、圖25、圖27以及圖29，係相當於上述圖7的剖面圖，亦即，係在相當於上述圖5的B－B線的位置的剖面圖。
為了製造本實施態樣的半導體裝置，首先，如圖8以及圖9所示的，準備半導體基板（半導體晶圓）SB。
半導體基板SB，例如，係由導入了磷（P）或是砷（As）等n型雜質的n型單結晶矽等所構成的半導體基板（半導體晶圓）。作為其他的態樣，半導體基板SB，亦可為所謂的磊晶晶圓。當半導體基板SB為磊晶晶圓時，例如，藉由在導入了n型雜質 [ 例如砷（As）] 的n＋ 型單結晶矽基板的主面上，使由導入了n型雜質 [ 例如磷（P）] 的n－ 型單結晶矽所構成的磊晶層成長，便可形成半導體基板SB。
接著，實施於半導體基板SB形成元件分離區域LCS的步驟。
元件分離區域LCS，係由氧化膜等的絶緣膜所構成。例如，在半導體基板SB之中，在成為活性區域AcTP以及活性區域AcL等活性區域的區域被氮化矽膜所覆蓋的狀態下，使半導體基板SB熱氧化，藉此便可在並未被氮化矽膜所覆蓋的區域的半導體基板SB的主面，形成由熱氧化膜所構成的元件分離區域LCS。該等元件分離區域的形成法稱為LOCOS（Local oxidation of silicon，矽局部氧化）法。利用元件分離區域LCS，區劃出（限定出）活性區域AcTP以及活性區域AcL等的活性區域。
亦可取代LOCOS法，使用STI（Shallow Trench Isolation，淺溝槽隔離）法形成元件分離區域LCS。當使用STI法時，元件分離區域LCS，係由埋入半導體基板SB的溝槽內的絶緣膜（例如氧化矽膜）所構成。例如，在半導體基板SB之中，成為活性區域AcTP以及活性區域AcL等活性區域的區域被氮化矽膜所覆蓋。然後，以該氮化矽膜作為蝕刻遮罩蝕刻半導體基板SB，藉此於半導體基板SB形成元件分離用的溝槽，之後，於該元件分離用的溝槽內埋入氧化矽膜等的絶緣膜，藉此便可形成元件分離區域LCS。
另外，活性區域AcTP，形成於畫素區域1A，活性區域AcL，形成於周邊電路區域2A。
接著，如圖8以及圖9所示的，實施於畫素區域1A的半導體基板SB形成p型井（p型半導體區域）PW1的步驟，以及於周邊電路區域2A的半導體基板SB形成p型井（p型半導體區域）PW2的步驟。
p型井PW1，係用來形成光電二極體PD的p型半導體區域，另外，亦為用來形成n通道型的轉移電晶體TX的p型井區域。p型井PW2，係用來形成n通道型的周邊電晶體LT的p型井區域。
p型井PW1、PW2，各自從半導體基板SB的主面形成到既定的深度。p型井PW1、PW2，可利用將例如硼（B）等的p型雜質離子注入半導體基板SB等方法而形成。
p型井PW1，在畫素區域1A中，跨光電二極體PD所形成之區域，與轉移電晶體TX所形成之區域形成。亦即，在畫素區域1A中，於整個活性區域AcTP形成p型井PW1。p型井PW2，形成於周邊電路區域2A。用來形成p型井PW1的離子注入，與用來形成p型井PW2的離子注入，以不同的離子注入步驟進行，或是以相同的離子注入步驟進行。
p型井PW1、PW2的導電型為p型，與半導體基板SB的導電型，亦即n型，為相反的導電型。p型井PW1、PW2，以半導體基板SB的主面為基準，比元件分離區域LCS更深。
另外，在本實施態樣中，係針對形成於周邊電路區域2A的周邊電晶體LT，為n通道型的MISFET的情況進行説明，惟亦可使導電型相反，使周邊電晶體LT為p通道型的MISFET。另外，亦可將n通道型的MISFET與p通道型的MISFET雙方均形成於周邊電路區域2A。
接著，如圖10以及圖11所示的，在畫素區域1A中，在半導體基板SB（p型井PW1）上隔著閘極絶緣膜GOX形成轉移電晶體TX用的閘極電極Gt，在周邊電路區域2A中，在半導體基板SB（p型井PW2）上隔著閘極絶緣膜GOX形成周邊電晶體LT用的閘極電極Glt。
亦即，首先，利用洗淨處理等使半導體基板SB的主面清淨化，之後於半導體基板SB的主面形成閘極絶緣膜GOX用的絶緣膜。該閘極絶緣膜GOX用的絶緣膜，例如由氧化矽膜所構成，可使用熱氧化法等形成。關於其他的態樣， 亦可使用氮氧化矽膜，或是金屬氧化物膜（例如鉿氧化物膜）等的高介電常數絶緣膜，作為閘極絶緣膜GOX用的絶緣膜。然後，在半導體基板SB上，亦即閘極絶緣膜GOX用的絶緣膜上，用CVD（Chemical Vapor Deposition，化學氣相沉積）法等形成閘極電極用的導電膜（例如多結晶矽膜），之後，用微影法以及乾蝕刻法使該閘極電極用的導電膜形成圖案。藉此，便可形成由形成圖案之導電膜（例如多結晶矽膜）所構成的閘極電極Gt、Glt。殘留在閘極電極Gt、Glt之下的閘極絶緣膜GOX用的絶緣膜，為閘極絶緣膜GOX。另外，可利用使該閘極電極用的導電膜形成圖案的乾蝕刻，或是該乾蝕刻之後的濕蝕刻，除去並未被閘極電極Gt、Glt所覆蓋之區域的閘極絶緣膜GOX用的絶緣膜。在使閘極電極用的導電膜形成圖案以形成閘極電極Gt、Glt時，亦可一併形成例如上述圖3所示之其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的閘極電極Gr、閘極電極Gs以及閘極電極Ga。
閘極電極Gt，具有作為轉移電晶體TX的閘極電極的功能，在畫素區域1A中，在半導體基板SB（p型井PW1）上隔著閘極絶緣膜GOX形成。閘極電極Gt之下的閘極絶緣膜GOX，具有作為轉移電晶體TX的閘極絶緣膜的功能。閘極電極Glt，具有作為周邊電晶體LT的閘極電極的功能，在周邊電路區域2A中，在半導體基板SB（p型井PW2）上隔著閘極絶緣膜GOX形成。閘極電極Glt之下的閘極絶緣膜GOX，具有作為周邊電晶體LT的閘極絶緣膜的功能。
接著，如圖12以及圖13所示的，實施於畫素區域1A的活性區域AcTP中的半導體基板SB，形成n型半導體區域NW的步驟。n型半導體區域NW，可藉由對畫素區域1A的活性區域AcTP的半導體基板SB注入磷（P）或砷（As）等的n型雜質離子而形成。
n型半導體區域NW，係用來形成光電二極體PD的n型半導體區域，n型半導體區域NW（的底面）的深度，比p型井PW1（的底面）的深度更淺，n型半導體區域NW，以被p型井PW1內包的方式形成。n型半導體區域NW，由於以被p型井PW1內包的方式形成，故n型半導體區域NW的底面以及側面，與p型井PW1接觸。
n型半導體區域NW，並非形成於畫素區域1A的整個活性區域AcTP，而是形成在活性區域AcTP的半導體基板SB中的閘極電極Gt的兩側的區域之中的一側（源極側），於另一側（汲極側）並未形成。
n型半導體區域NW，具體而言，例如，可用以下方式形成。亦即，如圖12以及圖13所示的，首先，在半導體基板SB上用微影技術形成光阻圖案（光阻層）RS1作為抗蝕劑層。光阻圖案RS1，具有使畫素區域1A的活性區域AcTP中的閘極電極Gt的兩側之中的一側（源極側）開口（露出）的開口部OP1，畫素區域1A的活性區域AcTP中的閘極電極Gt的兩側之中的另一側（汲極側），被光阻圖案RS1所覆蓋。然後，將該光阻圖案RS1當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB注入n型雜質離子。藉此，在畫素區域1A中，對與開口部OP1在俯視下重疊的位置的半導體基板SB注入n型雜質離子，藉此，於畫素區域1A的活性區域AcTP的半導體基板SB，以被p型井PW1內包的方式，形成n型半導體區域NW。之後，將光阻圖案RS1除去。
另外，在用來形成n型半導體區域NW的離子注入步驟中，如圖13所示的，於整個周邊電路區域2A形成了光阻圖案RS1。亦即，在整個周邊電路區域2A中，以覆蓋閘極電極Glt的方式在半導體基板SB上形成了光阻圖案RS1。因此，在用來形成n型半導體區域NW的離子注入步驟中，在周邊電路區域2A的半導體基板SB（p型井PW2），光阻圖案RS1具有作為遮罩（離子注入阻止遮罩）的功能，故離子無法注入。亦即，在進行用來形成n型半導體區域NW的離子注入時，n型半導體區域NW形成區域以外的半導體基板SB，被光阻圖案RS1所覆蓋，而於n型半導體區域NW形成區域選擇性地注入n型雜質離子。
接著，如圖14以及圖15所示的，實施於畫素區域1A的活性區域AcTP中的半導體基板SB，形成p＋ 型半導體區域PR的步驟。
p＋ 型半導體區域PR，例如，係藉由對半導體基板SB注入硼（B）等的雜質離子而形成。
p＋ 型半導體區域PR，係p型雜質以高濃度導入（摻雜）的p＋ 型半導體區域，p＋ 型半導體區域PR的雜質濃度（p型雜質濃度），比p型井PW1的雜質濃度（p型雜質濃度）更高。
p＋ 型半導體區域PR（的底面）的深度，比n型半導體區域NW（的底面）的深度更淺。p＋ 型半導體區域PR，主要形成於n型半導體區域NW的表層部分（表面區域）。因此，當從半導體基板SB的厚度方向觀察時，形成在最上層的p＋ 型半導體區域PR之下存在n型半導體區域NW，並在n型半導體區域NW之下存在p型井PW1的狀態。
p＋ 型半導體區域PR，具體而言，例如可用以下方式形成。亦即，如圖14以及圖15所示的，首先，在半導體基板SB上用微影技術形成光阻圖案（光阻層）RS2作為抗蝕劑層。光阻圖案RS2，具有使畫素區域1A的活性區域AcTP中的p＋ 型半導體區域PR形成區域開口（露出）的開口部OP2。如圖14所示的，光阻圖案RS2，將閘極電極Gt完全覆蓋，構成開口部OP2的光阻圖案RS2的一側側壁位於n型半導體區域NW上，另一側側壁位於元件分離區域LCS上。然後，將該光阻圖案RS2當作遮罩（離子注入阻止遮罩）使用對半導體基板SB注入硼（B）等的雜質離子。藉此，在畫素區域1A中，於p型井PW1的表層部分以及n型半導體區域NW的表層部分形成p＋ 型半導體區域PR。之後，將光阻圖案RS2除去。
另外，在用來形成p＋ 型半導體區域PR的離子注入步驟中，如圖15所示的，於整個周邊電路區域2A形成了光阻圖案RS2。亦即，在整個周邊電路區域2A中，以覆蓋閘極電極Glt的方式在半導體基板SB上形成了光阻圖案RS2。因此，在用來形成p＋ 型半導體區域PR的離子注入步驟中，於周邊電路區域2A的半導體基板SB（p型井PW2），光阻圖案RS2具有作為遮罩（離子注入阻止遮罩）的功能，故離子無法注入。
另外，在並未形成n型半導體區域NW的區域中，p＋ 型半導體區域PR的一部分與p型井PW1接觸。亦即，p＋ 型半導體區域PR，具有在正下方存在n型半導體區域NW並與該n型半導體區域NW接觸的部分，以及在正下方存在p型井PW1並與該p型井PW1接觸的部分。
p型井PW1，係用來形成光電二極體PD的p型半導體區域，n型半導體區域NW，係用來形成光電二極體PD的n型半導體區域，p＋ 型半導體區域PR，係用來形成光電二極體PD的p型半導體區域。藉由p型井PW1（p型半導體區域）、n型半導體區域NW以及p＋ 型半導體區域PR，形成光電二極體（PN接合二極體）PD。在p型井PW1與n型半導體區域NW之間，形成PN接合，另外，在p＋ 型半導體區域PR與n型半導體區域NW之間，形成PN接合。
另外，在利用離子注入方式形成p＋ 型半導體區域PR之後，宜進行為了使結晶缺陷（主要因為離子注入而產生的結晶缺陷）恢復的退火處理，亦即熱處理。藉由該退火處理，便可使n型半導體區域NW以及p＋ 型半導體區域PR的結晶缺陷恢復。
該退火處理（熱處理），例如，可利用雷射退火、微波退火、RTA（Rapid thermal anneal，快速熱退火）或是熱爐退火，或者該等退火的組合進行。在該離子注入後所進行的退火處理（熱處理）的溫度，例如，可在300～1200℃左右。在此，雷射退火，係照射雷射的退火（熱處理），微波退火，係照射微波的退火（熱處理），RTA，係使用燈具加熱等方式的短時間退火，熱爐退火，係使用退火爐加熱的退火（熱處理）。
接著，如圖16以及圖17所示的，實施在周邊電路區域2A中，在閘極電極Glt的兩側的半導體基板SB（p型井PW2）上，形成n－ 型半導體區域（源極、汲極延伸區域）NM的步驟。
n－ 型半導體區域NM，具體而言，例如可用以下方式形成。亦即，如圖16以及圖17所示的，首先，半導體基板SB上用微影技術形成使周邊電路區域2A開口（露出）的光阻圖案（光阻層）RS3。然後，將該光阻圖案RS3當作遮罩（離子注入阻止遮罩）使用，對周邊電路區域2A的半導體基板SB（p型井PW2），注入磷（P）或是砷（As）等的n型雜質離子。此時，在周邊電路區域2A中，閘極電極Glt具有作為遮罩（離子注入阻止遮罩）的功能，故可防止雜質注入到半導體基板SB中的閘極電極Glt的正下方的區域。因此，於周邊電路區域2A的半導體基板SB（p型井PW2）中的閘極電極Glt的兩側區域注入n型之雜質離子，以形成n－ 型半導體區域NM。之後，將光阻圖案RS3除去。
另外，在用來形成n－ 型半導體區域NM的離子注入步驟中，如圖16所示的，在畫素區域1A，包含閘極電極Gt的表面在內，在半導體基板SB上，形成了光阻圖案RS3。亦即，畫素區域1A中的活性區域AcTP被光阻圖案RS3所覆蓋。因此，在用來形成n－ 型半導體區域NM的離子注入步驟中，於活性區域AcTP的半導體基板SB，光阻圖案RS3具有作為遮罩（離子注入阻止遮罩）的功能，故離子無法注入。因此，在用來形成n－ 型半導體區域NM的離子注入步驟中，離子不會注入活性區域AcTP的p型井PW1、n型半導體區域NW以及p＋ 型半導體區域PR。
接著，如圖18以及圖19所示的，實施在畫素區域1A的半導體基板SB上，形成帽蓋絶緣膜CP、反射防止膜ARF以及側壁間隔件SW的步驟。
首先，帽蓋絶緣膜CP，例如，可藉由在半導體基板SB的主面上形成絶緣膜，之後用微影法以及乾蝕刻法使該絶緣膜形成圖案而形成。帽蓋絶緣膜CP，例如，可由氧化矽膜或是氮化矽膜所形成。帽蓋絶緣膜CP，形成在n型半導體區域NW以及p＋ 型半導體區域PR的表面（露出面）上。該帽蓋絶緣膜CP，係為了使半導體基板SB的表面特性，亦即界面特性保持良好而形成。
接著，形成反射防止膜ARF與側壁間隔件SW。反射防止膜ARF，形成在帽蓋絶緣膜CP上，側壁間隔件SW，形成在閘極電極Gt、Glt的側壁上。
反射防止膜ARF以及側壁間隔件SW，例如可用以下的方式形成。亦即，首先，在半導體基板SB的主面上，以覆蓋閘極電極Gt、Glt的方式，形成絶緣膜ZM。該絶緣膜ZM，兼作反射防止膜ARF形成用的絶緣膜與側壁間隔件SW形成用的絶緣膜。然後，在形成反射防止膜ARF的區域的絶緣膜ZM上，用微影技術形成光阻圖案RS4。光阻圖案RS4，將轉移電晶體TX的源極側完全覆蓋。亦即，將設置於轉移電晶體TX的源極側的n型半導體區域NW以及p＋ 型半導體區域PR完全覆蓋。如圖18所示的，光阻圖案RS4的一端位於閘極電極Gt上，另一端位於元件分離區域LCS上。另外，光阻圖案RS4，使轉移電晶體TX的閘極電極Gt的一部分、汲極區域以及周邊電路區域2A露出。另外，構成反射防止膜ARF的絶緣膜ZM，例如，係由氮化矽膜或是氮氧化矽膜所構成，光阻圖案RS4，例如，係由酚醛系樹脂所構成的有機膜所構成。
將該光阻圖案RS4當作遮罩（蝕刻遮罩）使用，利用RIE（Reactive Ion Etching，反應性離子蝕刻）法等的異向性蝕刻回蝕絶緣膜ZM。藉此，在閘極電極Gt、Glt的側壁上局部性地殘留絶緣膜ZM，以形成側壁間隔件SW，同時在光阻圖案RS4之下殘留絶緣膜ZM，以形成反射防止膜ARF。反射防止膜ARF，在n型半導體區域NW以及p＋ 型半導體區域PR上隔著帽蓋絶緣膜CP形成，反射防止膜ARF的一部分（端部），跨越到閘極電極Gt上。
雖在閘極電極Glt的兩側壁上形成側壁間隔件SW，惟就閘極電極Gt而言，係在閘極電極Gt的兩側壁之中的汲極側（浮置擴散部FD側）的側壁上形成側壁間隔件SW。閘極電極Gt的源極側的側壁，被反射防止膜ARF所覆蓋。
異向性蝕刻，使用CHF3 、CH4 以及Ar氣體，以RF偏壓為1kW這樣的條件進行，在異向性蝕刻中，轉移電晶體TX的浮置擴散部FD形成區域以及周邊電晶體LT的源極、汲極形成區域的半導體基板SB的表面露出。於圖18以及圖19，顯示出該階段，之後，將光阻圖案RS4除去。
接著，如圖20以及圖21所示的，實施於半導體基板SB的表面形成犠牲氧化膜SOX的步驟。對半導體基板SB，實施熱氧化，藉此於轉移電晶體TX的浮置擴散部FD形成區域以及閘極電極Gt還有周邊電晶體LT的源極、汲極形成區域以及閘極電極Glt的表面形成犠牲氧化膜SOX。犠牲氧化膜SOX，亦可簡稱為氧化膜。熱氧化，係在含氧氣體環境下，在300℃以上且400℃以下的溫度範圍內實施，形成膜厚2～5nm的犠牲氧化膜SOX。另外，熱氧化，亦可在含氧以及氫的氣體環境下以300℃左右的溫度使用低溫自由基氧化法。另外，亦可在含有臭氧的氣體環境下以300℃左右的溫度使用微波加熱法。
接著，如圖22以及圖23所示的，實施犠牲氧化膜SOX的除去步驟以及其接下來的n型半導體區域NR以及n型半導體區域NW形成步驟。
首先，犠牲氧化膜SOX，例如，利用使用了HF（氟化氫）系溶液的濕蝕刻法除去。犠牲氧化膜SOX的除去，考慮到基板損傷，宜使用濕蝕刻法，惟亦可使用等向性的乾蝕刻法。藉由將犠牲氧化膜SOX除去，例如，浮置擴散部FD形成區域的半導體基板SB表面，形成比轉移電晶體TX的閘極絶緣膜GOX與半導體基板SB的界面更低2～5nm左右的凹部。另外，於轉移電晶體TX的閘極電極Gt、周邊電晶體LT的源極、汲極形成區域以及閘極電極Glt的表面亦形成同樣的凹部。
接著，在畫素區域1A的活性區域AcTP中，在閘極電極Gt的兩側之中的另一側（汲極側）的半導體基板SB（p型井PW1）上，藉由注入磷（P）或是砷（As）的雜質離子，以形成n型半導體區域NR。另外，汲極側，係對應n型半導體區域NW形成側的相反側。
在形成n型半導體區域NR的離子注入步驟中，由於反射防止膜ARF以及閘極電極Gt具有可作為遮罩（離子注入阻止遮罩）的功能，故可防止雜質注入半導體基板SB中的反射防止膜ARF以及閘極電極Gt的正下方的區域。藉此，如圖22所示的，便可在轉移電晶體TX的閘極電極Gt的兩側之中的另一側（汲極側，亦即n型半導體區域NW形成側的相反側）的半導體基板SB（p型井PW1）中，形成n型半導體區域NR。
n型半導體區域NW與n型半導體區域NR，以夾著轉移電晶體TX的通道形成區域（對應閘極電極Gt的正下方的基板區域）互相隔著間隔的方式形成。n型半導體區域NR，係具有作為轉移電晶體TX的汲極區域的功能的n型高濃度半導體區域。n型半導體區域NR，具有作為轉移電晶體TX的汲極區域的功能，惟亦可將其視為浮置擴散部（浮遊擴散層）FD。
另外，在周邊電路區域2A中，在閘極電極Glt以及側壁間隔件SW的合成體的兩側的半導體基板SB（p型井PW2）中，利用離子注入方式形成n＋ 型半導體區域SD。在進行形成n＋ 型半導體區域SD的離子注入時，閘極電極Glt與其側壁上的側壁間隔件SW具有可作為遮罩（離子注入阻止遮罩）的功能。藉此，於周邊電路區域2A的半導體基板SB（p型井PW2）中的閘極電極Glt以及側壁間隔件SW的合成體的兩側的區域，注入n型之雜質（磷或是砷）離子，以形成n＋ 型半導體區域SD。
n＋ 型半導體區域SD，係與n－ 型半導體區域NM相同導電型（在此為n型）的半導體區域，惟比起n－ 型半導體區域NM而言，雜質濃度（n型雜質濃度）更高，且深度（接合深度）更深。藉此，在周邊電路區域2A中，具有作為周邊電晶體LT的源極或是汲極的功能的半導體區域（源極、汲極區域），係由n＋ 型半導體區域SD以及n－ 型半導體區域NM所形成。因此，周邊電晶體LT的源極、汲極區域，具有LDD構造。
另外，n型半導體區域NR與n＋ 型半導體區域SD，可利用相同的離子注入步驟形成，亦可利用不同的離子注入步驟形成。
另外，亦可用等同於n型半導體區域NR與n＋ 型半導體區域SD的形成步驟的步驟，形成例如圖3所示的其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的源極、汲極區域。重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的源極、汲極區域，可利用與n型半導體區域NR以及n＋ 型半導體區域SD的其中一方或是雙方相同的離子注入步驟形成，惟亦可利用與n型半導體區域NR以及n＋ 型半導體區域SD不同的離子注入步驟形成。
另外，當於周邊電路區域2A形成p通道型MISFET時，只要在周邊電路區域2A中，形成成為p型MISFET的源極、汲極區域的p＋ 型半導體區域即可。例如，藉由對周邊電路區域2A的圖中未顯示的p通道型MISFET的閘極電極的兩側的n型井中注入p型雜質離子，便可形成成為p型MISFET的源極、汲極區域的p＋ 型半導體區域。此時，亦可對上述活性區域AcG注入p型雜質離子。
接著，進行用來使到此為止的離子注入步驟所導入的雜質活性化的退火處理（熱處理）。
利用以上的步驟，於半導體基板SB的各畫素區域1A，形成光電二極體PD、轉移電晶體TX，還有，圖22以及圖23的剖面圖所未顯示的其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI（參照上述圖3）。另外，於半導體基板SB的周邊電路區域2A，形成作為MISFET的周邊電晶體LT。
接著，如圖24以及圖25所示的，實施矽化物阻擋膜PRO的形成步驟。
首先，在半導體基板SB的主面上，例如，形成由氧化矽膜所構成的矽化物阻擋膜PRO。接著，形成具有覆蓋畫素區域1A並露出周邊電路區域2A的圖案的光阻圖案RS5，以光阻圖案RS5作為遮罩對矽化物阻擋膜PRO實施異向性乾蝕刻。然後，以至少覆蓋浮置擴散部FD的方式於畫素區域1A選擇性地殘留矽化物阻擋膜PRO，在周邊電路區域2A中，露出成為周邊電晶體LT的源極、汲極區域的n＋ 型半導體區域SD以及閘極電極Glt的表面。另外，光阻圖案RS5，係由與光阻圖案RS4相同的材料所構成，矽化物阻擋膜PRO的異向性乾蝕刻條件，與絶緣膜ZM的異向性蝕刻相同。之後，將光阻圖案RS5除去。
接著，如圖26以及圖27所示的，實施利用自我對準矽化物（Salicide：Self Aligned Silicide）技術，於n＋ 型半導體區域SD的上部（表層部），或閘極電極Glt的上部（表層部）等，形成低電阻的金屬矽化物層SIL的步驟。
形成該金屬矽化物層SIL，例如，係在半導體基板SB上形成金屬矽化物層形成用的金屬膜，然後進行熱處理，藉此使該金屬膜與n＋ 型半導體區域SD以及閘極電極Glt的表層部分發生反應，之後將金屬膜的未反應部分除去。藉此，便可於n＋ 型半導體區域SD的上部（表層部），或閘極電極Glt的上部（表層部）等部位，分別形成金屬矽化物層SIL。金屬矽化物層形成用的金屬膜，可使用鎳（Ni）膜、鈦（Ti）膜、鈷（Co）膜或是鉑（Pt）膜等的金屬以及該等金屬的合金膜。
另外，此時，亦可於例如圖3所示之轉移電晶體TX以外的電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的閘極電極Gr、閘極電極Gs以及閘極電極Ga，還有源極、汲極區域的各上部（表層部），也形成金屬矽化物層SIL。藉由形成金屬矽化物層SIL，便可使擴散電阻或接觸電阻等低電阻化。
接著，如圖28以及圖29所示的，實施在半導體基板SB的主面（整個主面）上，形成層間絶緣膜IL1以及栓塞PG的步驟。亦即，以覆蓋閘極電極Gt、Glt、側壁間隔件SW以及反射防止膜ARF的方式，在半導體基板SB上形成層間絶緣膜IL1。作為層間絶緣膜IL1，例如，可利用以TEOS（tetra ethyl ortho silicate，四乙氧基矽烷）氣體為原料氣體的CVD法在半導體基板SB上堆積氧化矽膜。另外，在畫素區域1A中，層間絶緣膜IL1形成在矽化物阻擋膜PRO上。
亦可在層間絶緣膜IL1的成膜後，利用CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨層間絶緣膜IL1的表面（頂面），使層間絶緣膜IL1的頂面平坦化。即使在形成層間絶緣膜IL1的階段，因為基底部高低差而於層間絶緣膜IL1的表面形成凹凸形狀，藉由在成膜後利用CMP法研磨層間絶緣膜IL1的表面，便可獲得該表面經過平坦化處理的層間絶緣膜IL1。
接著，將形成在層間絶緣膜IL1上的光阻圖案（圖中未顯示）當作蝕刻遮罩使用，對層間絶緣膜IL1進行乾蝕刻，藉此於層間絶緣膜IL1形成接觸孔（貫通孔、孔部、開口部）CT。
接觸孔CT，以貫通層間絶緣膜IL1的方式形成。接觸孔CT，例如，形成在n型半導體區域NR上，或是n＋ 型半導體區域SD上等。於形成在n型半導體區域NR上的接觸孔CT的底部，n型半導體區域NR的表面的一部分露出。另外，於形成在n＋ 型半導體區域SD上的接觸孔CT的底部，形成於n＋ 型半導體區域SD的表面的金屬矽化物層SIL的一部分露出。另外，雖然圖中並未顯示，惟在閘極電極Gt、Glt上也形成了接觸孔CT，另外，在上述圖3所示的其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的各閘極電極（Gr、Gs、Ga）以及源極、汲極區域上，也形成了接觸孔CT。
接著，在接觸孔CT內，形成由鎢（W）等所構成的導電性栓塞PG，作為連接用的導電體部。栓塞PG，例如可用以下的方式形成。
形成栓塞PG，首先，在包含接觸孔CT的內部（底面以及內壁上）在內的層間絶緣膜IL1上，形成障蔽導體膜。該障蔽導體膜，例如，係由鈦膜與形成在鈦膜上的氮化鈦膜的堆疊膜（亦即鈦／氮化鈦膜）所構成，可使用濺鍍法等形成。然後，利用CVD法等在障蔽導體膜上以填埋接觸孔CT的方式形成由鎢膜等所構成的主導體膜。之後，利用CMP法或是回蝕法等將接觸孔CT的外部（層間絶緣膜IL1上）的不要的主導體膜以及障蔽導體膜除去。藉此，層間絶緣膜IL1的頂面露出，利用填埋並殘留於層間絶緣膜IL1的接觸孔CT內的障蔽導體膜以及主導體膜，形成栓塞PG。另外，為了簡化圖式，在圖28以及圖29中，將構成栓塞PG的障蔽導體膜與主導體膜顯示成一體。
栓塞PG，包含上述的栓塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2在內。其中，栓塞Pfd，埋入形成在n型半導體區域NR上的接觸孔CT，貫通層間絶緣膜IL1並到達n型半導體區域NR，而與n型半導體區域NR電連接。另外，栓塞Pt1、Pt2，分別埋入形成在n＋ 型半導體區域SD上的接觸孔CT，貫通層間絶緣膜IL1並到達金屬矽化物層SIL，而與n＋ 型半導體區域SD電連接。
接著，如圖6以及圖7所示的，實施在栓塞PG所埋入之層間絶緣膜IL1上，形成層間絶緣膜IL2～IL4以及配線M1～M3的步驟。
例如，在層間絶緣膜IL1上，用CVD法等形成氮化矽膜與在氮化矽膜上的氧化矽膜的堆疊膜作為層間絶緣膜IL2，之後於該堆疊膜，用微影技術以及乾蝕刻技術形成配線溝。然後，在包含配線溝的內部（底面以及內壁上）在內的層間絶緣膜IL2上，形成障蔽導體膜。該障蔽導體膜，例如，係由鉭（Ta）膜與在該鉭膜上的氮化鉭（TaN）膜的堆疊膜所構成，可用濺鍍法等形成。然後，在障蔽導體膜上用濺鍍法等堆積薄銅膜作為種晶膜，之後利用電解電鍍法在種晶膜上堆積銅電鍍膜作為主導體膜，利用該銅電鍍膜填埋配線溝的內部。然後，利用CMP法等將配線溝的外部（層間絶緣膜IL2上）的不要的銅電鍍膜、種晶膜以及障蔽導體膜除去，藉此在配線溝內，形成以銅為主導電材料的第1層的配線M1。另外，在圖6以及圖7中，將構成配線M1的銅電鍍膜、種晶層以及障蔽導體膜顯示成一體。像這樣，藉由在配線溝的內部埋入障蔽膜、種晶膜以及銅電鍍膜，便可形成配線M1。
再者，同樣地，如圖6以及圖7所示的，在形成了配線M1的層間絶緣膜IL2上形成層間絶緣膜IL3，在層間絶緣膜IL3之中形成配線M2，在形成了配線M2的層間絶緣膜IL3上形成層間絶緣膜IL4，在層間絶緣膜IL4之中形成配線M3。配線M1，係利用單一金屬鑲嵌法形成，惟配線M2以及配線M3，可利用單一金屬鑲嵌法或是雙重金屬鑲嵌法形成。
另外，在層間絶緣膜IL3之中，亦形成了配置在配線M2與配線M1之間，將配線M2與配線M1連接的介層部，在層間絶緣膜IL4之中，亦形成了配置在配線M3與配線M2之間，將配線M3與配線M2連接的介層部。當利用雙重金屬鑲嵌法形成配線M2時，將配線M2與配線M1連接的介層部，係與配線M2一起形成，而與配線M2形成一體，惟當利用單一金屬鑲嵌法形成配線M2時，將配線M2與配線M1連接的介層部，係與配線M2個別地形成。同樣地，當利用雙重金屬鑲嵌法形成配線M3時，將配線M3與配線M2連接的介層部，係與配線M3一起形成，而與配線M3形成一體，惟當利用單一金屬鑲嵌法形成配線M3時，將配線M3與配線M2連接的介層部，係與配線M3個別地形成。
接著，如圖6所示的，在最上層的層間絶緣膜IL4上，以與構成光電二極體PD的n型半導體區域NW在俯視下重疊的方式，安裝作為晶載透鏡的微透鏡ML。另外，亦可在微透鏡ML與層間絶緣膜IL4之間設置濾色器。另外，若不需要的話，微透鏡ML的安裝，亦可省略。
利用以上的步驟，便可製造出本實施態樣的半導體裝置。
＜關於本實施態樣的技術問題＞作為固體拍攝元件，使用CMOS的固體拍攝元件（CMOS影像感測器）的開發有所進展。該CMOS影像感測器，由複數個畫素所構成，各畫素，具有光電二極體與轉移電晶體。再者，光電二極體，具有p型半導體區域與n型半導體區域，轉移電晶體，係由閘極電極和構成源極區域以及汲極區域的n型半導體區域所構成，光電二極體的n型半導體區域兼作作為轉移電晶體的源極區域的n型半導體區域。另外，作為轉移電晶體的汲極區域的n型半導體區域，稱為浮置擴散部。
在CMOS影像感測器中，對於雖然是並未照射到光線的畫素，卻仍像照射到光線的畫素那樣不正確地點亮（亮點）的稱為暗時亮點或暗時白點瑕疵的現象的檢討有所進展。例如，當於構成光電二極體的p型半導體區域以及n型半導體區域存在雜質金屬等時，會形成起因於該金屬的發光位準，且會有暗電流流過，此等現象已為人所習知。
根據本發明人的檢討，發現浮置擴散部係使暗時亮點或暗時白點瑕疵增加的主要原因。具體而言，在對轉移電晶體的閘極電極的汲極區域側的側壁形成了側壁間隔件之後，會形成成為浮置擴散部的n型半導體區域，且側壁間隔件係藉由對絶緣膜實施異向性蝕刻而形成。異向性蝕刻，係使用含有碳（C）以及氟（F）的蝕刻氣體，一邊對形成CMOS影像感測器的半導體晶圓施加RF偏壓一邊進行。本發明人的想法如下：在異向性蝕刻的電漿氣體環境下離子化的碳（C）或是氟（F），受到RF偏壓的影響而被打入半導體基板並形成損傷層。由於該損傷層具有負的固定電荷層的功能，且對浮置擴散部供給電荷，故為暗時亮點或暗時白點瑕疵增加的主要原因。
再者，吾人認為，在異向性蝕刻中，若即使半導體基板的表面露出仍持續進行既定時間的蝕刻，亦即進行過度蝕刻，以避免在浮置擴散部形成區域的半導體基板的表面殘留絶緣膜，則損傷層的形成，在該過度蝕刻的階段中，特別顯著。
另外，在側壁間隔件的形成步驟中，為了於轉移電晶體的源極區域側留下成為反射防止膜的絶緣膜，會在以光阻圖案覆蓋源極側的狀態下，對絶緣膜實施異向性蝕刻。本發明人認為，在構成光阻圖案的光阻膜中，含有例如Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S或是I等雜質，且在異向性蝕刻中，該等雜質被打入半導體基板的內部，也是損傷層形成的主要原因。亦即，在異向性蝕刻中光阻膜受到噴濺，雜質釋放到電漿氣體環境中，該雜質因為離子化而被打入半導體基板的內部，於半導體基板形成損傷層。
另外，損傷層，係從半導體基板的表面形成到約2nm的深度，此點亦為本發明人之檢討所確認。
＜關於本實施態樣的主要特徴與功效＞於是，本實施態樣，對覆蓋轉移電晶體TX的閘極電極Gt的絶緣膜ZM，實施使用了含有碳（C）或是氟（F）的蝕刻氣體的異向性蝕刻，藉此於閘極電極Gt的浮置擴散部FD側的側壁形成側壁間隔件SW。之後，使浮置擴散部FD形成區域的半導體基板SB的表面氧化以形成犠牲氧化膜SOX，並將該犠牲氧化膜SOX除去，藉此將在異向性蝕刻中形成於半導體基板SB的內部的損傷層除去。如是，便可將起因於碳（C）或是氟（F）的損傷層除去，使CMOS影像感測器的暗時亮點或暗時白點瑕疵減少，並使具有光電二極體的半導體裝置的性能提高。
另外，在覆蓋轉移電晶體TX的閘極電極Gt的絶緣膜ZM之上設置了覆蓋轉移電晶體TX的源極側的光阻圖案RS4的狀態下，對絶緣膜ZM實施異向性蝕刻，藉此於閘極電極Gt的浮置擴散部FD側的側壁形成側壁間隔件SW。之後，使浮置擴散部FD形成區域的半導體基板SB的表面氧化以形成犠牲氧化膜SOX，並將該犠牲氧化膜SOX除去，藉此將在異向性蝕刻中形成於半導體基板SB的內部的損傷層除去。如是，便可將起因於構成光阻圖案RS4之光阻膜所含有之雜質的損傷層除去，使CMOS影像感測器的暗時亮點或暗時白點瑕疵減少，並使具有光電二極體的半導體裝置的性能提高。
亦即，使半導體基板SB氧化到損傷層含有程度的深度，令損傷層被涵攝在犠牲氧化膜SOX內，之後，將損傷層與犠牲氧化膜SOX一併除去。由於係將半導體基板SB的表面氧化到既定的深度以形成犠牲氧化膜SOX，並將該犠牲氧化膜SOX除去，進而將損傷層除去，故在藥液洗淨所無法除去之深度的損傷層亦可完全被除去。
另外，損傷層的深度係距離表面2nm，對此，藉由使犠牲氧化膜SOX的膜厚為損傷層的深度以上的膜厚，亦即2～5nm，以將損傷層完全除去。
由於在400℃以下的低溫實施犠牲氧化膜SOX的形成步驟，可降低已形成之半導體區域（例如，n型半導體區域NW，p＋ 型半導體區域PR或是n－ 型半導體區域NM）的擴散程度，故可實現半導體裝置的高積體化。另外，由於無須使周邊電晶體LT的閘極電極Glt的閘極長度伸長，故可使周邊電晶體LT的性能提高。
另外，藉由使用低溫自由基氧化法或是微波加熱法形成犠牲氧化膜SOX，可獲得與上述相同的功效，並可更進一步實現高積體化。
另外，藉由以濕蝕刻法除去犠牲氧化膜SOX，便可在不會對半導體基板SB的表面造成損傷的情況下將犠牲氧化膜SOX除去。
在以矽化物阻擋膜PRO覆蓋轉移電晶體TX的浮置擴散部FD的狀態下，為了使周邊電路區域2A露出，對矽化物阻擋膜PRO實施異向性蝕刻。由於浮置擴散部FD被矽化物阻擋膜PRO所覆蓋，故即使異向性蝕刻使用含碳（C）或是氟（F）的蝕刻氣體，也不會在浮置擴散部FD形成區域的半導體基板SB的內部形成起因於碳（C）或是氟（F）的損傷層。
另外，即使在半導體基板SB上存在光阻圖案RS5的狀態下實施異向性蝕刻，由於浮置擴散部FD被矽化物阻擋膜PRO所覆蓋，故不會在浮置擴散部FD形成區域的半導體基板SB的內部形成起因於光阻膜所含雜質的損傷層。
（實施態樣2）上述實施態樣1，係針對半導體裝置為從半導體基板的表面側射入光線的表面照射型的影像感測器的例子進行説明。另一方面，本實施態樣2，係針對半導體裝置為從半導體基板的背面側射入光線的背面照射型的影像感測器的例子進行説明。
例如，在表面照射型的影像感測器（對應上述實施態樣1的半導體裝置）中，射入微透鏡（ML）的光線，穿透過層間絶緣膜（IL1～IL4）照射到光電二極體（PD）。在層間絶緣膜（IL1～IL4）之中的位於光電二極體（PD）的上方的部分，並未形成配線（M1～M3），而成為光線的穿透區域，惟隨著影像感測器的畫素數的增加或小型化，該光線穿透區域的面積變小，在表面照射型的影像感測器中，會有射入光電二極體的光量減少之虞。
於是，使光線從半導體基板的背面側射入，進而使該入射光有效率地到達光電二極體的背面照射型的影像感測器為吾人所提出。本實施態樣2，係針對該背面照射型的影像感測器的應用例進行説明。
關於本實施態樣2的半導體裝置的構造以及周邊電路區域的元件構造，與參照上述圖1～圖5以及圖7所説明的上述實施態樣1的半導體裝置的構造以及周邊電路區域的元件構造相同，故省略其説明。
＜畫素區域的元件構造＞接著，説明本實施態樣2的半導體裝置的畫素區域的元件構造。圖32，係本實施態樣2的半導體裝置的主要部位剖面圖，大致對應上述圖3的A－A線的剖面圖，相當於上述實施態樣1的上述圖6。另外，圖32，亦為後述實施態樣2的半導體裝置的製造方法中的主要部位剖面圖。
如圖32所示的，於半導體基板SB形成了光電二極體PD與轉移電晶體TX，且於半導體基板SB的表面側（在圖32中係對應下側）形成了層間絶緣膜（IL1～IL4）以及配線層（M1～M3）等這些特點，本實施態樣2亦與上述實施態樣1相同。然後，再者，本實施態樣2，如圖32所示的，於層間絶緣膜（IL4）的下層，形成了密合膜OXF，並於該密合膜OXF的下層配置了支持基板SS。
另外，在本實施態樣2中，半導體基板SB的厚度，比起上述實施態樣1中的半導體基板SB的厚度而言變得比較薄，且於半導體基板SB的背面（在圖32中係對應上側的表面），例如，形成了由氮氧化矽膜所構成的反射防止膜ARF，並在該反射防止膜ARF上搭載了微透鏡ML。另外，亦可在半導體基板SB與反射防止膜ARF之間形成p＋ 型半導體區域。
在如是構成之畫素區域1A中，當光線射入微透鏡ML時，射入微透鏡ML的光線，經由反射防止膜ARF到達半導體基板SB的背面。然後，到達半導體基板SB的背面的光線，進入半導體基板SB的內部，照射光電二極體PD。
＜半導體裝置的製造方法＞接著，針對本實施態樣2的半導體裝置的製造方法進行説明。另外，以下，針對畫素區域中的製造步驟進行説明。圖30～圖32，係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。另外，圖30～圖32，係相當於上述圖3的A－A線的位置的剖面圖。
首先，在本實施態樣2中，反射防止膜ARF並未形成於半導體基板SB的主面側，而係形成於半導體基板SB的背面側，此點與實施態樣1不同。實施態樣2的半導體裝置的製造方法，與圖6以及圖7所示之半導體裝置到完成為止的製造方法幾乎相同，故僅就不同的部分進行說明。
在參照圖18以及圖19所説明之形成反射防止膜ARF以及側壁間隔件SW的步驟中，係在以光阻圖案RS4覆蓋絶緣膜ZM的狀態下，對絶緣膜ZM實施異向性蝕刻，惟在實施態樣2中，係在並未形成光阻圖案RS4的情況下，對絶緣膜ZM實施異向性蝕刻。結果，如圖30所示的，係於閘極電極Gt的兩側的側壁均形成了側壁間隔件SW。除此以外的步驟，與實施態樣1相同。
接著，如圖30所示的，使形成了配線M3的層間絶緣膜IL4的表面面向下側，並於該層間絶緣膜IL4的表面，例如，隔著由氧化矽膜所構成的密合膜OXF配置支持基板SS。藉此，在半導體基板SB的背面向上的狀態下，由半導體基板SB以及絶緣膜IL1～1L4所構成的堆疊構造體被固定於支持基板SS。然後，如圖31所示的，研磨向上的半導體基板SB的背面。藉此，便可使半導體基板SB的厚度變薄。
接著，如圖32所示的，在半導體基板SB的背面上，例如，形成由氮氧化矽膜所構成的反射防止膜ARF。另外，亦可使用微影技術以及離子注入法，於半導體基板SB的面向頂面側的背面，導入硼（B）等的p型雜質，在半導體基板SB與反射防止膜ARF之間形成p＋ 型半導體區域。
接著，如圖32所示的，在反射防止膜ARF上，以與構成光電二極體PD的n型半導體區域NW在俯視下重疊的方式，安裝微透鏡ML。以上述的方式，便可製造出本實施態樣2中的作為影像感測器的半導體裝置。
在本實施態樣2中，光電二極體PD或電晶體的形成方法，亦與上述實施態樣1相同。因此，在本實施態樣2中，亦可獲得與上述實施態樣1所説明之技術內容大致相同的功效。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧畫素區域
2A‧‧‧周邊電路區域
A-A‧‧‧剖面線
AcAS‧‧‧活性區域
AcG‧‧‧活性區域
AcL‧‧‧活性區域
AcR‧‧‧活性區域
AcTP‧‧‧活性區域
AMI‧‧‧增幅電晶體
AP‧‧‧輸出放大器
ARF‧‧‧反射防止膜
B-B‧‧‧剖面線
CHP‧‧‧晶片區域
CLC‧‧‧列電路
CP‧‧‧帽蓋絶緣膜
CT‧‧‧接觸孔
FD‧‧‧浮置擴散部
Ga‧‧‧閘極電極
Glt‧‧‧閘極電極
GND‧‧‧接地電位
GOX‧‧‧閘極絶緣膜
Gr‧‧‧閘極電極
Gs‧‧‧閘極電極
Gt‧‧‧閘極電極
HSC‧‧‧水平掃描電路
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
IL3‧‧‧層間絶緣膜
IL4‧‧‧層間絶緣膜
LCS‧‧‧元件分離區域
LRST‧‧‧重置線
LT‧‧‧周邊電晶體
LTX‧‧‧轉移線
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
ML‧‧‧微透鏡
N1‧‧‧節點
NM‧‧‧n－型半導體區域
NR‧‧‧n型半導體區域
NW‧‧‧n型半導體區域
OL‧‧‧輸出線
OP1‧‧‧開口部
OP2‧‧‧開口部
OXF‧‧‧密合膜
Pa‧‧‧栓塞
Pag‧‧‧栓塞
PD‧‧‧光電二極體
Pfd‧‧‧栓塞
Pg‧‧‧栓塞
PG‧‧‧導電性栓塞
PR‧‧‧p＋型半導體區域
Pr1‧‧‧栓塞
Pr2‧‧‧栓塞
Prg‧‧‧栓塞
PRO‧‧‧矽化物阻擋膜
Ps‧‧‧栓塞
Psg‧‧‧栓塞
Pt1‧‧‧栓塞
Pt2‧‧‧栓塞
Ptg‧‧‧栓塞
PU‧‧‧畫素
PW1‧‧‧p型井
PW2‧‧‧p型井
RS1‧‧‧光阻圖案
RS2‧‧‧光阻圖案
RS3‧‧‧光阻圖案
RS4‧‧‧光阻圖案
RS5‧‧‧光阻圖案
RST‧‧‧重置電晶體
SB‧‧‧半導體基板
SD‧‧‧n＋型半導體區域
SEL‧‧‧選擇電晶體
SIL‧‧‧金屬矽化物層
SL‧‧‧選擇線
SOX‧‧‧犠牲氧化膜
SS‧‧‧支持基板
SW‧‧‧側壁間隔件
SWT‧‧‧開關
T1‧‧‧厚度
T2‧‧‧厚度
TX‧‧‧轉移電晶體
VDD‧‧‧電源電位
VSC‧‧‧垂直掃描電路
ZM‧‧‧絶緣膜
[圖1] 係表示一實施態樣的半導體裝置的構造例的電路方塊圖。 [圖2] 係表示畫素的構造例的電路圖。 [圖3] 係表示一實施態樣的半導體裝置的畫素的俯視圖。 [圖4] 係表示一實施態樣的半導體裝置所形成之晶片區域的俯視圖。 [圖5] 係表示一實施態樣的半導體裝置的形成於周邊電路區域的電晶體的俯視圖。 [圖6] 係一實施態樣的半導體裝置的主要部位剖面圖。 [圖7] 係一實施態樣的半導體裝置的主要部位剖面圖。 [圖8] 係一實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖9] 係與圖8相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖10] 係圖8接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖11] 係與圖10相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖12] 係圖10接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖13] 係與圖12相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖14] 係圖12接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖15] 係與圖14相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖16] 係圖14接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖17] 係與圖16相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖18] 係圖16接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖19] 係與圖18相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖20] 係圖18接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖21] 係與圖20相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖22] 係圖20接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖23] 係與圖22相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖24] 係圖22接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖25] 係與圖24相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖26] 係圖24接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖27] 係與圖26相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖28] 係圖26接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖29] 係與圖28相同之半導體裝置的製造步驟中的主要部位剖面圖。 [圖30] 係另一實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖31] 係圖30接下來的半導體裝置的製造步驟中的主要部位剖面圖。 [圖32] 係圖31接下來的半導體裝置的製造步驟中的主要部位剖面圖。

Claims (20)

  1. 一種半導體裝置的製造方法，該半導體裝置具有光電二極體與轉移電晶體，該半導體裝置的製造方法包含： （a）準備具有主面之半導體基板的步驟； （b）在該半導體基板的內部形成p型之第1半導體區域的步驟； （c）在該半導體基板的該主面上，隔著閘極絶緣膜，形成具有第1側壁與第2側壁的閘極電極的步驟； （d）在該p型之第1半導體區域內，且於該閘極電極的該第1側壁側，形成n型之第2半導體區域的步驟； （e）以覆蓋該閘極電極以及該半導體基板的該主面的方式形成第1絶緣膜的步驟； （f）對該第1絶緣膜實施異向性蝕刻，以在該閘極電極的該第2側壁上形成側壁間隔件的步驟； （g）於該閘極電極的該第2側壁側，將該半導體基板的該主面氧化以形成氧化膜的步驟； （h）將該氧化膜除去的步驟；以及 （i）在該p型之第1半導體區域內，且於該閘極電極的該第2側壁側，形成n型之第3半導體區域的步驟； 該光電二極體，係由該第1半導體區域以及該第2半導體區域所構成； 該轉移電晶體，係由該閘極電極、該第2半導體區域以及該第3半導體區域所構成。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（f）步驟中，該異向性蝕刻，係利用含碳或是氟的蝕刻氣體實施。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 在該（f）步驟中，該異向性蝕刻，係在對該半導體基板施加RF偏壓的狀態下實施。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 該第1絶緣膜，係由氮化矽膜或是氮氧化矽膜所構成。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（f）步驟中，以覆蓋該第2半導體區域所形成之區域的方式，在該第1絶緣膜上設置光阻圖案。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中，該光阻圖案係由光阻膜所構成。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 在該光阻膜中，含有由Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S或是I所構成的雜質。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（h）步驟中，該氧化膜係利用濕蝕刻法除去。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（d）步驟之後，更包含： （j）在該p型之第1半導體區域內，且於該閘極電極的該第1側壁側，形成p型之第4半導體區域的步驟； 該第4半導體區域，比該第2半導體區域更淺。
  10. 一種半導體裝置的製造方法，該半導體裝置具有配置了光電二極體與轉移電晶體的畫素區域以及配置了周邊電晶體的周邊電路區域，該半導體裝置的製造方法包含： （a）準備於主面具有該畫素區域與該周邊電路區域的半導體基板的步驟； （b）在該畫素區域中，於該半導體基板的內部形成p型之第1半導體區域；並在該周邊電路區域中，於該半導體基板的內部形成p型之第2半導體區域的步驟； （c）在該畫素區域中，於該半導體基板的該主面上，隔著第1閘極絶緣膜，形成具有第1側壁與第2側壁的第1閘極電極；並在該周邊電路區域中，於該半導體基板的該主面上，隔著第2閘極絶緣膜，形成具有第3側壁與第4側壁的第2閘極電極的步驟； （d）在該第1半導體區域內，且於該第1閘極電極的該第1側壁側，形成n型之第3半導體區域的步驟； （e）在該第2半導體區域內，且於該第2閘極電極的該第3側壁側以及該第4側壁側，形成一對n型之第4半導體區域的步驟； （f）以覆蓋該第1閘極電極、該第2閘極電極以及該半導體基板的該主面的方式形成第1絶緣膜的步驟； （g）對該第1絶緣膜實施第1異向性蝕刻，在該第1閘極電極的該第2側壁上形成第1側壁間隔件；並在該第2閘極電極的該第3側壁上以及該第4側壁上形成一對第2側壁間隔件的步驟； （h）在該第1閘極電極的該第2側壁側，將該半導體基板的該主面氧化，以形成氧化膜的步驟； （i）將該氧化膜除去的步驟；以及 （j）在該第1半導體區域內，且於該第1閘極電極的該第2側壁側，形成n型之第5半導體區域；並在該第2半導體區域內，於該第2閘極電極的該第3側壁側以及該第4側壁側，形成一對n型之第6半導體區域的步驟； 該光電二極體，係由該第1半導體區域以及該第3半導體區域所構成； 該轉移電晶體，係由該第1閘極電極、該第3半導體區域以及該第5半導體區域所構成； 該周邊電晶體，係由該第2閘極電極以及該一對第6半導體區域所構成。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 在該（g）步驟中，該第1異向性蝕刻，係利用含碳或是氟的蝕刻氣體實施。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該（g）步驟中，該第1異向性蝕刻，在對該半導體基板施加RF偏壓的狀態下實施。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第1絶緣膜，係由氮化矽膜或是氮氧化矽膜所構成。
  14. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 在該（g）步驟中，以覆蓋該第3半導體區域所形成之區域的方式，在該第1絶緣膜上設置第1光阻圖案。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中， 該第1光阻圖案係由光阻膜所構成。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中， 在該光阻膜中，含有由Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S或是I所構成的雜質。
  17. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 在該（i）步驟中，該氧化膜，利用濕蝕刻法除去。
  18. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 在該（d）步驟之後，更包含： （k）在該第1半導體區域內，且於該第1閘極電極的該第1側壁側，形成p型之第7半導體區域的步驟； 該第7半導體區域，比該第3半導體區域更淺。
  19. 如申請專利範圍第10項之半導體裝置的製造方法，其中更包含： （l）以覆蓋該第1閘極電極、該第1側壁間隔件、該第2閘極電極、該第2側壁間隔件以及該半導體基板的該主面的方式形成第2絶緣膜的步驟； （m）在該畫素區域中，以覆蓋該第5半導體區域所形成之區域的方式在該第2絶緣膜上設置第2光阻圖案的步驟； （n）在該（m）步驟之後，對該第2絶緣膜實施第2異向性蝕刻，使該一對第6半導體區域的表面露出的步驟；以及 （o）於該一對第6半導體區域的表面形成矽化物膜的步驟。
  20. 如申請專利範圍第19項之半導體裝置的製造方法，其中， 在該（o）步驟中，形成了該第5半導體區域的該半導體基板的表面被該第2絶緣膜所覆蓋。
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