JP2019102520A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置の製造方法では、メモリトランジスタ形成領域とは別の領域である電界効果トランジスタ形成領域において、窒素が導入された基板の表面に犠牲膜ＤＦ１を形成した後、この犠牲膜ＤＦ１を除去することにより、電界効果トランジスタ形成領域において、基板の表面に導入された窒素を除去する。【選択図】図１９

Description

本発明は、半導体装置の製造技術に関し、例えば、不揮発性メモリセルを有する半導体装置の製造技術に適用して有効な技術に関する。
電気的に書込・消去が可能な不揮発性メモリセルとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）およびフラッシュメモリが広く使用されている。これらの不揮発性メモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜などの絶縁膜で囲まれた浮遊ゲート電極またはトラップ性絶縁膜を有しており、浮遊ゲート電極またはトラップ性絶縁膜に蓄積された電荷状態を記憶情報としている。このトラップ性絶縁膜は、電荷の蓄積可能な絶縁層を言い、一例として、窒化シリコン膜などが挙げられる。このような不揮発性メモリセルとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタ（メモリトランジスタ）が広く用いられている。
例えば、特許文献１（国際公開第２０１５／１１２２４５号公報）には、不揮発性メモリと電界効果トランジスタとを含む半導体装置の製造技術が記載されている。
国際公開第２０１５／１１２２４５号公報
メモリトランジスタのゲート絶縁膜は、半導体基板を熱酸化することにより形成される酸化シリコン膜からなる下層膜と、下層膜上に形成される窒化シリコン膜からなる電荷蓄積膜と、電荷蓄積膜上に形成される酸化シリコン膜からなる上層膜とから構成される。このとき、リテンション特性などの不揮発性メモリ特性を向上させる目的で、下層膜に対してＮＯ雰囲気またはＮ２Ｏ雰囲気で熱処理を行い、この下層膜と半導体基板との界面に窒素を導入する。しかしながら、この熱処理は半導体基板全体（全面）に対して施されるため、この熱処理によって、メモリトランジスタとは別の領域に形成される電界効果トランジスタの特性が、変動するまたは劣化するおそれがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法では、メモリトランジスタ形成領域とは別の領域である電界効果トランジスタ形成領域において、窒素が偏析した基板の表面に犠牲膜を形成した後、この犠牲膜を除去することにより、電界効果トランジスタ形成領域において、基板の表面に偏析した窒素を除去する。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
実施の形態１における半導体チップの模式的なレイアウト構成を示す回路ブロック図である。 第１回路ブロックの不揮発性メモリ回路の一部を示す図であり、４つのメモリセル（不揮発性メモリセル）の回路図である。 「２ポリ技術」を説明する図である。 「２ポリ技術」を説明する図である。 「１ポリ技術」（関連技術）を説明する図である。 「１ポリ技術」（関連技術）を説明する図である。 「１ポリ技術」（関連技術）を説明する図である。 「１ポリ技術」（関連技術）を説明する図である。 実施の形態１における半導体装置のデバイス構造を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 低耐圧電界効果トランジスタ形成領域の平面レイアウト構成を模式的に示す図である。 図３５のＡ−Ａ線で切断した模式的な断面図であり、素子分離部から埋め込み絶縁層にわたる削れ量が大きい場合を示す図である。 図３５のＡ−Ａ線で切断した模式的な断面図であり、素子分離部から埋め込み絶縁層にわたる削れ量が小さい場合を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜半導体チップのレイアウト構成＞
図１は、本実施の形態１における半導体チップＣＨＰの模式的なレイアウト構成を示す回路ブロック図である。
回路ブロックＣ１は、ＥＥＰＲＯＭおよびフラッシュメモリなどの不揮発性メモリ回路を構成し、半導体素子として、複数のメモリセルＭＣが形成されている領域である。
回路ブロックＣ２は、入出力回路を構成し、半導体素子として、３．３Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴが形成されている領域である。
回路ブロックＣ３は、ＣＰＵ（Central Processing Unit）を含むロジック回路、および、ＳＲＡＭ（Static Random Access Memory）を構成し、半導体素子として、高耐圧ＭＩＳＦＥＴよりも耐圧が低く、かつ、０．７５Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴが形成されている領域である。
＜メモリセルの回路構成＞
図２は、回路ブロックＣ１の不揮発性メモリ回路の一部を示しており、４つのメモリセル（不揮発性メモリセル）ＭＣの回路図を示している。
１つのメモリセルＭＣは、メモリトランジスタＭＴｒおよび選択トランジスタＳＴｒを含み、例えば、メモリゲート線ＭＧ０、制御ゲート線ＣＧ０、ビット線ＢＬ０およびソース線ＳＬ０に接続されている。複数のメモリセルＭＣは、素子分離部によって区画された活性領域に複数形成されている。活性領域は、主に、メモリセルＭＣのソース領域と、メモリセルＭＣのドレイン領域とが形成されている領域である。
図２において、メモリゲート線ＭＧ０、ＭＧ１のそれぞれは、ｘ方向に延在し、ｘ方向で隣接する各メモリセルＭＣに接続されている。
制御ゲート線ＣＧ０、ＣＧ１のそれぞれは、ｘ方向に延在し、ｘ方向で隣接する各メモリセルＭＣに接続されている。
ビット線ＢＬ０、ＢＬ１のそれぞれは、ｙ方向に延在する配線であり、ｙ方向で隣接する各メモリセルＭＣに接続されている。
ソース線ＳＬ０、ＳＬ１のそれぞれは、ｙ方向に延在する配線であり、ｙ方向で隣接する各メモリセルＭＣに接続されている。
＜メモリトランジスタへの窒素導入の必要性＞
上述したように、メモリセルは、メモリトランジスタと選択トランジスタとから構成されており、メモリトランジスタに情報が記憶される。具体的に、メモリトランジスタは、チャネル形成領域上に形成された第１電位障壁膜と、第１電位障壁膜上に形成された電荷蓄積膜と、電荷蓄積膜上に形成された第２電位障壁膜と、第２電位障壁膜上に形成されたメモリゲート電極を有する。このとき、電荷蓄積膜は、例えば、窒化シリコン膜に代表されるトラップ準位を有する絶縁膜から構成される。そして、トラップ準位に電子が捕獲されている場合には、チャネル形成領域に反転層を形成するためのしきい値電圧が高くなる。このことから、電荷蓄積膜に電子が蓄積されている場合は、メモリゲート電極に印加される読み出し電圧がしきい値電圧よりも小さくなるように、読み出し電圧を予め設定する。一方、電荷蓄積膜に電子が蓄積されていない場合は、メモリゲート電極に印加される読み出し電圧がしきい値電圧よりも大きくなるように、読み出し電圧を予め設定する。これにより、メモリゲート電極に読み出し電圧を印加した場合、電荷蓄積膜への電子の蓄積の有無に応じて、チャネル形成領域における反転層の形成の有無が生じる。つまり、電荷蓄積膜に電子が蓄積されている場合、メモリゲート電極に読み出し電圧を印加しても、チャネル形成領域に反転層が形成されず、読み出し電流が流れない。一方、電荷蓄積膜に電子が蓄積されていない場合、メモリゲート電極に読み出し電圧を印加すると、チャネル形成領域に反転層が形成され、読み出し電流が流れる。このようにして、例えば、電荷蓄積膜に電子が蓄積されて、読み出し電流が流れない状態を「１」に対応させる一方、電荷蓄積膜に電子が蓄積されておらず、読み出し電流が流れる状態を「０」に対応させることよって、メモリトランジスタに情報を記憶させることができる。このとき、電荷蓄積膜に蓄積されている電子が、電荷蓄積膜から基板側に漏れ出る現象が生じると、メモリトランジスタに記憶されている「１」という情報が、「０」という情報に変化してしまうおそれがある。これは、メモリトランジスタに記憶されている情報が消失することを意味する。したがって、メモリトランジスタにおいては、電荷蓄積膜の電荷保持特性（リテンション特性）を向上することが重要である。
この点に関し、メモリトランジスタにおいては、電荷蓄積膜と基板との間に形成される第１電位障壁膜に工夫を施すことにより、電荷蓄積膜の電荷保持特性を向上することが行なわれている。具体的に、第１電位障壁膜は、例えば、酸化シリコン膜から構成されるが、この第１電位障壁膜に窒素を導入することが行なわれている。なぜなら、酸化シリコン膜から構成される第１電位障壁膜に窒素を導入することにより、電子に対する第１電位障壁膜のポテンシャルを大きくすることができるからである。すなわち、電子に対する第１電位障壁膜のポテンシャルを大きくすることよって、電荷蓄積膜に蓄積されている電子の基板側へのリークを低減することができるのである。したがって、酸化シリコン膜から構成される第１電位障壁膜に窒素を導入することにより、電荷蓄積膜における電荷保持特性を向上することができる。このように、メモリトランジスタにおける電荷保持特性を向上する観点から、メモリトランジスタを構成する第１電位障壁膜に窒素を導入することが行なわれるのである。すなわち、メモリトランジスタにおいては、電荷保持特性を向上するために、第１電位障壁膜に窒素を導入する必要がある。
＜窒素導入方法＞
ここで、メモリトランジスタを構成する第１電位障壁膜に窒素を導入する方法としては、まず、酸化シリコン膜からなる第１電位障壁膜に対して、プラズマ窒化処理を施す方法が考えられる。ところが、プラズマ窒化処理では、第１電位障壁膜にダメージを与えることになるため、かえってメモリトランジスタの電荷保持特性の劣化を招くことになる。このことから、メモリトランジスタを構成する第１電位障壁膜に窒素を導入する方法としては、ＮＯ雰囲気やＮ２Ｏ雰囲気に代表される窒素を含む雰囲気中で基板を加熱する方法が採用されている。ところが、第１電位障壁膜の表面を窒化するプラズマ窒化処理とは異なり、窒素を含む雰囲気中での加熱処理では、第１電位障壁膜の内部にまで窒素が浸透して、第１電位障壁膜とチャネル形成領域との界面に窒素が偏析する現象が生じる。この結果、窒素を含む雰囲気中での加熱処理では、副作用が生じる。以下に、この窒素導入に伴う副作用について説明することにする。
＜窒素導入に伴う副作用＞
例えば、窒素を含む雰囲気中での加熱処理は、基板上に第１電位障壁膜となる酸化シリコン膜を形成した後に行なわれる。具体的には、第１電位障壁膜となる酸化シリコン膜を基板の主面の全体に形成した状態で、窒素を含む雰囲気中での加熱処理が行なわれる。このことは、メモリトランジスタ形成領域だけでなく、メモリトランジスタ形成領域以外の電界効果トランジスタ形成領域にまで酸化シリコン膜が形成された状態で、窒素を含む雰囲気中での加熱処理が実施されることを意味する。この場合、窒素を含む雰囲気中での加熱処理によって、メモリトランジスタ形成領域のチャネル形成領域と第１電位障壁膜との界面や、電界効果トランジスタ形成領域のチャネル形成領域とゲート絶縁膜との界面にも窒素が導入される（偏析する）ことになる。つまり、電界効果トランジスタ形成領域に形成される電界効果トランジスタのチャネル形成領域とゲート絶縁膜との界面にも窒素が偏析してしまうことに起因して、電界効果トランジスタの特性の劣化が生じるのである。具体的に、電界効果トランジスタがｐチャネル型電界効果トランジスタである場合、「ＮＢＴＩ（Negative Bias Temperature Instability）」が引き起こされる。「ＮＢＴＩ」とは、ｐチャネル型電界効果トランジスタのゲート電極に対して、基板の電位が負の状態で、基板の温度が上昇すると、ｐチャネル型電界効果トランジスタのしきい値電圧の絶対値が徐々に大きくなり、ｐチャネル型電界効果トランジスタの特性（ドレイン電流やしきい値電圧）が変動する現象をいう。このような「ＮＢＴＩ」が生じると、最終的には、ｐチャネル型電界効果トランジスタの動作不良を招くことになる。特に、「ＮＢＴＩ」は、窒素を多く含むゲート絶縁膜で顕在化しやすくなる傾向がある。したがって、窒素を含む雰囲気中での加熱処理によって、ｐチャネル型電界効果トランジスタ形成領域のチャネル形成領域とゲート絶縁膜との界面に窒素が偏析すると、ｐチャネル型電界効果トランジスタの特性劣化を招く「ＮＢＴＩ」が顕在化するのである。
一方、電界効果トランジスタがｎチャネル型電界効果トランジスタである場合も、窒素を含む雰囲気中での加熱処理によって、ｎチャネル型電界効果トランジスタ形成領域のチャネル形成領域とゲート絶縁膜との界面に窒素が偏析すると、ｎチャネル型電界効果トランジスタのしきい値電圧の変動を招くことになる。以上のことから、電界効果トランジスタがｐチャネル型電界効果トランジスタである場合とｎチャネル型電界効果トランジスタである場合のいずれの場合においても、窒素を含む雰囲気中での加熱処理によって、トランジスタの特性劣化が生じることが顕在化するのである。つまり、窒素を含む雰囲気中での加熱処理は、メモリトランジスタ形成領域に形成された第１電位障壁膜との界面に窒素を導入して、メモリトランジスタの電荷保持特性を向上させる観点から有用な処理である。一方、窒素を含む雰囲気中での加熱処理は、電界効果トランジスタ形成領域に形成される電界効果トランジスタのチャネル形成領域とゲート絶縁膜との界面に窒素を偏析してしまうことに起因して、電界効果トランジスタの特性の劣化という副作用が生じる処理でもある。
ここで、例えば、メモリトランジスタのメモリゲート電極を構成するポリシリコン膜と、電界効果トランジスタのゲート電極を構成するポリシリコン膜とを別々に形成する技術（以下では、「２ポリ技術」と呼ぶ）では、窒素を含む雰囲気中での加熱処理に起因する電界効果トランジスタの特性の劣化という副作用は顕在化しない。なぜなら、「２ポリ技術」では、電界効果トランジスタ形成領域のゲート絶縁膜上にポリシリコン膜が形成されている状態で、窒素を含む雰囲気中での加熱処理が実施されることになるからである。すなわち、「２ポリ技術」では、電界効果トランジスタ形成領域のゲート絶縁膜上にポリシリコン膜が存在している状態で、窒素を含む雰囲気中での加熱処理が実施されるため、電界効果トランジスタ形成領域では、ポリシリコン膜によって、ゲート絶縁膜とチャネル形成領域との界面に窒素が偏析することはないのである。
具体的に、「２ポリ技術」について図面を参照しながら説明する。まず、図３には、メモリセル形成領域１Ａと、高耐圧電界効果トランジスタ形成領域２Ａと、低耐圧電界効果トランジスタ形成領域３Ａとが図示されている。図３において、メモリセル形成領域１Ａは、例えば、図１に示す回路ブロックＣ１に形成されている不揮発性メモリ回路を構成するメモリセルが形成されている領域である。このメモリセル形成領域１Ａは、メモリトランジスタが形成されるメモリトランジスタ形成領域１Ａａと、選択トランジスタが形成される選択トランジスタ形成領域１Ａｂとを含んでいる。また、図３において、高耐圧電界効果トランジスタ形成領域２Ａは、例えば、図１に示す回路ブロックＣ２に形成されている高耐圧電界効果トランジスタが形成されている領域である。さらに、図３において、低耐圧電界効果トランジスタ形成領域３Ａは、例えば、図１に示す回路ブロックＣ３に形成されている低耐圧電界効果トランジスタが形成されている領域である。
図３において、メモリセル形成領域１Ａには、支持基板ＳＢの一部が配置されており、この支持基板ＳＢの一部には、ｎ型ウェルＤＮＷ１とｐ型ウェルＰＷ１とが形成されている。そして、メモリセル形成領域１Ａに含まれる選択トランジスタ形成領域１Ａｂには、ｐ型ウェルＰＷ１上に酸化シリコン膜ＯＸＦ１ａが形成され、かつ、この酸化シリコン膜ＯＸＦ１ａ上にポリシリコン膜ＰＦが形成され、かつ、ポリシリコン膜ＰＦ上に窒化シリコン膜ＳＮＦが形成されている。一方、メモリセル形成領域１Ａに含まれるメモリトランジスタ形成領域１Ａａにおいては、ｐ型ウェルＰＷ１の表面上に酸化シリコン膜ＯＸＦ２が形成されており、この酸化シリコン膜ＯＸＦ２は、選択トランジスタ形成領域１Ａｂに形成されている窒化シリコン膜ＳＮＦ上にも形成されている。
また、図３において、高耐圧電界効果トランジスタ形成領域２Ａには、支持基板ＳＢの一部が配置されており、この支持基板ＳＢの一部には、ｎ型ウェルＮＷが形成されている。そして、ｎ型ウェルＮＷ上に酸化シリコン膜ＯＸＦ１ａが形成され、かつ、この酸化シリコン膜ＯＸＦ１ａ上にポリシリコン膜ＰＦが形成され、かつ、ポリシリコン膜ＰＦ上に窒化シリコン膜ＳＮＦが形成され、かつ、窒化シリコン膜ＳＮＦ上に酸化シリコン膜ＯＸＦ２が形成されている。
さらに、図３において、低耐圧電界効果トランジスタ形成領域３Ａには、支持基板ＳＢの一部が配置されており、この支持基板ＳＢの一部には、ｎ型ウェルＤＮＷ２とｐ型ウェルＰＷ２とが形成されている。そして、ｐ型ウェルＰＷ２上に埋め込み絶縁層ＢＸが形成され、かつ、この埋め込み絶縁層ＢＸ上に半導体層ＳＭが形成されている。また、低耐圧電界効果トランジスタ形成領域３Ａには、半導体層ＳＭと埋め込み絶縁層ＢＸとを貫通して支持基板ＳＢに達する素子分離部ＳＴＩが形成されている。図３において、低耐圧電界効果トランジスタ形成領域３Ａには、半導体層ＳＭ上に酸化シリコン膜ＯＸＦ１ｂが形成され、かつ、この酸化シリコン膜ＯＸＦ１ｂ上にポリシリコン膜ＰＦが形成され、かつ、ポリシリコン膜ＰＦ上に窒化シリコン膜ＳＮＦが形成され、かつ、窒化シリコン膜ＳＮＦ上に酸化シリコン膜ＯＸＦ２が形成されている。
ここで、「２ポリ技術」では、図３に示す状態で、窒素を含む雰囲気中での加熱処理が実施される。この場合、図３に示すように、メモリトランジスタ形成領域１Ａａにおいては、ｐ型ウェルＰＷ１上に酸化シリコン膜ＯＸＦ２しかないため、窒素を含む雰囲気中での加熱処理によって、ｐ型ウェルＰＷ１と酸化シリコン膜ＯＸＦ２との界面に窒素が偏析する（ドット部分）。一方、選択トランジスタ形成領域１Ａｂにおいては、ｐ型ウェルＰＷ１上に酸化シリコン膜ＯＸＦ１ａだけでなくポリシリコン膜ＰＦも形成されているため、窒素を含む雰囲気中での加熱処理によっても、ｐ型ウェルＰＷ１と酸化シリコン膜ＯＸＦ１ａとの界面に窒素が偏析することはない。同様に、高耐圧電界効果トランジスタ形成領域２Ａにおいても、ｎ型ウェルＮＷ上に酸化シリコン膜ＯＸＦ１ａだけでなくポリシリコン膜ＰＦも形成されているため、窒素を含む雰囲気中での加熱処理によっても、ｎ型ウェルＮＷと酸化シリコン膜ＯＸＦ１ａとの界面に窒素が偏析することはない。また、低耐圧電界効果トランジスタ形成領域３Ａにおいても、半導体層ＳＭ上に酸化シリコン膜ＯＸＦ１ｂだけでなくポリシリコン膜ＰＦも形成されているため、窒素を含む雰囲気中での加熱処理によっても、半導体層ＳＭと酸化シリコン膜ＯＸＦ１ｂとの界面に窒素が偏析することはない。その後、「２ポリ技術」では、図４に示すように、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって形成されている酸化シリコン膜ＯＸＦ２上に、窒化シリコン膜ＳＮＦ１を形成し、この窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ３を形成する。そして、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって形成されている酸化シリコン膜ＯＸＦ３上にポリシリコン膜ＰＦ２を形成し、このポリシリコン膜ＰＦ２上に窒化シリコン膜ＳＮＦ２を形成する。このように、「２ポリ技術」では、図３と図４に示すように、互いに別工程で形成されるポリシリコン膜ＰＦとポリシリコン膜ＰＦ２とを使用する。
そして、この「２ポリ技術」では、窒素を含む雰囲気中での加熱処理を実施する際、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、ポリシリコン膜ＰＦが形成されている。このため、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａにおいては、チャネル形成領域の表面に窒素が偏析することはないのである。すなわち、「２ポリ技術」では、窒素を含む雰囲気中での加熱処理に起因する電界効果トランジスタの特性の劣化という副作用は顕在化しない。
次に、例えば、メモリトランジスタのメモリゲート電極を構成するポリシリコン膜と、電界効果トランジスタのゲート電極を構成するポリシリコン膜とを一緒に形成する技術（以下では、「１ポリ技術」と呼ぶ）では、窒素を含む雰囲気中での加熱処理に起因する電界効果トランジスタの特性の劣化という副作用が顕在化するので、以下では、この点について図面を参照しながら説明する。
まず、図５に示すように、メモリトランジスタ形成領域１Ａａにおいては、ｐ型ウェルＰＷ１上に酸化シリコン膜ＯＸＦ２が形成される。一方、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとにおいては、熱酸化法を使用しているため、酸化シリコン膜ＯＸＦ１ａ上に酸化シリコン膜ＯＸＦ２が形成されない。また、低耐圧電界効果トランジスタ形成領域３Ａにおいても、熱酸化法を使用しているため、酸化シリコン膜ＯＸＦ１ｂ上に酸化シリコン膜ＯＸＦ２は形成されない。
そして、「１ポリ技術」では、図５に示す状態で、窒素を含む雰囲気中での加熱処理が実施される。この結果、メモリトランジスタ形成領域１Ａａにおける酸化シリコン膜ＯＸＦ２とｐ型ウェルＰＷ１（チャネル形成領域）との界面に窒素が偏析する。さらに、選択トランジスタ形成領域１Ａｂにおいても、「１ポリ技術」では、「２ポリ技術」と異なり、膜厚の厚いポリシリコン膜ＰＦが存在しないため、選択トランジスタ形成領域１Ａｂにおける酸化シリコン膜ＯＸＦ１ａとｐ型ウェルＰＷ１（チャネル形成領域）との界面に窒素が偏析することになる。同様に、高耐圧電界効果トランジスタ形成領域２Ａにおいても、「１ポリ技術」では、「２ポリ技術」と異なり、膜厚の厚いポリシリコン膜ＰＦが存在しないため、高耐圧電界効果トランジスタ形成領域２Ａにおける酸化シリコン膜ＯＸＦ１ａとｎ型ウェルＮＷ（チャネル形成領域）との界面に窒素が偏析することになる。さらに、低耐圧電界効果トランジスタ形成領域３Ａにおいても、「１ポリ技術」では、「２ポリ技術」と異なり、膜厚の厚いポリシリコン膜ＰＦが存在しないため、低耐圧電界効果トランジスタ形成領域３Ａにおける酸化シリコン膜ＯＸＦ１ｂと半導体層ＳＭ（チャネル形成領域）との界面に窒素が偏析することになる。
その後、「１ポリ技術」では、図６に示すように、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、窒化シリコン膜ＳＮＦ１を形成し、この窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ３を形成する。そして、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリトランジスタ形成領域１Ａａに酸化シリコン膜ＯＸＦ２と窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ３との積層絶縁膜を残存させる。一方、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、積層絶縁膜を除去する。
そして、図８に示すように、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたってポリシリコン膜ＰＦ１を形成し、このポリシリコン膜ＰＦ１上に窒化シリコン膜ＳＮＦ２を形成する。その後、「１ポリ技術」では、図８に示すように、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって形成されたポリシリコン膜ＰＦ１を加工する。これにより、「１ポリ技術」では、メモリトランジスタのメモリゲート電極と、選択トランジスタのゲート電極と、高耐圧電界効果トランジスタのゲート電極と、低耐圧電界効果トランジスタのゲート電極とが形成される。
このように構成されている「１ポリ技術」では、「２ポリ技術」とは異なり、窒素を含む雰囲気中での加熱処理を実施する際、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、ポリシリコン膜ＰＦが形成されていない。このことから、メモリトランジスタ形成領域１Ａａだけでなく、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａにおいても、チャネル形成領域の表面に窒素が偏析することになる。この結果、「１ポリ技術」では、窒素を含む雰囲気中での加熱処理に起因する電界効果トランジスタの特性の劣化という副作用が顕在化するのである。そこで、本実施の形態１では、窒素導入工程における「１ポリ技術」に特有の副作用を抑制する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
＜半導体装置のデバイス構造＞
図９は、本実施の形態１における半導体装置のデバイス構造を模式的に示す断面図である。図９において、メモリセル形成領域１Ａに形成されているメモリセルのデバイス構造について説明する。メモリセルは、メモリトランジスタ形成領域１Ａａに形成されているメモリトランジスタＭＴｒと、選択トランジスタ形成領域１Ａｂに形成されている選択トランジスタＳＴｒとから構成されている。
まず、メモリトランジスタ形成領域１Ａａに形成されているメモリトランジスタＭＴｒのデバイス構造について説明する。図９において、支持基板ＳＢには、ｎ型ウェルＤＮＷ１とｐ型ウェルＰＷ１とが形成されており、このｐ型ウェルＰＷ１の内部から上方にわたってメモリトランジスタＭＴｒが形成されている。具体的に、図９に示すように、メモリトランジスタＭＴｒは、ｐ型ウェルＰＷ１の表面に形成された互いに離間する一対の不純物領域（ｎ型半導体領域）ＬＭＤを有するとともに、左側の不純物領域ＬＭＤの外側に形成された拡散領域ＭＤを有する。また、メモリトランジスタＭＴｒは、右側の不純物領域ＬＭＤの外側に形成された拡散領域Ｄ１も有する。そして、互いに離間する一対の不純物領域ＬＭＤに挟まれる位置にチャネル形成領域が形成されている。本実施の形態１におけるメモリトランジスタＭＴｒのチャネル形成領域の表面には、窒素が偏析している。さらに、メモリトランジスタＭＴｒは、チャネル形成領域上に形成された電位障壁膜ＢＦ１と、電位障壁膜ＢＦ１上に形成された電荷蓄積膜ＥＣＦと、電荷蓄積膜ＥＣＦ上に形成された電位障壁膜ＢＦ２とを有している。このとき、電位障壁膜ＢＦ１および電位障壁膜ＢＦ２のそれぞれは、例えば、酸化シリコン膜から構成されている。一方、電荷蓄積膜ＥＣＦは、例えば、窒化シリコン膜に代表されるトラップ準位を有する絶縁膜から構成されている。
続いて、メモリトランジスタＭＴｒは、電位障壁膜ＢＦ２上に形成されたメモリゲート電極ＭＧを有する。このメモリゲート電極ＭＧは、例えば、ポリシリコン膜ＰＦ１と、シリサイド膜ＳＩとから構成されている。そして、図９に示すように、メモリトランジスタＭＴｒは、メモリゲート電極ＭＧの両側の側壁に形成されたオフセットスペーサＯＳと、オフセットスペーサＯＳの外側に形成されたサイドウォールスペーサＳＷとを有する。このオフセットスペーサＯＳおよびサイドウォールスペーサＳＷは、例えば、酸化シリコン膜から形成されている。以上のようにして、メモリトランジスタＭＴｒが構成されている。
次に、選択トランジスタ形成領域１Ａｂに形成されている選択トランジスタＳＴｒのデバイス構造について説明する。図９において、ｐ型ウェルＰＷ１の内部から上方にわたって選択トランジスタＳＴｒが形成されている。具体的に、図９に示すように、選択トランジスタＳＴｒは、ｐ型ウェルＰＷ１の表面に形成され、かつ、互いに離間する不純物領域（ｎ型半導体領域）ＬＤＤ１と不純物領域ＬＭＳとを有するとともに、不純物領域ＬＤＤ１の外側に形成された拡散領域Ｄ１を有する。また、選択トランジスタＳＴｒは、不純物領域ＬＭＳの外側に形成された拡散領域ＭＳも有する。そして、互いに離間する不純物領域ＬＤＤ１と不純物領域ＬＭＳとに挟まれる位置にチャネル形成領域が形成されている。本実施の形態１における選択トランジスタＳＴｒのチャネル形成領域の表面には、窒素が偏析していない（ほとんど偏析していない）。さらに、選択トランジスタＳＴｒは、チャネル形成領域上に形成されたゲート絶縁膜ＧＯＸ１を有している。このとき、ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から構成されている。
続いて、選択トランジスタＳＴｒは、ゲート絶縁膜ＧＯＸ１上に形成されたゲート電極ＧＥ１を有する。このゲート電極ＧＥ１は、例えば、ポリシリコン膜ＰＦ１と、シリサイド膜ＳＩとから構成されている。そして、図９に示すように、選択トランジスタＳＴｒは、ゲート電極ＧＥ１の両側の側壁に形成されたオフセットスペーサＯＳと、オフセットスペーサＯＳの外側に形成されたサイドウォールスペーサＳＷとを有する。このオフセットスペーサＯＳおよびサイドウォールスペーサＳＷは、例えば、酸化シリコン膜から形成されている。以上のようにして、選択トランジスタＳＴｒが構成されている。
次に、高耐圧電界効果トランジスタ形成領域２Ａに形成されている高耐圧電界効果トランジスタ１Ｑのデバイス構造について説明する。図９において、支持基板ＳＢには、ｎ型ウェルＮＷが形成されており、ｎ型ウェルＮＷの内部から上方にわたって高耐圧電界効果トランジスタ１Ｑが形成されている。具体的に、図９に示すように、高耐圧電界効果トランジスタ１Ｑは、ｎ型ウェルＮＷの表面に形成され、かつ、互いに離間する一対の不純物領域（ｐ型半導体領域）ＬＤＤ２を有するとともに、左側の不純物領域ＬＤＤ２の外側に形成された拡散領域Ｄ２を有する。また、高耐圧電界効果トランジスタ１Ｑは、右側の不純物領域ＬＤＤ２の外側に形成された拡散領域Ｄ２も有する。そして、互いに離間する一対の不純物領域ＬＤＤ２に挟まれる位置にチャネル形成領域が形成されている。本実施の形態１における高耐圧電界効果トランジスタ１Ｑのチャネル形成領域の表面には、窒素が偏析していない（ほとんど偏析していない）。さらに、高耐圧電界効果トランジスタ１Ｑは、チャネル形成領域上に形成されたゲート絶縁膜ＧＯＸ２を有している。このとき、ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から構成されている。
続いて、高耐圧電界効果トランジスタ１Ｑは、ゲート絶縁膜ＧＯＸ２上に形成されたゲート電極ＧＥ２を有する。このゲート電極ＧＥ２は、例えば、ポリシリコン膜ＰＦ１と、シリサイド膜ＳＩとから構成されている。そして、図９に示すように、高耐圧電界効果トランジスタ１Ｑは、ゲート電極ＧＥ２の両側の側壁に形成されたオフセットスペーサＯＳと、オフセットスペーサＯＳの外側に形成されたサイドウォールスペーサＳＷとを有する。このオフセットスペーサＯＳおよびサイドウォールスペーサＳＷは、例えば、酸化シリコン膜から形成されている。以上のようにして、高耐圧電界効果トランジスタ１Ｑが構成されている。
次に、低耐圧電界効果トランジスタ形成領域３Ａに形成されている低耐圧電界効果トランジスタ２Ｑのデバイス構造について説明する。図９において、支持基板ＳＢには、ｎ型ウェルＤＮＷ２とｐ型ウェルＰＷ２とが形成されている。そして、ｐ型ウェルＰＷ２上には、例えば、酸化シリコン膜からなる埋め込み絶縁層ＢＸが形成され、この埋め込み絶縁層ＢＸ上に、例えば、シリコンからなる半導体層ＳＭが形成されている。このとき、半導体層ＳＭおよび埋め込み絶縁層ＢＸを貫通して支持基板ＳＢに達する素子分離部ＳＴＩが形成されており、素子分離部ＳＴＩで囲まれた半導体層ＳＭの内部から上方にわたって低耐圧電界効果トランジスタ２Ｑが形成されている。具体的に、図９に示すように、低耐圧電界効果トランジスタ２Ｑは、半導体層ＳＭに形成され、かつ、互いに離間する一対のエクステンション領域（ｎ型半導体領域）ＥＸを有するとともに、左側のエクステンション領域ＥＸの外側に形成され、かつ、半導体層ＳＭの上方に突き出た部分を含む拡散領域Ｄ３を有する。また、低耐圧電界効果トランジスタ２Ｑは、右側のエクステンション領域ＥＸの外側に形成され、かつ、半導体層ＳＭの上方に突き出た部分を含む拡散領域Ｄ３も有する。そして、互いに離間する一対のエクステンション領域ＥＸに挟まれる位置にチャネル形成領域が形成されている。本実施の形態１における低耐圧電界効果トランジスタ２Ｑのチャネル形成領域の表面には、窒素が偏析していない（ほとんど偏析していない）。さらに、低耐圧電界効果トランジスタ２Ｑは、チャネル形成領域上に形成されたゲート絶縁膜ＧＯＸ３を有している。このとき、ゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から構成されている。
続いて、低耐圧電界効果トランジスタ２Ｑは、ゲート絶縁膜ＧＯＸ３上に形成されたゲート電極ＧＥ３を有する。このゲート電極ＧＥ３は、例えば、ポリシリコン膜ＰＦ１と、シリサイド膜ＳＩとから構成されている。そして、図９に示すように、低耐圧電界効果トランジスタ２Ｑは、ゲート電極ＧＥ３の両側の側壁に形成されたオフセットスペーサＯＳと、オフセットスペーサＯＳの外側に形成されたサイドウォールスペーサＳＷとを有する。このオフセットスペーサＯＳおよびサイドウォールスペーサＳＷは、例えば、酸化シリコン膜から形成されている。以上のようにして、低耐圧電界効果トランジスタ２Ｑが構成されている。
次に、図９に示すように、メモリセル形成領域１Ａには、メモリトランジスタＭＴｒと選択トランジスタＳＴｒとを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。そして、図９に示すように、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して拡散領域ＭＤ（シリサイド膜ＳＩ）に達するプラグＰＧと、層間絶縁膜ＩＬ１を貫通して拡散領域ＭＳ（シリサイド膜ＳＩ）に達するプラグＰＧとが形成されている。さらに、層間絶縁膜ＩＬ２には、配線Ｍ１が形成されており、この配線Ｍ１は、プラグＰＧと電気的に接続されている。
同様に、図９において、高耐圧電界効果トランジスタ形成領域２Ａには、高耐圧電界効果トランジスタ１Ｑを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。そして、図９に示すように、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して拡散領域Ｄ２（シリサイド膜ＳＩ）に達するプラグＰＧが形成されている。さらに、層間絶縁膜ＩＬ２には、配線Ｍ１が形成されており、この配線Ｍ１は、プラグＰＧと電気的に接続されている。
また、図９において、低耐圧電界効果トランジスタ形成領域３Ａには、低耐圧電界効果トランジスタ２Ｑを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。そして、図９に示すように、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して拡散領域Ｄ３（シリサイド膜ＳＩ）に達するプラグＰＧが形成されている。さらに、層間絶縁膜ＩＬ２には、配線Ｍ１が形成されており、この配線Ｍ１は、プラグＰＧと電気的に接続されている。
以上のようにして、本実施の形態１における半導体装置が構成されていることになる。
＜実施の形態１における特徴（デバイス構造）＞
続いて、本実施の形態１における半導体装置のデバイス構造上の特徴点について説明する。本実施の形態１の特徴点は、例えば、図９に示すように、メモリトランジスタＭＴｒのチャネル形成領域と電位障壁膜ＢＦ１との界面に窒素が偏析している一方、選択トランジスタＳＴｒと高耐圧電界効果トランジスタ１Ｑと低耐圧電界効果トランジスタ２Ｑとにおいては、チャネル形成領域とゲート絶縁膜（ＧＯＸ１、ＧＯＸ２、ＧＯＸ３）との界面に窒素がほとんど析出（偏析）していない点にある。これにより、本実施の形態１における半導体装置によれば、メモリトランジスタＭＴｒの電荷保持特性の向上を図ることができるとともに、その他のトランジスタ（選択トランジスタＳＴｒ、高耐圧電界効果トランジスタ１Ｑ、低耐圧電界効果トランジスタ２Ｑ）のトランジスタ特性の劣化を抑制することができる。すなわち、上述した本実施の形態１における特徴点によれば、まず、メモリトランジスタＭＴｒにおいては、チャネル形成領域と電位障壁膜ＢＦ１との界面に窒素が偏析しているため、電子に対する電位障壁膜ＢＦ１のポテンシャルが高くなる。この結果、電荷蓄積膜に蓄積されている電子の基板側へのリークが低減されることから、メモリトランジスタＭＴｒの電荷保持特性を向上することができる。したがって、本実施の形態１における特徴点によれば、メモリトランジスタＭＴｒに記憶されている情報の消失を抑制することができ、これによって、半導体装置の信頼性を向上することができる。一方で、本実施の形態１における特徴点によれば、その他のトランジスタ（選択トランジスタＳＴｒ、高耐圧電界効果トランジスタ１Ｑ、低耐圧電界効果トランジスタ２Ｑ）におけるチャネル形成領域とゲート絶縁膜（ＧＯＸ１、ＧＯＸ２、ＧＯＸ３）との界面に窒素がほとんど偏析していない。このことから、特に、窒素に起因するｐチャネル型電界効果トランジスタでの「ＮＢＴＩ」の劣化や、窒素に起因するｎチャネル型電界効果トランジスタにおけるしきい値電圧の変動を抑制することができる。つまり、本実施の形態１における特徴点によれば、窒素を導入することによって、メモリトランジスタＭＴｒの電荷保持特性の向上を図ることができるとともに、窒素の導入に起因するその他のトランジスタの特性劣化という副作用を抑制することができる。このことから、本実施の形態１における特徴点によれば、メモリセルと電界効果トランジスタとを含む半導体装置の性能維持を図りながら、信頼性の向上を図ることができる。
＜半導体装置の製造方法＞
次に、上述したデバイス構造上の特徴点を有する半導体装置を製造する方法について図面を参照しながら説明する。
まず、図１０には、支持基板ＳＢと、支持基板ＳＢ上に形成された埋め込み絶縁層ＢＸと、埋め込み絶縁層ＢＸの上に形成された半導体層ＳＭと、を有する、いわゆるＳＯＩ（Silicon On Insulator）基板が示されている。
支持基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えば、ｐ型の単結晶シリコンからなる。埋め込み絶縁層ＢＸは、例えば、酸化シリコン膜からなり、埋め込み絶縁層ＢＸの厚さは、例えば、１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば、１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入法などによって導電型不純物が導入されていない。
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、ＳＩＭＯＸ（Separation by IMplanted OXygen）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板に高いエネルギーで酸素（Ｏ２）をイオン注入し、その後の熱処理でシリコンと酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる埋め込み絶縁層ＢＸを形成する。この場合、埋め込み絶縁層ＢＸ上に残存するシリコンの薄膜が半導体層ＳＭとなり、埋め込み絶縁層ＢＸの下の基板が支持基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板を形成してもよい。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して埋め込み絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、埋め込み絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、埋め込み絶縁層ＢＸの下の第１半導体基板が支持基板ＳＢとなる。さらに他の手法、例えば、スマートカットプロセスなどを用いて、ＳＯＩ基板を製造することもできる。
次に、半導体層ＳＭと埋め込み絶縁層ＢＸを貫通して支持基板ＳＢに達するように溝を形成し、この溝内に絶縁膜を埋め込むことにより素子分離部ＳＴＩを形成する。なお、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａは、素子分離部ＳＴＩによって、互いに分離されているが、図１０では、特に、低耐圧電界効果トランジスタ形成領域３Ａにおいて、素子分離部ＳＴＩを図示している。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧電界効果トランジスタ形成領域２Ａでは、支持基板ＳＢ内にｎ型ウェルＮＷを形成するのに対し、メモリセル形成領域１Ａでは、支持基板ＳＢにｎ型ウェルＤＮＷ１を形成した後、さらに、このｎ型ウェルＤＮＷ１内にｐ型ウェルＰＷ１を形成する。なお、メモリセル形成領域１Ａのｐ型ウェルＰＷ１の表面、および、高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面に、しきい値電圧の調整を目的とするイオン注入を行ってもよい。
次に、低耐圧電界効果トランジスタ形成領域３Ａの支持基板ＳＢに、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＤＮＷ２を形成した後、このｎ型ウェルＤＮＷ２内にｐ型ウェルＰＷ２を形成する。なお、ｐ型ウェルＰＷ２に電圧を印加するために、低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの一部および埋め込み絶縁層ＢＸの一部を除去して、ｐ型ウェルＰＷ２を露出して給電領域としているが、ここでは給電領域の説明は省略する。また、埋め込み絶縁層ＢＸに接するｐ型ウェルＰＷ２の表面に、ｐ型ウェルＰＷ２よりも高濃度のｐ型不純物領域を形成してもよい。
その後、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域１Ａに形成されている半導体層ＳＭと、高耐圧電界効果トランジスタ形成領域２Ａに形成されている半導体層ＳＭとを除去する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、選択トランジスタ形成領域１Ａｂのｐ型ウェルＰＷ１の表面にしきい値電圧調整用の導電型不純物を導入する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面にしきい値電圧調整用の導電型不純物を導入する。
続いて、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリトランジスタ形成領域１Ａａに形成されている埋め込み絶縁層ＢＸを除去する。その後、図１３に示すように、例えば、熱酸化法を使用することにより、メモリトランジスタ形成領域１Ａａのｐ型ウェルＰＷ１上に酸化シリコン膜ＯＸＦ２を形成する。このとき、熱酸化法では、酸化シリコン膜上には、酸化シリコン膜が形成されないことから、選択トランジスタ形成領域１Ａｂにおいて、酸化シリコン膜からなる埋め込み絶縁層ＢＸ上には、酸化シリコン膜ＯＸＦ２が形成されない。同様に、高耐圧電界効果トランジスタ形成領域２Ａにおいて、酸化シリコン膜からなる埋め込み絶縁層ＢＸ上には、酸化シリコン膜ＯＸＦ２が形成されない。一方、低耐圧電界効果トランジスタ形成領域３Ａにおいては、半導体層ＳＭ上に酸化シリコン膜ＯＸＦ２が形成される。なお、酸化シリコン膜ＯＸＦ２の膜厚は、８ｎｍ程度である。
次に、図１４に示すように、ＳＯＩ基板に対して、例えば、一酸化窒素（ＮＯ）雰囲気やＮ２Ｏ雰囲気に代表される窒素を含む雰囲気中で加熱処理を実施する。この窒素を含む雰囲気中での加熱処理は、９００℃程度で６０秒程度の条件で実施される。これにより、メモリトランジスタ形成領域１Ａａに形成された酸化シリコン膜ＯＸＦ２に、窒素が導入される。ここで、本加熱処理を実施することで、図１４に示すように、メモリトランジスタ形成領域１Ａａ、選択トランジスタ形成領域１Ａｂ、および高耐圧電界効果トランジスタ形成領域２Ａのそれぞれの支持基板ＳＢの表面、言い換えると、酸化シリコン膜ＯＸＦ２とｐ型ウェルＰＷ１との界面、埋め込み絶縁層ＢＸとｐ型ウェルＰＷ１との界面、およびに埋め込み絶縁層ＢＸとｎ型ウェルＮＷとの界面のそれぞれに、窒素が偏析する。さらに、低耐圧電界効果トランジスタ形成領域３Ａにおいては、半導体層ＳＭと酸化シリコン膜ＯＸＦ２との界面に、窒素が偏析する。なお、図１４では、偏析した窒素を模式的にドットで表している。
続いて、図１５に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を使用することにより、メモリトランジスタ形成領域１Ａａの酸化シリコン膜ＯＸＦ２上と、選択トランジスタ形成領域１Ａｂの埋め込み絶縁層ＢＸ上と、高耐圧電界効果トランジスタ形成領域２Ａの埋め込み絶縁層ＢＸ上と、低耐圧電界効果トランジスタ形成領域３Ａの酸化シリコン膜ＯＸＦ２上にわたって、窒化シリコン膜ＳＮＦ１を形成する。なお、窒化シリコン膜ＳＮＦ１は、電子を捕獲可能なトラップ準位を有する絶縁膜の一例に過ぎず、トラップ準位を有する絶縁膜を構成する他の絶縁膜を形成することもできる。このとき、窒化シリコン膜ＳＮＦ１の膜厚は、例えば、５ｎｍ〜１０ｎｍ程度である。
その後、例えば、ＩＳＳＧ（In-situ Steam Generation）酸化法やＣＶＤ法を使用することにより、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、酸化シリコン膜ＯＸＦ３を形成する。
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａに形成されている酸化シリコン膜ＯＸＦ３を除去する。一方、メモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３は、残存させる。
続いて、図１７に示すように、メモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３をハードマスクにして、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａにわたって露出する窒化シリコン膜ＳＮＦ１を除去する。窒化シリコン膜ＳＮＦ１の除去には、例えば、熱リン酸を使用することができる。ここで、メモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３をハードマスクにする理由は、熱リン酸を使用する場合は、レジスト膜を使用することができないからである。
次に、図１８に示すように、例えば、フッ酸（ＨＦ）を使用することにより、メモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３と、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとに形成されている埋め込み絶縁層ＢＸと、低耐圧電界効果トランジスタ形成領域３Ａに形成されている酸化シリコン膜ＯＸＦ２を除去する。これにより、選択トランジスタ形成領域１Ａｂにおいては、ｐ型ウェルＰＷ１の表面が露出し、かつ、高耐圧電界効果トランジスタ形成領域２Ａにおいては、ｎ型ウェルＮＷの表面が露出し、かつ、低耐圧電界効果トランジスタ形成領域３Ａにおいては、半導体層ＳＭの表面が露出する。
続いて、図１９に示すように、選択トランジスタ形成領域１Ａｂにおける支持基板ＳＢの表面（すなわち、ｐ型ウェルＰＷ１の表面）上と高耐圧電界効果トランジスタ形成領域２Ａにおける支持基板ＳＢの表面（すなわち、ｎ型ウェルＮＷの表面）上と低耐圧電界効果トランジスタ形成領域３Ａにおける半導体層ＳＭの表面上に、例えば、酸化シリコン膜からなる犠牲膜ＤＦ１を形成する。この犠牲膜ＤＦ１は、例えば、熱酸化法の一種である急速熱酸化法（ＲＴＯ：Rapid Thermal Anneal）を使用することにより形成できる。そして、犠牲膜ＤＦ１を形成することにより、選択トランジスタ形成領域１Ａｂにおけるｐ型ウェルＰＷ１の表面と高耐圧電界効果トランジスタ形成領域２Ａにおけるｎ型ウェルＮＷの表面と低耐圧電界効果トランジスタ形成領域３Ａにおける半導体層ＳＭの表面に偏析した窒素は、この犠牲膜ＤＦ１に取り込まれる。なぜなら、熱酸化法で形成される犠牲膜ＤＦ１は、下地を侵食するようにして形成されるからである。なお、急速熱酸化法では、耐酸化性を有する窒化シリコン膜の表面を酸化することはできないことから、メモリトランジスタ形成領域１Ａａに形成されている窒化シリコン膜ＳＮＦ１の表面には、犠牲膜ＤＦ１は形成されない。
次に、図２０に示すように、例えば、フッ酸を使用することにより、選択トランジスタ形成領域１Ａｂのｐ型ウェルＰＷ１の表面と高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面と低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの表面とにわたって形成されている犠牲膜ＤＦ１を除去する。これにより、選択トランジスタ形成領域１Ａｂのｐ型ウェルＰＷ１の表面と高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面と低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの表面に偏析した窒素は、犠牲膜ＤＦ１を除去することによって取り除かれる。なお、本実施の形態１では、急速熱酸化法を使用して犠牲膜ＤＦ１を形成する例について説明したが、これに限らず、例えば、ＩＳＳＧ酸化法を使用して犠牲膜ＤＦ１を形成してもよい。
続いて、図２１に示すように、急速熱酸化法とＩＳＳＧ酸化法とを組み合わせ実施する。これにより、選択トランジスタ形成領域１Ａｂのｐ型ウェルＰＷ１の表面と高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面と低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの表面とにわたって酸化シリコン膜ＯＸＦ１ａが形成され、かつ、メモリトランジスタ形成領域１Ａａの窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ１ｃが形成される。このとき、酸化シリコン膜ＯＸＦ１ｃの膜厚は、酸化シリコン膜ＯＸＦ１ａの膜厚よりも薄くなる。
次に、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、低耐圧電界効果トランジスタ形成領域３Ａに形成されている酸化シリコン膜ＯＸＦ１ａを除去する。
ここで、上述したように、窒素を含む雰囲気中でＳＯＩ基板を加熱処理（図１４を参照）したことにより低耐圧電界効果トランジスタ形成領域３Ａにおける半導体層ＳＭの表面に偏析した窒素は、犠牲膜ＤＦ１（図１９を参照）を用いることで、基本的にはこの半導体層ＳＭの表面から取り除かれる。一方、もし、この半導体層ＳＭの表面に窒素が残存してしまった場合は、低耐圧電界効果トランジスタの特性（上述した「ＮＢＴＩ」または「しき値電圧の変動」）に影響を及ぼす恐れがある。この理由は、低耐圧電界効果トランジスタ形成領域３Ａにおいてチャネルが形成される半導体層ＳＭ（すなわち、チャネル形成領域）の不純物濃度は１×１０１８／ｃｍ３以下（好ましくは、１×１０１７／ｃｍ３以下）と、メモリトランジスタ形成領域１Ａａ、選択トランジスタ形成領域１Ａｂおよび高耐圧電界効果トランジスタ形成領域２Ａのそれぞれのチャネルが形成される領域（チャネル形成領域）の不純物濃度に比べて低いことにある。しかしながら、本実施の形態１では、上述したように、酸化シリコン膜ＯＸＦ１ａの形成および除去する工程（図２２を参照）も有していることから、仮に先の工程（図１９乃至図２０を参照）により窒素を除去しきれなかったとしても、この酸化シリコン膜ＯＸＦ１ａを用いることで、より確実に窒素を取り除くことができる。
その後、図２３に示すように、例えば、熱酸化法を使用することにより、低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの表面に酸化シリコン膜ＯＸＦ１ｂを形成する。この酸化シリコン膜ＯＸＦ１ｂの膜厚は、酸化シリコン膜ＯＸＦ１ａの膜厚よりも薄くなっている。
そして、メモリトランジスタ形成領域１Ａａの酸化シリコン膜ＯＸＦ１ｃの表面と、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとにわたって形成されている酸化シリコン膜ＯＸＦ１ａの表面と、低耐圧電界効果トランジスタ形成領域３Ａの酸化シリコン膜ＯＸＦ１ｂの表面とに対して、窒素を含むプラズマによる窒素プラズマ処理を実施する。この窒素プラズマ処理によって、メモリトランジスタ形成領域１Ａａの酸化シリコン膜ＯＸＦ１ｃの表面と、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとにわたって形成されている酸化シリコン膜ＯＸＦ１ａの表面と、低耐圧電界効果トランジスタ形成領域３Ａの酸化シリコン膜ＯＸＦ１ｂの表面とが窒化される。この点で、窒素プラズマ処理は、酸化シリコン膜とＳＯＩ基板の界面に窒素が偏析する窒素を含む雰囲気中での加熱処理とは相違する。すなわち、窒素プラズマ処理によっては、酸化シリコン膜とＳＯＩ基板との界面に窒素が偏析することはない。このような窒素プラズマ処理は、以下に示す目的を有する。すなわち、後述するゲート電極に導入された導電型不純物がＳＯＩ基板側に向って拡散することを抑制できる。例えば、ｐチャネル型電界効果トランジスタでは、ゲート電極を構成するポリシリコン膜にｐ型不純物であるボロン（ホウ素）を導入する。このボロンのシリコンにおける拡散係数は大きいため、ゲート電極から容易にＳＯＩ基板側に拡散して、ｐチャネル型電界効果トランジスタの電気的特性に悪影響を及ぼす可能性がある。この点に関し、本実施の形態１では、上述した窒素プラズマ処理を実施しているので、いわゆるＳＯＩ基板側へのボロンの突き抜けを効果的に抑制することができる。さらに、窒素プラズマ処理によって、ゲート絶縁膜となる酸化シリコン膜の表面に窒化シリコン膜を形成することができ、かつ、窒化シリコン膜の誘電率は、酸化シリコン膜の誘電率よりも高いことから、これにより、ゲート絶縁膜の物理膜厚を厚くしたまま、ゲート容量を大きくできる。
続いて、図２４に示すように、例えば、ＣＶＤ法を使用することにより、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、ポリシリコン膜ＰＦ１を形成する。その後、図示はしないが、フォトリソグラフィ技術およびイオン注入法を使用することにより、ポリシリコン膜ＰＦ１に導電型不純物を導入する。具体的には、メモリトランジスタ形成領域１Ａａと選択トランジスタ形成領域１Ａｂと低耐圧電界効果トランジスタ形成領域３Ａにおいては、一例として、ｎチャネル型電界効果トランジスタを形成する場合を説明しているので、この領域のポリシリコン膜ＰＦ１には、リン（Ｐ）や砒素（Ａｓ）に代表されるｎ型不純物を導入する。一方、高耐圧電界効果トランジスタ形成領域２Ａにおいては、一例として、ｐチャネル型電界効果トランジスタを形成する場合を説明しているので、この領域のポリシリコン膜ＰＦ１には、ボロン（Ｂ）に代表されるｐ型不純物を導入する。
そして、例えば、ＣＶＤ法を使用することにより、ポリシリコン膜ＰＦ１上にキャップ絶縁膜となる窒化シリコン膜（ＳＮＦ２）を形成する。
次に、図２５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜ＳＮＦ２とポリシリコン膜ＰＦ１とをパターニングする。これにより、メモリトランジスタ形成領域１Ａａにおいては、メモリゲート電極ＭＧが形成されるとともに、このメモリゲート電極ＭＧの上部にキャップ絶縁膜ＣＰが形成される。同様に、選択トランジスタ形成領域１Ａｂにおいては、ゲート電極ＧＥ１が形成されるとともに、このゲート電極ＧＥ１の上部にキャップ絶縁膜ＣＰが形成される。また、高耐圧電界効果トランジスタ形成領域２Ａにおいては、ゲート電極ＧＥ２が形成されるとともに、このゲート電極ＧＥ２の上部にキャップ絶縁膜ＣＰが形成される。さらに、低耐圧電界効果トランジスタ形成領域３Ａにおいては、ゲート電極ＧＥ３が形成されるとともに、このゲート電極ＧＥ３の上部にキャップ絶縁膜ＣＰが形成される。
その後、図２５に示すように、メモリトランジスタ形成領域１Ａａにおいては、メモリゲート電極ＭＧから露出する酸化シリコン膜ＯＸＦ１ｃを除去することにより、メモリゲート電極ＭＧ下に電位障壁膜ＢＦ２が形成される。また、図２５に示すように、選択トランジスタ形成領域１Ａｂにおいては、ゲート電極ＧＥ１から露出する酸化シリコン膜ＯＸＦ１ａを除去することにより、ゲート電極ＧＥ１下にゲート絶縁膜ＧＯＸ１が形成される。さらに、図２５に示すように、高耐圧電界効果トランジスタ形成領域２Ａにおいては、ゲート電極ＧＥ２から露出する酸化シリコン膜ＯＸＦ１ａを除去することにより、ゲート電極ＧＥ２下にゲート絶縁膜ＧＯＸ２が形成される。また、図２５に示すように、低耐圧電界効果トランジスタ形成領域３Ａにおいては、ゲート電極ＧＥ３から露出する酸化シリコン膜ＯＸＦ１ｂを除去することにより、ゲート電極ＧＥ３下にゲート絶縁膜ＧＯＸ３が形成される。
続いて、図２６は、オフセットスペーサＯＳの形成工程を示している。
まず、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、例えば、ＣＶＤ法を使用することにより、酸化シリコン膜からなる絶縁膜を形成する。その後、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極ＭＧとゲート電極ＧＥ１〜ＧＥ３のそれぞれの側壁にオフセットスペーサＯＳを形成する。このとき、メモリトランジスタ形成領域１Ａａにおいては、異方性エッチングを続けることにより、オフセットスペーサＯＳから露出する窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ２とを除去する。これにより、電位障壁膜ＢＦ２下に電荷蓄積膜ＥＣＦが形成され、かつ、電荷蓄積膜ＥＣＦ下に電位障壁膜ＢＦ１が形成される。
次に、図２７は、低耐圧電界効果トランジスタ形成領域３Ａに、ダミーサイドウォールスペーサＤＳＷとエピタキシャル層ＥＰとを形成する工程を示している。
まず、例えば、ＣＶＤ法を使用することにより、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、窒化シリコン膜からなる絶縁膜ＩＦ１を形成する。続いて、メモリセル形成領域１Ａの絶縁膜ＩＦ１と高耐圧電界効果トランジスタ形成領域２Ａの絶縁膜ＩＦ１とを選択的に覆うレジストパターン（図示せず）をマスクとして、低耐圧電界効果トランジスタ形成領域３Ａの絶縁膜ＩＦ１を異方性エッチングによって加工する。これにより、低耐圧電界効果トランジスタ形成領域３Ａにおいては、ゲート電極ＧＥ３の側壁に、オフセットスペーサＯＳを介して、ダミーサイドウォールスペーサＤＳＷを形成することができる。その後、アッシング処理によってレジストパターンは除去される。
次に、エピタキシャル成長技術を使用することにより、低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭ上に、例えば、単結晶シリコンからなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。このとき、低耐圧電界効果トランジスタ形成領域３Ａのゲート電極ＧＥ３はキャップ絶縁膜ＣＰで覆われているため、ゲート電極ＧＥ３上にエピタキシャル層ＥＰは形成されない。また、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａは、絶縁膜ＩＦ１で覆われているため、エピタキシャル層ＥＰは形成されない。
なお、このエピタキシャル成長技術は、半導体層ＳＭにイオン注入法などによる導電型不純物の導入が行われていない状態において行うことが望ましく、例えば、後述するエクステンション領域ＥＸを形成する前に行うことが望ましい。
この理由としては、イオン注入工程によりダメージを受けた半導体層ＳＭ上にエピタキシャル層ＥＰを形成する場合、上述したダメージに起因して半導体層ＳＭを構成するシリコンの結晶性にばらつきが生じ、エピタキシャル層ＥＰが良好に成長しないためである。この結果、エピタキシャル層ＥＰが、所望の膜厚および形状で形成されないおそれがある。したがって、本実施の形態１においては、エクステンション領域ＥＸを形成する前にエピタキシャル層ＥＰの形成を実施している。
なお、エピタキシャル層ＥＰは半導体層ＳＭと同じ材料であるため一体化するが、本実施の形態１では、発明の理解を容易にするため、エピタキシャル層ＥＰと半導体層ＳＭとの境界を破線で示している。また、後の工程によって、エピタキシャル層ＥＰ内および半導体層ＳＭ内に、拡散領域を形成する際に、エピタキシャル層ＥＰの図示が非常にわかりづらくなるため、図面中では矢印によってエピタキシャル層ＥＰを示している。
続いて、図２８に示すように、オフセットスペーサＯＳに対して高い選択性を有するエッチングによって、低耐圧電界効果トランジスタ形成領域３Ａにおいて、ダミーサイドウォールスペーサＤＳＷとキャップ絶縁膜ＣＰとを除去し、かつ、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａとにおいて、絶縁膜ＩＦ１とキャップ絶縁膜ＣＰとを除去する。ここで、ダミーサイドウォールスペーサＤＳＷと絶縁膜ＩＦ１とキャップ絶縁膜ＣＰは、同じ材料から構成されているので、これらを同時に除去することができる。したがって、マスクの追加を行う必要がないので、製造工程を簡略化できる。
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａに、それぞれ不純物領域を形成する。
メモリセル形成領域１Ａには、ｎ型半導体領域である不純物領域ＬＭＳと不純物領域ＬＤＤ１と不純物領域ＬＭＤとを形成する。不純物領域ＬＭＳは、メモリセルのソース領域の一部を構成し、ゲート電極ＧＥ１の一方側のｐ型ウェルＰＷ１内に形成される。不純物領域ＬＤＤ１は、選択トランジスタとメモリトランジスタとを電気的に接続する領域であり、例えば、ゲート電極ＧＥ１の左側とメモリゲート電極ＭＧの右側との間のｐ型ウェルＰＷ１内に形成される。不純物領域ＬＭＤは、メモリセルのドレイン領域の一部を構成し、例えば、メモリゲート電極ＭＧの左側のｐ型ウェルＰＷ１内に形成される。
高耐圧電界効果トランジスタ形成領域２Ａには、一対のｐ型半導体領域である不純物領域ＬＤＤ２が形成される。一対の不純物領域ＬＤＤ２は、それぞれ、高耐圧電界効果トランジスタのソース領域の一部と、高耐圧電界効果トランジスタのドレイン領域の一部を構成し、ゲート電極ＧＥ２の両側のｎ型ウェルＮＷ内に形成される。なお、高耐圧電界効果トランジスタ形成領域２Ａに形成される不純物領域ＬＤＤ２に、例えば、イオン注入法を使用して、窒素を導入してもよい。これにより、高耐圧電界効果トランジスタ形成領域２Ａに形成される高耐圧電界効果トランジスタのホットキャリア耐性を向上できる。
低耐圧電界効果トランジスタ形成領域３Ａには、一対のｎ型半導体領域であるエクステンション領域（不純物領域）ＥＸが形成される。一対のエクステンション領域ＥＸは、それぞれ、低耐圧電界効果トランジスタのソース領域の一部と、低耐圧電界効果トランジスタのドレイン領域の一部を構成し、ゲート電極ＧＥ３の両側の半導体層ＳＭとエピタキシャル層ＥＰとに形成される。
続いて、図２９は、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、サイドウォールスペーサＳＷと拡散領域とを形成する工程を示している。
まず、例えば、ＣＶＤ法を使用することにより、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、窒化シリコン膜からなる絶縁膜を形成する。続いて、この絶縁膜に対して、異方性エッチングを行うことにより、メモリゲート電極ＭＧとゲート電極ＧＥ１〜ＧＥ３のそれぞれの側壁に、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷを形成する。
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域１Ａに拡散領域ＭＳと拡散領域Ｄ１と拡散領域ＭＤとを形成し、かつ、高耐圧電界効果トランジスタ形成領域２Ａに拡散領域Ｄ２を形成し、かつ、低耐圧電界効果トランジスタ形成領域３Ａに拡散領域Ｄ３を形成する。
メモリセル形成領域１Ａにおいて、ｎ型半導体領域である拡散領域ＭＳと拡散領域Ｄ１と拡散領域ＭＤのそれぞれは、サイドウォールスペーサＳＷから露出し、かつ、不純物領域ＬＭＳと不純物領域ＬＤＤ１と不純物領域ＬＭＤとが形成されているｐ型ウェルＰＷ１内に形成され、不純物領域（ＬＭＳ、ＬＤＤ１、ＬＭＤ）よりも高い不純物濃度を有する。拡散領域ＭＳは、不純物領域ＬＭＳと接続し、メモリセルのソース領域の一部を構成する。拡散領域ＭＤは、不純物領域ＬＭＤと接続し、メモリセルのドレイン領域の一部を構成する。
高耐圧電界効果トランジスタ形成領域２Ａにおいて、ｐ型半導体領域である拡散領域Ｄ２のそれぞれは、サイドウォールスペーサＳＷから露出し、かつ、不純物領域ＬＤＤ２が形成されているｎ型ウェルＮＷ内に形成され、不純物領域ＬＤＤ２よりも高い不純物濃度を有する。拡散領域Ｄ２は、不純物領域ＬＤＤ２と接続し、高耐圧電界効果トランジスタのソース領域の一部とドレイン領域の一部とを構成する。
低耐圧電界効果トランジスタ形成領域３Ａにおいて、ｎ型半導体領域である拡散領域Ｄ３のそれぞれは、サイドウォールスペーサＳＷから露出しているエピタキシャル層ＥＰおよび半導体層ＳＭに形成され、エクステンション領域ＥＸよりも高い不純物濃度を有する。拡散領域Ｄ３は、エクステンション領域ＥＸと接続し、低耐圧電界効果トランジスタのソース領域の一部とドレイン領域の一部とを構成する。
続いて、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、シリサイド膜とプラグと配線とを形成する工程について説明する。
まず、図９に示すように、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域（ＭＤ、ＭＳ、Ｄ１〜Ｄ３）とメモリゲート電極ＭＧとゲート電極ＧＥ１〜ＧＥ３のそれぞれの上面上に、低抵抗のシリサイド膜ＳＩを形成する。
シリサイド膜ＳＩは、具体的には、以下のようにして形成することができる。まず、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、シリサイド膜ＳＩを形成するための金属膜を形成する。この金属膜は、例えば、コバルト膜やニッケル膜やニッケル白金合金膜からなる。次に、ＳＯＩ基板に熱処理を施すことによって、拡散領域（ＭＤ、ＭＳ、Ｄ１〜Ｄ３）、メモリゲート電極ＭＧ、ゲート電極ＧＥ１〜ＧＥ３と金属膜とを反応させる。これにより、拡散領域（ＭＤ、ＭＳ、Ｄ１〜Ｄ３）とメモリゲート電極ＭＧとゲート電極ＧＥ１〜ＧＥ３のそれぞれの上面上に、シリサイド膜ＳＩが形成される。その後、未反応の金属膜を除去する。シリサイド膜ＳＩを形成することにより、拡散領域（ＭＤ、ＭＳ、Ｄ１〜Ｄ３）とメモリゲート電極ＭＧとゲート電極ＧＥ１〜ＧＥ３のそれぞれにおける拡散抵抗とコンタクト抵抗とを低くすることができる。
以上のようにして、メモリトランジスタ形成領域１ＡａにメモリトランジスタＭＴｒが形成され、かつ、選択トランジスタ形成領域１Ａｂに選択トランジスタＳＴｒが形成される。同様にして、高耐圧電界効果トランジスタ形成領域２Ａに高耐圧電界効果トランジスタ１Ｑが形成され、かつ、低耐圧電界効果トランジスタ形成領域３Ａに低耐圧電界効果トランジスタ２Ｑが形成される。
次に、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１を形成した後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することもできる。
続いて、フォトリソグラフィ技術およびドライエッチング技術を使用することによって、層間絶縁膜ＩＬ１を貫通するコンタクトホールを形成し、コンタクトホール内にタングステン（Ｗ）など主体とする導電性膜を埋め込む。これにより、層間絶縁膜ＩＬ１内にプラグＰＧを形成することができる。メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａのそれぞれに形成されたプラグＰＧは、シリサイド膜ＳＩを介して、拡散領域（ＭＤ、ＭＳ、Ｄ２、Ｄ３）に接続される。その後、プラグＰＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、層間絶縁膜ＩＬ２に配線溝を形成した後、配線溝内に、例えば、銅を主成分とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、いわゆるダマシン（Damascene）配線構造と呼ばれる。その後、デュアルダマシン（Dual Damascene）法などを使用することにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
なお、配線Ｍ１と配線Ｍ１よりも上層の配線とは、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えば、タングステン配線やアルミニウム配線とすることもできる。
以上のようにして、本実施の形態１における半導体装置を製造することができる。
＜実施の形態１における製法上の特徴＞
次に、本実施の形態１における製法上の特徴点について説明する。本実施の形態１における製法上の第１特徴点は、例えば、図１９に示すように、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとにわたって、熱酸化法やＩＳＳＧ酸化法によって形成される犠牲膜ＤＦ１を形成した後、図２０に示すように、犠牲膜ＤＦ１を除去する点にある。これにより、メモリトランジスタ以外の電界効果トランジスタが形成される領域のＳＯＩ基板の表面に析出（偏析）した窒素を除去できる。すなわち、熱酸化法によって形成された犠牲膜ＤＦ１は、ＳＯＩ基板の表面を侵食するように形成されることから、ＳＯＩ基板の表面に偏析した窒素は、犠牲膜ＤＦ１に取り込まれる。そして、窒素を取り込んだ犠牲膜ＤＦ１を除去することにより、結果的に、メモリトランジスタ以外の電界効果トランジスタが形成される領域のＳＯＩ基板の表面に偏析した窒素が取り除かれる。これにより、メモリトランジスタ以外の電界効果トランジスタにおいて、窒素の導入に起因して、主にｐチャネル型電界効果トランジスタで顕在化する「ＮＢＴＩ」やｎチャネル型電界効果トランジスタで顕在化する「しきい値電圧の変動」に代表されるトランジスタ特性の劣化を抑制することができる。一方、メモリトランジスタ形成領域１Ａａにおいては、ＳＯＩ基板の表面に窒素を残存させることにより、電荷保持特性の向上を図ることができる。このように、本実施の形態１における製法上の第１特徴点によれば、メモリトランジスタの信頼性の向上を図りながら、メモリトランジスタ以外の電界効果トランジスタの性能低下を抑制することができる。
犠牲膜ＤＦ１は、熱酸化法とＩＳＳＧ酸化法のいずれを使用しても、ＳＯＩ基板の表面に偏析した窒素を取り込むことができるが、特に、図１９に示すように、メモリトランジスタ形成領域１Ａａに形成されている窒化シリコン膜ＳＮＦ１上に酸化シリコン膜を形成しない観点から、ＩＳＳＧ酸化法を使用するよりも、熱酸化法（急速熱酸化法）を使用することが望ましい。なぜなら、窒化シリコン膜ＳＮＦ１は、耐酸化性を有するが、ＩＳＳＧ酸化法を使用すると、窒化シリコン膜ＳＮＦ１の表面にも酸化シリコン膜が形成されてしまう一方、急速熱酸化法を使用する場合、窒化シリコン膜ＳＮＦ１の表面に酸化シリコン膜が形成されないからである。例えば、メモリトランジスタ形成領域１Ａａに形成されている窒化シリコン膜ＳＮＦ１は、メモリトランジスタの電荷蓄積膜となる膜であり、予め窒化シリコン膜ＳＮＦ１の膜厚が決定されている。この点に関し、例えば、犠牲膜ＤＦ１を形成するために、ＩＳＳＧ酸化法を使用すると、窒化シリコン膜ＳＮＦ１の表面が侵食される結果、窒化シリコン膜ＳＮＦ１の膜厚が設計値からずれることになる。これに対し、犠牲膜ＤＦ１を形成するために、急速熱酸化法を使用すれば、窒化シリコン膜ＳＮＦ１の表面が酸化されない。この結果、犠牲膜ＤＦ１を形成するために、急速熱酸化法を使用すれば、犠牲膜ＤＦ１を形成しても、窒化シリコン膜ＳＮＦ１の膜厚が設計値からずれることを抑制できるのである。以上のことから、メモリトランジスタの特性変動を生じさせずに、犠牲膜ＤＦ１を形成する観点からは、犠牲膜ＤＦ１の形成方法として、ＩＳＳＧ酸化法を使用するよりも、急速熱酸化法を使用することが望ましい。
続いて、本実施の形態１における製法上の第２特徴点は、例えば、図１７に示すようにメモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３は、図１８に示すように、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとに形成されている埋め込み絶縁層ＢＸと、低耐圧電界効果トランジスタ形成領域３Ａに形成されている酸化シリコン膜ＯＸＦ２とともに除去される。すなわち、本実施の形態１においては、酸化シリコン膜ＯＸＦ３をメモリトトランジスタの電位障壁膜（ＢＦ２）として使用していない。なぜなら、メモリトランジスタの電位障壁膜（ＢＦ２）として、酸化シリコン膜ＯＸＦ３を使用する場合、例えば、図１７から図１８の段階に移行する際、メモリトランジスタ形成領域１Ａａを覆い、かつ、その他の領域を露出するマスクを追加して、酸化シリコン膜ＯＸＦ３をエッチングする必要があるからである。つまり、メモリトランジスタの電位障壁膜（ＢＦ２）として、酸化シリコン膜ＯＸＦ３を使用する場合、マスクを追加する必要があり、このことは、製造コストが上昇することを意味する。この点に関し、例えば、図１８に示すように、酸化シリコン膜ＯＸＦ３を全部除去する場合には、追加のマスクが不必要となる結果、製造コストの上昇を抑制することができる。
それでは、酸化シリコン膜ＯＸＦ３を全部除去するならば、始めから酸化シリコン膜ＯＸＦ３を形成する必要はないのではないかという疑問が生じる。ところが、図１８に示す工程で、酸化シリコン膜ＯＸＦ３を全部除去するにしても、窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ３を形成する技術的意義は存在するのである。以下に、この酸化シリコン膜ＯＸＦ３を形成する技術的意義について説明する。
例えば、図１７に示すように、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａとに形成されている窒化シリコン膜ＳＮＦ１は除去される。この窒化シリコン膜ＳＮＦ１の除去には、熱リン酸が使用される。そして、例えば、メモリトランジスタ形成領域１Ａａを覆い、かつ、その他の領域を露出するレジストパターンを形成し、このレジストパターンをマスクにして、窒化シリコン膜ＳＮＦ１を除去することが考えられるが、熱リン酸を使用する場合には、レジストパターンを使用することができないのである。このため、例えば、図１７に示すように、レジストパターンを使用する替わりに、メモリトランジスタ形成領域１Ａａの酸化シリコン膜ＯＸＦ３をハードマスクにして、メモリトランジスタ形成領域１Ａａ以外の領域に形成されている窒化シリコン膜ＳＮＦ１を熱リン酸で除去しているのである。このように、酸化シリコン膜ＯＸＦ３は、メモリトランジスタ形成領域１Ａａ以外の領域に形成されている窒化シリコン膜ＳＮＦ１を熱リン酸で除去する際のハードマスクとしての技術的意義があるのである。以上のことから、酸化シリコン膜ＯＸＦ３は、メモリトランジスタの電位障壁膜（ＢＦ２）として使用しなくても、メモリトランジスタ形成領域１Ａａ以外の領域に形成されている窒化シリコン膜ＳＮＦ１を熱リン酸で除去する際のハードマスクとして使用するために必要不可欠である。そして、この点を前提として、本実施の形態１における製法上の第２特徴点を採用することにより、メモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３を、図１８に示すように、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとに形成されている埋め込み絶縁層ＢＸと、低耐圧電界効果トランジスタ形成領域３Ａに形成されている酸化シリコン膜ＯＸＦ２とともに除去している。これにより、メモリトランジスタ形成領域１Ａａに酸化シリコン膜ＯＸＦ３を残存させるために必要とされる追加マスクが不要となり、これによって、本実施の形態１における製法上の第１特徴点（犠牲膜ＤＦ１の使用）を採用しながらも、製造コストの上昇を必要最小限にすることができる。
次に、本実施の形態１における製法上の第３特徴点は、例えば、図２１に示すように、メモリトランジスタ形成領域１Ａａに形成される酸化シリコン膜ＯＸＦ１ｃと、メモリトランジスタ形成領域１Ａａ以外の領域に形成される酸化シリコン膜ＯＸＦ１ａとを同時に形成する点にある。言い換えれば、本実施の形態１における製法上の第３特徴点は、例えば、図２１に示すように、互いに膜厚の異なる酸化シリコン膜ＯＸＦ１ｃと酸化シリコン膜ＯＸＦ１ａとを同一工程で形成する点にある。これにより、互いに膜厚の異なる酸化シリコン膜ＯＸＦ１ｃと酸化シリコン膜ＯＸＦ１ａとを別工程で形成する場合よりも、製造コストを削減することができる。
具体的に、本実施の形態１における製法上の第３特徴点は、急速熱酸化法では、窒化シリコン膜上に酸化シリコン膜を形成することができない一方、ＩＳＳＧ酸化法では、窒化シリコン膜上に酸化シリコン膜を形成することができる性質に着目して具現化されている。具体的には、図１８において、急速熱酸化法とＩＳＳＧ酸化法を組み合わせて使用することにより、本実施の形態１における製法上の第３特徴点が具現化されている。すなわち、急速熱酸化法とＩＳＳＧ酸化法とを組み合わせることによって、まず、急速熱酸化法で、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａと低耐圧電界効果トランジスタ形成領域３Ａに酸化シリコン膜を形成する。このとき、メモリトランジスタ形成領域１Ａａには、窒化シリコン膜ＳＮＦ１上に酸化シリコン膜は形成されない。次に、急速熱酸化法からＩＳＳＧ酸化法に替えると、この場合は、メモリトランジスタ形成領域１Ａａに形成されている窒化シリコン膜ＳＮＦ１上にも酸化シリコン膜が形成される。この結果、メモリトランジスタ形成領域１Ａａでは、ＩＳＳＧ酸化法でのみ酸化シリコン膜が形成される一方、メモリトランジスタ形成領域１Ａａ以外の領域では、ＩＳＳＧ酸化法だけでなく、急速熱酸化法によっても酸化シリコン膜が形成される。このことから、急速熱酸化法とＩＰＳＳＧ酸化法とを組み合わせることによって、メモリトランジスタ形成領域１Ａａに形成される酸化シリコン膜ＯＸＦ１ｃの膜厚と、メモリトランジスタ形成領域１Ａａ以外の領域に形成される酸化シリコン膜ＯＸＦ１ａとの膜厚とを相違させることができる。具体的には、酸化シリコン膜ＯＸＦ１ａの膜厚は、酸化シリコン膜ＯＸＦ１ｃの膜厚よりも厚くなる。このようにして、本実施の形態１における製法上の第３特徴点が実現される結果、半導体装置の製造コストの上昇を抑制することができる。
（実施の形態２）
＜半導体装置の製造方法＞
次に、本実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。まず、図１０〜図１７までは、前記実施の形態１における半導体装置の製造方法と同様である。次に、図３０に示すように、低耐圧電界効果トランジスタ形成領域３Ａをレジスト膜ＰＲ１で覆った後、例えば、フッ酸によるウェットエッチングにより、メモリトランジスタ形成領域１Ａａに形成されている酸化シリコン膜ＯＸＦ３と、選択トランジスタ形成領域１Ａｂと高耐圧電界効果トランジスタ形成領域２Ａとに形成されている埋め込み絶縁層ＢＸとを除去する。このとき、低耐圧電界効果トランジスタ形成領域３Ａは、レジスト膜ＰＲ１で覆われているため、素子分離部ＳＴＩを構成する酸化シリコン膜は、フッ酸によるウェットエッチングから保護される。
続いて、例えば、アッシング技術を使用することにより、レジスト膜ＰＲ１を除去した後、図３１に示すように、例えば、急速熱酸化法やＩＳＳＧ酸化法を使用することにより、選択トランジスタ形成領域１Ａｂにおける支持基板ＳＢの表面（すなわち、ｐ型ウェルＰＷ１の表面）上と、高耐圧電界効果トランジスタ形成領域２Ａにおける支持基板ＳＢの表面（すなわち、ｎ型ウェルＮＷの表面）上に犠牲膜ＤＦ１を形成する。つまり、図３０に示すレジスト膜ＰＲ１を残存させた状態で、急速熱酸化法やＩＳＳＧ酸化法で犠牲膜ＤＦ１を形成する場合、レジスト膜ＰＲ１がレジスト膜ＰＲ１の耐熱性以上の高温に曝されてしまう結果、レジスト膜ＰＲ１が焼失して残骸が下地に固着してしまうおそれがある。このことから、レジスト膜ＰＲ１を除去した後に、犠牲膜ＤＦ１を形成しているのである。このとき、低耐圧電界効果トランジスタ形成領域３Ａでは、半導体層ＳＭが酸化シリコン膜ＯＸＦ２で覆われて露出していないため、急速熱酸化法やＩＳＳＧ酸化法で犠牲膜ＤＦ１を形成する際、低耐圧電界効果トランジスタ形成領域３Ａでは、半導体層ＳＭ上に犠牲膜ＤＦ１が形成されない。これにより、選択トランジスタ形成領域１Ａｂにおけるｐ型ウェルＰＷ１の表面上に偏析している窒素と、高耐圧電界効果トランジスタ形成領域２Ａにおけるｎ型ウェルＮＷの表面上に偏析している窒素とは、犠牲膜ＤＦ１に取り込まれる。一方、本実施の形態２では、低耐圧電界効果トランジスタ形成領域３Ａにおける半導体層ＳＭ上の偏析している窒素は、残存したままである。
その後、図３２に示すように、例えば、フッ酸によるウェットエッチングにより、選択トランジスタ形成領域１Ａｂに形成されている犠牲膜ＤＦ１と、高耐圧電界効果トランジスタ形成領域２Ａに形成されている犠牲膜ＤＦ１とを除去する。これにより、選択トランジスタ形成領域１Ａｂのｐ型ウェルＰＷ１の表面と、高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面とから、窒素を除去することができる。
そして、半導体層ＳＭ上に形成されている酸化シリコン膜ＯＸＦ２を、フッ酸によるウェットエッチングにより除去し、半導体層ＳＭの表面を露出する。
次に、図３３に示すように、急速熱酸化法とＩＳＳＧ酸化法とを組み合わせ実施する。これにより、選択トランジスタ形成領域１Ａｂのｐ型ウェルＰＷ１の表面と高耐圧電界効果トランジスタ形成領域２Ａのｎ型ウェルＮＷの表面と低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの表面とにわたって酸化シリコン膜ＯＸＦ１ａが形成され、かつ、メモリトランジスタ形成領域１Ａａの窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ１ｃが形成される。このとき、酸化シリコン膜ＯＸＦ１ｃの膜厚は、酸化シリコン膜ＯＸＦ１ａの膜厚よりも薄くなる。このとき、低耐圧電界効果トランジスタ形成領域３Ａにおいては、半導体層ＳＭの表面に偏析している窒素が、半導体層ＳＭ上に形成される酸化シリコン膜ＯＸＦ１ａに取り込まれる。
続いて、図３４に示すように、フォトリソグラフィ技術を使用することにより、メモリセル形成領域１Ａと高耐圧電界効果トランジスタ形成領域２Ａとを覆う一方、低耐圧電界効果トランジスタ形成領域３Ａを露出するように、レジスト膜ＰＲ２をパターニングする。そして、パターニングされたレジスト膜ＰＲ２をマスクにして、フッ酸によるウェットエッチングを実施する。これにより、低耐圧電界効果トランジスタ形成領域３Ａにおいて、パターニングされたレジスト膜ＰＲ２から露出する酸化シリコン膜ＯＸＦ１ａが除去される。このようにして、低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭの表面に偏析している窒素が除去される。その後の工程は、前記実施の形態１における半導体装置の製造方法と同様であるため、その説明は省略する。
＜実施の形態２における特徴＞
次に、本実施の形態２における特徴点について説明する。本実施の形態２における特徴点は、低耐圧電界効果トランジスタ形成領域３Ａにおける半導体層ＳＭの表面に偏析している窒素を犠牲膜ＤＦ１で除去するのではなく、酸化シリコン膜ＯＸＦ１ａで除去する点にある。これにより、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜の削れ量の増大を抑制することができる。この結果、低耐圧電界効果トランジスタ形成領域３Ａに形成される低耐圧電界効果トランジスタにおいて、ゲート電極と支持基板との間のリーク電流の増大を抑制することができる。
以下に、具体的に説明する。図３５は、例えば、低耐圧電界効果トランジスタ形成領域３Ａの平面レイアウト構成を模式的に示す図である。図３５において、活性領域ＡＣＴが素子分離部ＳＴＩで囲まれており、この活性領域ＡＣＴを跨ぐように、ｙ方向に配列された複数のゲート電極ＧＥが、それぞれｘ方向に延在している。そして、図３６は、例えば、図３５のＡ−Ａ線で切断した模式的な断面図である。図３６において、支持基板ＳＢの両側に素子分離部ＳＴＩが形成されており、かつ、支持基板ＳＢ上に埋め込み絶縁層ＢＸを介して半導体層ＳＭが形成されている。このとき、素子分離部ＳＴＩと埋め込み絶縁層ＢＸとが繋がっている。また、埋め込み絶縁層ＢＸの厚さは、例えば、１０〜２０ｎｍ程度である。そして、素子分離部ＳＴＩ上から半導体層ＳＭ上にわたってゲート電極ＧＥが形成されている。ここで、図３６に示すように、素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜の削れ量が大きくなると、埋め込み絶縁層ＢＸの厚さが薄いため、ゲート電極ＧＥと支持基板ＳＢとの間の距離が狭くなり、これによって、ゲート電極ＧＥと支持基板ＳＢとの間のリーク電流が増加することがわかる。一方、例えば、図３７に示すように、素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜の削れ量が小さければ、ゲート電極ＧＥと支持基板ＳＢとの間の距離が広くなり、これによって、ゲート電極ＧＥと支持基板ＳＢとの間のリーク電流を低減できることがわかる。したがって、ゲート電極ＧＥと支持基板ＳＢとの間のリーク電流を低減する観点からは、素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜の削れが、なるべく発生しないように工夫する必要がある。
この点に関し、素子分離部ＳＴＩと埋め込み絶縁層ＢＸとは、酸化シリコン膜から形成されており、この酸化シリコン膜は、例えば、フッ酸に曝されると削れてしまう（エッチングされてしまう）。このことから、素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜の削れを抑制する観点から、素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜がフッ酸に曝される機会を削減することが望ましい。
例えば、前記実施の形態１における半導体装置の製造方法では、図１７から図１８に移行する工程において、選択トランジスタ形成領域１Ａｂおよび高耐圧電界効果トランジスタ形成領域２Ａのそれぞれに形成された埋め込み絶縁層ＢＸと、低耐圧電界効果トランジスタ形成領域３Ａに形成された酸化シリコン膜ＯＸＦ２を除去する際にフッ酸が使用される結果、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩがフッ酸に曝される（１回目）。次に、図１９から図２０に移行する工程において、選択トランジスタ形成領域１Ａｂ、高耐圧電界効果トランジスタ形成領域２Ａおよび低耐圧電界効果トランジスタ形成領域３Ａのそれぞれに形成された犠牲膜ＤＦ１を除去する際にフッ酸が使用される結果、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩがフッ酸に曝される（２回目）。さらに、図２１から図２２に移行する工程において、低耐圧電界効果トランジスタ形成領域３Ａに形成された酸化シリコン膜ＯＸＦ１ａを除去する際にフッ酸が使用される結果、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩがフッ酸に曝される（３回目）。このように、前記実施の形態１における半導体装置の製造方法では、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩがフッ酸に曝される機会が３回あることになる。
これに対し、本実施の形態２における半導体装置の製造方法では、図３０に示すように、低耐圧電界効果トランジスタ形成領域Ａ３をレジスト膜ＰＲ１で覆っているため、選択トランジスタ形成領域１Ａｂおよび高耐圧電界効果トランジスタ形成領域２Ａのそれぞれに形成された埋め込み絶縁層ＢＸを除去する際に使用するフッ酸に、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩが曝されない。すなわち、本実施の形態２における半導体装置の製造方法では、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩがフッ酸に曝される機会が２回しかないことになる。
以上のことから、本実施の形態２では、低耐圧電界効果トランジスタ形成領域３Ａの半導体層ＳＭに導入されている窒素を犠牲膜ＤＦ１で除去するのではなく、酸化シリコン膜ＯＸＦ１ａで除去するという特徴点を採用する結果、前記実施の形態１よりも、低耐圧電界効果トランジスタ形成領域３Ａを規定する素子分離部ＳＴＩがフッ酸に曝される機会を低減できることになる。このことは、本実施の形態２によれば、前記実施の形態１よりも、素子分離部ＳＴＩから埋め込み絶縁層ＢＸにわたる酸化シリコン膜の削れ量が少なくなることを意味する。この結果、本実施の形態２によれば、前記実施の形態１よりも、ゲート電極ＧＥと支持基板ＳＢとの間のリーク電流を低減することができる。
（変形例）
前記実施の形態１と前記実施の形態２では、支持基板ＳＢ上にメモリセルと高耐圧電界効果トランジスタが形成されている一方、支持基板ＳＢ上に埋め込み絶縁層ＢＸを介して形成されている半導体層ＳＭ上に低耐圧電界効果トランジスタが形成される例を説明した。ただし、前記実施の形態１と前記実施の形態２の基本思想は、この構成に限定されるものではなく、バルク基板にメモリセルと高耐圧電界効果トランジスタと低耐圧電界効果トランジスタとが形成されている構成にも幅広く適用することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル形成領域
１Ａａ メモリトランジスタ形成領域
１Ａｂ 選択トランジスタ形成領域
２Ａ 高耐圧電界効果トランジスタ形成領域
３Ａ 低耐圧電界効果トランジスタ形成領域
ＢＸ 埋め込み絶縁層
ＤＦ１ 犠牲膜
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＥ３ ゲート電極
ＭＧ メモリゲート電極
ＯＸＦ１ａ 酸化シリコン膜
ＯＸＦ１ｂ 酸化シリコン膜
ＯＸＦ１ｃ 酸化シリコン膜
ＯＸＦ２ 酸化シリコン膜
ＰＦ１ ポリシリコン膜
ＳＢ 支持基板
ＳＭ 半導体層
ＳＮＦ１ 窒化シリコン膜

Claims (14)

  1. 第１電界効果トランジスタ形成領域とメモリトランジスタ形成領域とを有する半導体装置の製造方法であって、
    （ａ）前記メモリトランジスタ形成領域における基板の表面上に第１絶縁膜を形成する工程、
    （ｂ）前記（ａ）工程の後、前記基板に対して、窒素を含む雰囲気中で熱処理を施すことにより、前記メモリトランジスタ形成領域における前記第１絶縁膜に窒素を導入する工程、
    （ｃ）前記（ｂ）工程の後、トラップ準位を有する第２絶縁膜を、前記メモリトランジスタ形成領域における前記第１絶縁膜上および前記第１電界効果トランジスタ形成領域に形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第１電界効果トランジスタ形成領域において、前記基板の前記表面を露出する工程、
    （ｅ）前記（ｄ）工程の後、前記第１電界効果トランジスタ形成領域における前記基板の前記表面上に犠牲膜を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記犠牲膜を除去する工程、
    （ｇ）前記（ｆ）工程の後、前記第１電界効果トランジスタ形成領域における前記基板の前記表面上および前記メモリトランジスタ形成領域における前記第２絶縁膜上のそれぞれに第３絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程の後、前記第１電界効果トランジスタ形成領域に形成された前記第３絶縁膜上から前記メモリトランジスタ形成領域に形成された前記第３絶縁膜上にわたって、第１導体膜を形成する工程、
    （ｉ）前記（ｈ）工程の後、前記第１導体膜をパターニングすることにより、前記第１電界効果トランジスタ形成領域に第１ゲート電極を形成し、かつ、前記メモリトランジスタ形成領域にメモリゲート電極を形成する工程、
    を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記犠牲膜は、酸化シリコン膜であり、
    前記（ｅ）工程では、熱酸化法を使用する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｅ）工程では、急速熱酸化法を使用する、半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記（ｅ）工程では、ＩＳＳＧ酸化法を使用する、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記第２絶縁膜は、窒化シリコン膜であり、
    前記第３絶縁膜は、酸化シリコン膜であり、
    前記（ｇ）工程では、急速熱酸化法とＩＳＳＧ酸化法との組み合わせを使用する、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタ形成領域に形成されている前記第３絶縁膜の膜厚は、前記メモリトランジスタ形成領域に形成されている前記第３絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタ形成領域は、メモリトランジスタを選択するために設けられた選択トランジスタを形成する領域である、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタ形成領域は、高耐圧電界効果トランジスタを形成する領域である、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタ形成領域は、入出力回路を構成する電界効果トランジスタを形成する領域である、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタ形成領域は、ｐチャネル型電界効果トランジスタを形成する領域である、半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記第３絶縁膜は、酸化シリコン膜であり、
    前記（ｇ）工程の後、前記（ｈ）工程の前に、前記第３絶縁膜の表面に対して、窒素を含むプラズマによるプラズマ処理を施す工程を有する、半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記半導体装置は、前記基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層と、を備える第２電界効果トランジスタ形成領域を有し、
    前記第２電界効果トランジスタ形成領域の前記半導体層における不純物濃度は、前記第１電界効果トランジスタ形成領域のチャネル形成領域における不純物濃度よりも低い、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記（ａ）工程では、前記第１絶縁膜を、前記メモリトランジスタ形成領域における前記基板の前記表面上および前記第２電界効果トランジスタ形成領域における前記半導体層上のそれぞれに形成し、
    前記（ｃ）工程では、前記第２絶縁膜を、前記第１電界効果トランジスタ形成領域における前記埋め込み絶縁層上、前記第２電界効果トランジスタ形成領域における前記第１絶縁膜上および前記メモリトランジスタ形成領域における前記第１絶縁膜上のそれぞれに形成し、
    前記（ｄ）工程では、前記第１電界効果トランジスタ形成領域における前記基板の前記表面および前記第２電界効果トランジスタ形成領域における前記半導体層を露出し、
    前記（ｅ）工程は、前記第１電界効果トランジスタ形成領域における前記基板の前記表面上および前記第２電界効果トランジスタ形成領域における前記半導体層上のそれぞれに前記犠牲膜を形成し、
    前記（ｆ）工程では、前記第１電界効果トランジスタ形成領域および前記第２電界効果トランジスタ形成領域のそれぞれに形成された前記犠牲膜を除去し、
    前記（ｇ）工程では、前記第１電界効果トランジスタ形成領域における前記基板の前記表面上、前記第２電界効果トランジスタ形成領域における前記半導体層上および前記メモリトランジスタ形成領域における前記第２絶縁膜上のそれぞれに前記第３絶縁膜を形成し、
    前記（ｇ）工程の後、前記（ｈ）工程の前に、
    （ｊ）前記第２電界効果トランジスタ形成領域に形成された前記第３絶縁膜を除去する工程、
    （ｋ）前記（ｊ）工程の後、前記第２電界効果トランジスタ形成領域における前記半導体層上に前記第３絶縁膜よりも膜厚の薄い第４絶縁膜を形成する工程、
    を有し、
    前記（ｋ）工程の後に行う前記（ｈ）工程では、前記第１電界効果トランジスタ形成領域に形成された前記第３絶縁膜上、前記メモリトランジスタ形成領域に形成された前記第３絶縁膜上、および前記第２電界効果トランジスタ形成領域に形成された前記第４絶縁膜上のそれぞれに前記第１導体膜を形成し、
    前記（ｉ）工程では、前記第１導体膜をパターニングすることにより、前記第１電界効果トランジスタ形成領域に前記第１ゲート電極を形成し、かつ、前記メモリトランジスタ形成領域に前記メモリゲート電極を形成し、かつ、前記第２電界効果トランジスタ形成領域に第２ゲート電極を形成する、半導体装置の製造方法。
  14. 請求項１２に記載の半導体装置の製造方法において、
    前記（ａ）工程では、前記第１絶縁膜を、前記メモリトランジスタ形成領域における前記基板の前記表面上および前記第２電界効果トランジスタ形成領域における前記半導体層上のそれぞれに形成し、
    前記（ｃ）工程では、前記第２絶縁膜を、前記第１電界効果トランジスタ形成領域における前記埋め込み絶縁層上、前記第２電界効果トランジスタ形成領域における前記第１絶縁膜上および前記メモリトランジスタ形成領域における前記第１絶縁膜上のそれぞれに形成し、
    前記（ｅ）工程では、前記第２電界効果トランジスタ形成領域を前記第１絶縁膜で覆った状態で、前記第１電界効果トランジスタ形成領域における前記基板の前記表面上に前記犠牲膜を形成し、
    前記（ｆ）工程では、前記犠牲膜を除去するとともに、前記第２電界効果トランジスタ形成領域に形成されている前記第１絶縁膜を除去し、
    前記（ｇ）工程では、前記第１電界効果トランジスタ形成領域における前記基板の前記表面上、前記第２電界効果トランジスタ形成領域における前記半導体層上および前記メモリトランジスタ形成領域における前記第２絶縁膜上のそれぞれに前記第３絶縁膜を形成し、
    前記（ｇ）工程の後、前記（ｈ）工程の前に、
    （ｊ）前記第２電界効果トランジスタ形成領域に形成された前記第３絶縁膜を除去する工程、
    （ｋ）前記（ｊ）工程の後、前記第２電界効果トランジスタ形成領域における前記半導体層上に前記第３絶縁膜よりも膜厚の薄い第４絶縁膜を形成する工程、
    を有し、
    前記（ｋ）工程の後に行う前記（ｈ）工程では、前記第１電界効果トランジスタ形成領域に形成された前記第３絶縁膜上、前記メモリトランジスタ形成領域に形成された前記第３絶縁膜上、および前記第２電界効果トランジスタ形成領域に形成された前記第４絶縁膜上のそれぞれに前記第１導体膜を形成し、
    前記（ｉ）工程では、前記第１導体膜をパターニングすることにより、前記第１電界効果トランジスタ形成領域に前記第１ゲート電極を形成し、かつ、前記メモリトランジスタ形成領域に前記メモリゲート電極を形成し、かつ、前記第２電界効果トランジスタ形成領域に第２ゲート電極を形成する、半導体装置の製造方法。
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