TW201933493A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之目的在於提高半導體裝置的可靠度。為了達成上述目的，本發明之半導體裝置的製造方法，在有別於記憶體電晶體形成區域的其他區域（亦即場效電晶體形成區域）中，於導入了氮的基板的表面形成犧牲膜DF1，之後，將該犧牲膜DF1除去，藉此，在場效電晶體形成區域中，將導入基板表面的氮除去。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造技術，例如，係關於一種適用於具有非揮發性記憶體單元的半導體裝置的製造技術的有效技術。
關於可電性寫入、消去的非揮發性記憶體單元，吾人廣泛地使用EEPROM（Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體）以及快閃記憶體。該等非揮發性記憶體單元，在MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）的閘極電極之下，具有被氧化膜等的絕緣膜所包圍的浮遊閘極電極或捕集性絕緣膜，並以累積於浮遊閘極電極或捕集性絕緣膜的電荷狀態作為記憶資訊。該捕集性絕緣膜，為可累積電荷的絕緣層，可列舉出氮化矽膜等作為一例。關於該等非揮發性記憶體單元，吾人廣泛地使用MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor，金屬-氧化物-氮化物-氧化物-半導體）型電晶體（記憶體電晶體）。
例如，於專利文獻1（國際公開第2015／112245號公報），記載了包含非揮發性記憶體與場效電晶體在內的半導體裝置的製造技術。
［先前技術文獻］
［專利文獻］
［專利文獻1］國際公開第2015／112245號公報
［發明所欲解決的問題］
記憶體電晶體的閘極絕緣膜，係由下層膜、電荷累積膜以及上層膜所構成，下層膜係由氧化矽膜所構成，該氧化矽膜係將半導體基板熱氧化所形成；電荷累積膜，係由形成在下層膜之上的氮化矽膜所構成；上層膜，係由形成在電荷累積膜之上的氧化矽膜所構成。此時，以令保持特性等的非揮發性記憶體特性提高為目的，對下層膜在NO氣體環境或N2 O氣體環境中實行熱處理，將氮導入該下層膜與半導體基板的界面。然而，該熱處理係對半導體基板整體（全面）實施，故因為該熱處理，形成在有別於記憶體電晶體的其他區域的場效電晶體的特性，會有發生變動或劣化之虞。
其他問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。
［解決問題的手段］
本發明一實施態樣之半導體裝置的製造方法，在有別於記憶體電晶體形成區域的其他區域（亦即場效電晶體形成區域）中，於偏析出了氮的基板的表面形成犧牲膜，之後，將該犧牲膜除去，藉此，在場效電晶體形成區域中，將在基板的表面所偏析出的氮除去。
［發明的功效］
若根據本發明一實施態樣，便可提高半導體裝置的可靠度。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行說明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充說明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。
同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
另外，在用來說明實施態樣的全部圖式中，對於相同的構件原則上會附上相同的符號，其重複說明省略。另外，為了令圖式容易檢視，即使是俯視圖，有時也會附上影線。
（實施態樣1）
＜半導體晶片的布局構造＞
圖1，係表示本實施態樣1之半導體晶片CHP的示意布局構造的電路區塊圖。
電路區塊C1，係構成EEPROM以及快閃記憶體等的非揮發性記憶體電路，並形成了複數個記憶體單元MC作為半導體元件的區域。
電路區塊C2，係構成輸入輸出電路，並形成了以3.3V左右的電壓驅動的高耐壓MISFET作為半導體元件的區域。
電路區塊C3，係構成包含CPU（Central Processing Unit，中央處理單元）在內的邏輯電路以及SRAM（Static Random Access Memory，靜態隨機存取記憶體），並形成了耐壓比高耐壓MISFET更低且以0.75V左右的電壓驅動的低耐壓MISFET作為半導體元件的區域。
＜記憶體單元的電路構造＞
圖2，顯示出電路區塊C1的非揮發性記憶體電路的一部分，並顯示出4個記憶體單元（非揮發性記憶體單元）MC的電路圖。
1個記憶體單元MC，包含記憶體電晶體MTr以及選擇電晶體STr，例如，與記憶體閘極線MG0、控制閘極線CG0、位元線BL0以及源極線SL0連接。複數個記憶體單元MC，形成於被元件分離部所區劃的活性區域。活性區域，主要係形成了記憶體單元MC的源極區域與記憶體單元MC的汲極區域的區域。
在圖2中，記憶體閘極線MG0、MG1分別在x方向上延伸，與在x方向上相鄰的各記憶體單元MC連接。
控制閘極線CG0、CG1分別在x方向上延伸，與在x方向上相鄰的各記憶體單元MC連接。
位元線BL0、BL1各自為在y方向上延伸的配線，與在y方向上相鄰的各記憶體單元MC連接。
源極線SL0、SL1各自為在y方向上延伸的配線，與在y方向上相鄰的各記憶體單元MC連接。
＜對記憶體電晶體導入氮的必要性＞
如上所述的，記憶體單元，係由記憶體電晶體與選擇電晶體所構成，並於記憶體電晶體記憶資訊。具體而言，記憶體電晶體，具有：形成在通道形成區域上的第1電位障壁膜、形成在第1電位障壁膜上的電荷累積膜、形成在電荷累積膜上的第2電位障壁膜，以及形成在第2電位障壁膜上的記憶體閘極電極。此時，電荷累積膜，例如，係由以氮化矽膜為代表的具有捕集位準的絕緣膜所構成。然後，當於捕集位準捕獲了電子時，用以於通道形成區域形成反轉層的閾值電壓會升高。據此，當於電荷累積膜累積了電子時，係以施加於記憶體閘極電極的讀取電壓比閾值電壓更小的方式，預先設定讀取電壓。另一方面，當於電荷累積膜並未累積電子時，係以施加於記憶體閘極電極的讀取電壓比閾值電壓更大的方式，預先設定讀取電壓。藉此，當對記憶體閘極電極施加了讀取電壓時，因應有無電子累積於電荷累積膜，而決定通道形成區域中的反轉層是否形成。亦即，當於電荷累積膜累積了電子時，即使對記憶體閘極電極施加讀取電壓，也不會於通道形成區域形成反轉層，讀取電流不會流動。另一方面，當於電荷累積膜並未累積電子時，若對記憶體閘極電極施加讀取電壓，則會於通道形成區域形成反轉層，讀取電流便會流動。以此方式，例如，令「於電荷累積膜累積了電子，讀取電流並未流動」的狀態對應「1」，另一方面，令「於電荷累積膜並未累積電子，讀取電流有流動」的狀態對應「0」，藉此，便可將資訊記憶於記憶體電晶體。此時，若發生累積於電荷累積膜的電子，從電荷累積膜往基板側洩漏的現象，則會有記憶於記憶體電晶體的「1」此等資訊，變化為「0」此等資訊之虞。此意味著，記憶於記憶體電晶體的資訊消失。因此，在記憶體電晶體中，提高電荷累積膜的電荷保持特性（維持特性）是很重要的。
關於此點，在記憶體電晶體中，藉由對形成在電荷累積膜與基板之間的第1電位障壁膜施加措施，以提高電荷累積膜的電荷保持特性。具體而言，第1電位障壁膜，例如，係由氧化矽膜所構成，茲對該第1電位障壁膜導入氮。這是因為，藉由對由氧化矽膜所構成的第1電位障壁膜導入氮，便可增大第1電位障壁膜相對於電子的電位。亦即，藉由增大第1電位障壁膜相對於電子的電位，可減少累積於電荷累積膜的電子往基板側的洩漏。因此，藉由對由氧化矽膜所構成的第1電位障壁膜導入氮，便可提高電荷累積膜的電荷保持特性。像這樣，從提高記憶體電晶體的電荷保持特性的觀點來看，而對構成記憶體電晶體的第1電位障壁膜導入氮。亦即，在記憶體電晶體中，為了提高電荷保持特性，有必要對第1電位障壁膜導入氮。
＜氮導入方法＞
在此，關於對構成記憶體電晶體的第1電位障壁膜導入氮的方法，首先，吾人思及對由氧化矽膜所構成的第1電位障壁膜實施電漿氮化處理的方法。然而，電漿氮化處理，會對第1電位障壁膜造成損傷，反而會導致記憶體電晶體的電荷保持特性的劣化。因此，關於對構成記憶體電晶體的第1電位障壁膜導入氮的方法，吾人採用在以NO氣體環境或N2 O氣體環境為代表的含氮氣體環境中將基板加熱的方法。然而，與將第1電位障壁膜的表面氮化的電漿氮化處理有所不同，在含氮氣體環境中的加熱處理，氮會侵透到第1電位障壁膜的內部，而發生在第1電位障壁膜與通道形成區域的界面偏析出氮的現象。其結果，在含氮氣體環境中的加熱處理，會產生副作用。以下，針對伴隨該氮導入的副作用進行說明。
＜伴隨氮導入的副作用＞
例如，在含氮氣體環境中的加熱處理，係在將成為第1電位障壁膜的氧化矽膜形成在基板上之後實行。具體而言，係在將成為第1電位障壁膜的氧化矽膜形成於基板的整個主面的狀態下，實行在含氮氣體環境中的加熱處理。此意味著，係在「除了記憶體電晶體形成區域之外，氧化矽膜更形成到記憶體電晶體形成區域以外的場效電晶體形成區域」的狀態下，實施在含氮氣體環境中的加熱處理。此時，因為在含氮氣體環境中的加熱處理，於記憶體電晶體形成區域中的通道形成區域與第1電位障壁膜的界面，或場效電晶體形成區域中的通道形成區域與閘極絕緣膜的界面，亦會被導入（偏析出）氮。亦即，在形成於場效電晶體形成區域的場效電晶體的通道形成區域與閘極絕緣膜的界面亦會偏析出氮，而此會導致場效電晶體的特性劣化。具體而言，當場效電晶體為p通道型場效電晶體時，會引起「NBTI（Negative Bias Temperature Instability），負偏壓溫度不穩定性」。所謂「NBTI」，係指在相對於p通道型場效電晶體的閘極電極，基板的電位為負的狀態下，若基板的溫度上升，p通道型場效電晶體的閾值電壓的絕對值會逐漸變大，p通道型場效電晶體的特性（汲極電流或閾值電壓）會發生變動的現象。若發生該等「NBTI」，則最終會導致p通道型場效電晶體的動作發生不良的情況。尤其，「NBTI」，具有在含較多氮的閘極絕緣膜更容易顯著化的傾向。因此，若因為在含氮氣體環境中的加熱處理，而於p通道型場效電晶體形成區域中的通道形成區域與閘極絕緣膜的界面偏析出氮，則導致p通道型場效電晶體的特性劣化的「NBTI」會顯著化。
另一方面，當場效電晶體為n通道型場效電晶體時，若因為在含氮氣體環境中的加熱處理，而於n通道型場效電晶體形成區域中的通道形成區域與閘極絕緣膜的界面偏析出氮，亦會導致n通道型場效電晶體的閾值電壓的變動。根據以上所述，無論場效電晶體「為p通道型場效電晶體」或「為n通道型場效電晶體」其中哪一個態樣，均會因為在含氮氣體環境中的加熱處理，而令「發生電晶體特性劣化」的情況顯著化。亦即，在含氮氣體環境中的加熱處理，從「在形成於記憶體電晶體形成區域的第1電位障壁膜的界面導入氮，以令記憶體電晶體的電荷保持特性提高」的觀點來看，係有用的處理。另一方面，在含氮氣體環境中的加熱處理，亦為會發生「因為在形成於場效電晶體形成區域的場效電晶體的通道形成區域與閘極絕緣膜的界面偏析出氮，而導致場效電晶體的特性劣化」此等副作用的處理。
在此，例如，在將構成記憶體電晶體的記憶體閘極電極的多晶矽膜與構成場效電晶體的閘極電極的多晶矽膜各別地形成的技術（以下稱為「2聚技術」）中，「因為在含氮氣體環境中的加熱處理所導致的場效電晶體的特性劣化」此等副作用並未顯著化。這是因為，在「2聚技術」中，係在「在場效電晶體形成區域的閘極絕緣膜上形成了多晶矽膜」的狀態下，實施在含氮氣體環境中的加熱處理。亦即，在「2聚技術」中，係在「在場效電晶體形成區域的閘極絕緣膜上存在多晶矽膜」的狀態下，實施在含氮氣體環境中的加熱處理，故在場效電晶體形成區域中，因為多晶矽膜的關係，於閘極絕緣膜與通道形成區域的界面並不會偏析出氮。
具體而言，針對「2聚技術」一邊參照圖式一邊進行說明。首先，於圖3，繪示出記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A，以及低耐壓場效電晶體形成區域3A。在圖3中，記憶體單元形成區域1A，例如，係形成了記憶體單元的區域，該記憶體單元構成形成於圖1所示之電路區塊C1的非揮發性記憶體電路。該記憶體單元形成區域1A，包含形成記憶體電晶體的記憶體電晶體形成區域1Aa，以及形成選擇電晶體的選擇電晶體形成區域1Ab。另外，在圖3中，高耐壓場效電晶體形成區域2A，例如，係形成了高耐壓場效電晶體的區域，該高耐壓場效電晶體形成於圖1所示的電路區塊C2。再者，在圖3中，低耐壓場效電晶體形成區域3A，例如，係形成了低耐壓場效電晶體的區域，該低耐壓場效電晶體形成於圖1所示的電路區塊C3。
在圖3中，於記憶體單元形成區域1A，配置了支持基板SB的一部分，於該支持基板SB的一部分，形成了n型井DNW1與p型井PW1。然後，於記憶體單元形成區域1A所包含的選擇電晶體形成區域1Ab，在p型井PW1上形成了氧化矽膜OXF1a，在該氧化矽膜OXF1a上形成了多晶矽膜PF，並在多晶矽膜PF上形成了氮化矽膜SNF。另一方面，在記憶體單元形成區域1A所包含的記憶體電晶體形成區域1Aa中，在p型井PW1的表面上形成了氧化矽膜OXF2，該氧化矽膜OXF2，也形成在形成於選擇電晶體形成區域1Ab的氮化矽膜SNF上。
另外，在圖3中，於高耐壓場效電晶體形成區域2A，配置了支持基板SB的一部分，於該支持基板SB的一部分，形成了n型井NW。然後，在n型井NW上形成了氧化矽膜OXF1a，在該氧化矽膜OXF1a上形成了多晶矽膜PF，在多晶矽膜PF上形成了氮化矽膜SNF，並在氮化矽膜SNF上形成了氧化矽膜OXF2。
再者，在圖3中，於低耐壓場效電晶體形成區域3A，配置了支持基板SB的一部分，於該支持基板SB的一部分，形成了n型井DNW2與p型井PW2。然後，在p型井PW2上形成了埋入絕緣層BX，並在該埋入絕緣層BX上形成了半導體層SM。另外，於低耐壓場效電晶體形成區域3A，形成了貫通半導體層SM與埋入絕緣層BX並到達支持基板SB的元件分離部STI。在圖3中，於低耐壓場效電晶體形成區域3A，在半導體層SM上形成了氧化矽膜OXF1b，在該氧化矽膜OXF1b上形成了多晶矽膜PF，在多晶矽膜PF上形成了氮化矽膜SNF，並在氮化矽膜SNF上形成了氧化矽膜OXF2。
在此，在「2聚技術」中，係在圖3所示的狀態下，實施在含氮氣體環境中的加熱處理。此時，如圖3所示的，在記憶體電晶體形成區域1Aa中，在p型井PW1上只有氧化矽膜OXF2，故會因為在含氮氣體環境中的加熱處理，而於p型井PW1與氧化矽膜OXF2的界面偏析出氮（圓點部分）。另一方面，在選擇電晶體形成區域1Ab中，在p型井PW1上除了氧化矽膜OXF1a之外亦形成了多晶矽膜PF，故即使利用在含氮氣體環境中的加熱處理，也不會於p型井PW1與氧化矽膜OXF1a的界面偏析出氮。同樣地，在高耐壓場效電晶體形成區域2A中亦同，在n型井NW上除了氧化矽膜OXF1a之外亦形成了多晶矽膜PF，故即使利用在含氮氣體環境中的加熱處理，也不會於n型井NW與氧化矽膜OXF1a的界面偏析出氮。另外，在低耐壓場效電晶體形成區域3A中亦同，在半導體層SM上除了氧化矽膜OXF1b之外亦形成了多晶矽膜PF，故即使利用在含氮氣體環境中的加熱處理，也不會於半導體層SM與氧化矽膜OXF1b的界面偏析出氮。之後，在「2聚技術」中，如圖4所示的，在遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A所形成的氧化矽膜OXF2上，形成氮化矽膜SNF1，並在該氮化矽膜SNF1上形成氧化矽膜OXF3。然後，在遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A所形成的氧化矽膜OXF3上形成多晶矽膜PF2，並在該多晶矽膜PF2上形成氮化矽膜SNF2。像這樣，在「2聚技術」中，如圖3與圖4所示的，係使用彼此以各別的步驟形成的多晶矽膜PF與多晶矽膜PF2。
然後，在該「2聚技術」中，於實施在含氮氣體環境中的加熱處理之際，係遍及選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成了多晶矽膜PF。因此，在選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A中，不會於通道形成區域的表面偏析出氮。亦即，在「2聚技術」中，「因為在含氮氣體環境中的加熱處理所導致的場效電晶體的特性劣化」此等副作用並未顯著化。
接著，例如，在將構成記憶體電晶體的記憶體閘極電極的多晶矽膜與構成場效電晶體的閘極電極的多晶矽膜一起形成的技術（以下稱為「1聚技術」）中，「因為在含氮氣體環境中的加熱處理所導致的場效電晶體的特性劣化」此等副作用會顯著化，故以下針對該點一邊參照圖式一邊進行說明。
首先，如圖5所示的，在記憶體電晶體形成區域1Aa中，在p型井PW1上形成氧化矽膜OXF2。另一方面，在選擇電晶體形成區域1Ab與高耐壓場效電晶體形成區域2A中，由於使用熱氧化法，故在氧化矽膜OXF1a上並未形成氧化矽膜OXF2。另外，在低耐壓場效電晶體形成區域3A中亦同，由於使用熱氧化法，故在氧化矽膜OXF1b上並未形成氧化矽膜OXF2。
然後，在「1聚技術」中，係在圖5所示的狀態下，實施在含氮氣體環境中的加熱處理。其結果，會於記憶體電晶體形成區域1Aa中的氧化矽膜OXF2與p型井PW1（通道形成區域）的界面偏析出氮。再者，在選擇電晶體形成區域1Ab中亦同，由於「1聚技術」與「2聚技術」有所不同，並未存在膜厚較厚的多晶矽膜PF，故會於選擇電晶體形成區域1Ab中的氧化矽膜OXF1a與p型井PW1（通道形成區域）的界面偏析出氮。同樣地，在高耐壓場效電晶體形成區域2A中亦同，由於「1聚技術」與「2聚技術」有所不同，並未存在膜厚較厚的多晶矽膜PF，故會於高耐壓場效電晶體形成區域2A中的氧化矽膜OXF1a與n型井NW（通道形成區域）的界面偏析出氮。再者，在低耐壓場效電晶體形成區域3A中亦同，由於「1聚技術」與「2聚技術」有所不同，並未存在膜厚較厚的多晶矽膜PF，故會於低耐壓場效電晶體形成區域3A中的氧化矽膜OXF1b與半導體層SM（通道形成區域）的界面偏析出氮。
之後，在「1聚技術」中，如圖6所示的，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成氮化矽膜SNF1，並在該氮化矽膜SNF1上形成氧化矽膜OXF3。然後，如圖7所示的，藉由使用微影技術以及蝕刻技術，於記憶體電晶體形成區域1Aa殘留氧化矽膜OXF2、氮化矽膜SNF1以及氧化矽膜OXF3的堆疊絕緣膜。另一方面，遍及選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，將堆疊絕緣膜除去。
然後，如圖8所示的，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成多晶矽膜PF1，並在該多晶矽膜PF1上形成氮化矽膜SNF2。之後，在「1聚技術」中，如圖8所示的，對遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A所形成的多晶矽膜PF1進行加工。藉此，在「1聚技術」中，形成記憶體電晶體的記憶體閘極電極、選擇電晶體的閘極電極、高耐壓場效電晶體的閘極電極，以及低耐壓場效電晶體的閘極電極。
以該等方式構成的「1聚技術」，與「2聚技術」有所不同，於實施在含氮氣體環境中的加熱處理之際，並未遍及選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成多晶矽膜PF。因此，除了記憶體電晶體形成區域1Aa之外，在選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A中，也會於通道形成區域的表面偏析出氮。其結果，在「1聚技術」中，「因為在含氮氣體環境中的加熱處理所導致的場效電晶體的特性劣化」此等副作用會顯著化。於是，在本實施態樣1中，施加了抑制氮導入步驟中的「1聚技術」所特有的副作用的措施。以下，針對施加了該措施的本實施態樣1的技術思想進行說明。
＜半導體裝置的裝置構造＞
圖9，係將本實施態樣1之半導體裝置的裝置構造以示意方式表示的剖面圖。針對在圖9中，形成於記憶體單元形成區域1A的記憶體單元的裝置構造，進行說明。記憶體單元，係由形成於記憶體電晶體形成區域1Aa的記憶體電晶體MTr與形成於選擇電晶體形成區域1Ab的選擇電晶體STr所構成。
首先，針對形成於記憶體電晶體形成區域1Aa的記憶體電晶體MTr的裝置構造進行說明。在圖9中，於支持基板SB，形成了n型井DNW1與p型井PW1，記憶體電晶體MTr從該p型井PW1的內部形成到上方。具體而言，如圖9所示的，記憶體電晶體MTr，具有形成於p型井PW1的表面且彼此分開的一對雜質區域（n型半導體區域）LMD，同時具有形成於左側的雜質區域LMD的外側的擴散區域MD。另外，記憶體電晶體MTr，亦具有形成於右側的雜質區域LMD的外側的擴散區域D1。然後，於彼此分開的一對雜質區域LMD所夾的位置形成了通道形成區域。於本實施態樣1中的記憶體電晶體MTr的通道形成區域的表面，偏析出了氮。再者，記憶體電晶體MTr，具有：形成在通道形成區域上的電位障壁膜BF1、形成在電位障壁膜BF1上的電荷累積膜ECF，以及形成在電荷累積膜ECF上的電位障壁膜BF2。此時，電位障壁膜BF1以及電位障壁膜BF2各自，例如，係由氧化矽膜所構成。另一方面，電荷累積膜ECF，例如，係由以氮化矽膜為代表的具有捕集位準的絕緣膜所構成。
接著，記憶體電晶體MTr，具有形成在電位障壁膜BF2上的記憶體閘極電極MG。該記憶體閘極電極MG，例如，係由多晶矽膜PF1與矽化物膜SI所構成。然後，如圖9所示的，記憶體電晶體MTr，具有：形成於記憶體閘極電極MG的兩側側壁的偏置間隔件OS，以及形成於偏置間隔件OS的外側的側壁間隔件SW。該偏置間隔件OS以及側壁間隔件SW，例如，係由氧化矽膜所形成。以上述的方式，構成了記憶體電晶體MTr。
接著，針對形成於選擇電晶體形成區域1Ab的選擇電晶體STr的裝置構造進行說明。在圖9中，選擇電晶體STr從p型井PW1的內部形成到上方。具體而言，如圖9所示的，選擇電晶體STr，具有形成於p型井PW1的表面且彼此分開的雜質區域（n型半導體區域）LDD1與雜質區域LMS，同時具有形成於雜質區域LDD1的外側的擴散區域D1。另外，選擇電晶體STr，亦具有形成於雜質區域LMS的外側的擴散區域MS。然後，於彼此分開的雜質區域LDD1與雜質區域LMS所夾的位置形成了通道形成區域。於本實施態樣1中的選擇電晶體STr的通道形成區域的表面，並未偏析出氮（幾乎並未偏析出）。再者，選擇電晶體STr，具有形成在通道形成區域上的閘極絕緣膜GOX1。此時，閘極絕緣膜GOX1，例如，係由氧化矽膜所構成。
接著，選擇電晶體STr，具有形成在閘極絕緣膜GOX1上的閘極電極GE1。該閘極電極GE1，例如，係由多晶矽膜PF1與矽化物膜SI所構成。然後，如圖9所示的，選擇電晶體STr，具有：形成於閘極電極GE1的兩側側壁的偏置間隔件OS，以及形成於偏置間隔件OS的外側的側壁間隔件SW。該偏置間隔件OS以及側壁間隔件SW，例如，係由氧化矽膜所形成。以上述的方式，構成了選擇電晶體STr。
接著，針對形成於高耐壓場效電晶體形成區域2A的高耐壓場效電晶體1Q的裝置構造進行說明。在圖9中，於支持基板SB，形成了n型井NW，高耐壓場效電晶體1Q從n型井NW的內部形成到上方。具體而言，如圖9所示的，高耐壓場效電晶體1Q，具有形成於n型井NW的表面且彼此分開的一對雜質區域（p型半導體區域）LDD2，同時具有形成於左側的雜質區域LDD2的外側的擴散區域D2。另外，高耐壓場效電晶體1Q，亦具有形成於右側的雜質區域LDD2的外側的擴散區域D2。然後，於彼此分開的一對雜質區域LDD2所夾的位置形成了通道形成區域。於本實施態樣1中的高耐壓場效電晶體1Q的通道形成區域的表面，並未偏析出氮（幾乎並未偏析出）。再者，高耐壓場效電晶體1Q，具有形成在通道形成區域上的閘極絕緣膜GOX2。此時，閘極絕緣膜GOX2，例如，係由氧化矽膜所構成。
接著，高耐壓場效電晶體1Q，具有形成在閘極絕緣膜GOX2上的閘極電極GE2。該閘極電極GE2，例如，係由多晶矽膜PF1與矽化物膜SI所構成。然後，如圖9所示的，高耐壓場效電晶體1Q，具有：形成於閘極電極GE2的兩側側壁的偏置間隔件OS，以及形成於偏置間隔件OS的外側的側壁間隔件SW。該偏置間隔件OS以及側壁間隔件SW，例如，係由氧化矽膜所形成。以上述的方式，構成了高耐壓場效電晶體1Q。
接著，針對形成於低耐壓場效電晶體形成區域3A的低耐壓場效電晶體2Q的裝置構造進行說明。在圖9中，於支持基板SB，形成了n型井DNW2與p型井PW2。然後，在p型井PW2上，例如，形成了由氧化矽膜所構成的埋入絕緣層BX，在該埋入絕緣層BX上，例如，形成了由矽所構成的半導體層SM。此時，形成了貫通半導體層SM以及埋入絕緣層BX並到達支持基板SB的元件分離部STI，低耐壓場效電晶體2Q從被元件分離部STI所包圍的半導體層SM的內部形成到上方。具體而言，如圖9所示的，低耐壓場效電晶體2Q，具有形成於半導體層SM且彼此分開的一對延伸區域（n型半導體區域）EX，同時具有形成於左側的延伸區域EX的外側，且包含突出到半導體層SM的上方的部分在內的擴散區域D3。另外，低耐壓場效電晶體2Q，亦具有形成於右側的延伸區域EX的外側，且包含突出到半導體層SM的上方的部分在內的擴散區域D3。然後，於彼此分開的一對延伸區域EX所夾的位置形成了通道形成區域。於本實施態樣1中的低耐壓場效電晶體2Q的通道形成區域的表面，並未偏析出氮（幾乎並未偏析出）。再者，低耐壓場效電晶體2Q，具有形成在通道形成區域上的閘極絕緣膜GOX3。此時，閘極絕緣膜GOX3，例如，係由氧化矽膜所構成。
接著，低耐壓場效電晶體2Q，具有形成在閘極絕緣膜GOX3上的閘極電極GE3。該閘極電極GE3，例如，係由多晶矽膜PF1與矽化物膜SI所構成。然後，如圖9所示的，低耐壓場效電晶體2Q，具有：形成於閘極電極GE3的兩側側壁的偏置間隔件OS，以及形成於偏置間隔件OS的外側的側壁間隔件SW。該偏置間隔件OS以及側壁間隔件SW，例如，係由氧化矽膜所形成。以上述的方式，構成了低耐壓場效電晶體2Q。
接著，如圖9所示的，於記憶體單元形成區域1A，以覆蓋記憶體電晶體MTr與選擇電晶體STr的方式，例如，形成了由氧化矽膜所構成的層間絕緣膜IL1，並在該層間絕緣膜IL1上，例如，形成了由氧化矽膜所構成的層間絕緣膜IL2。然後，如圖9所示的，於層間絕緣膜IL1，形成了貫通層間絕緣膜IL1並到達擴散區域MD（矽化物膜SI）的栓塞PG，以及貫通層間絕緣膜IL1並到達擴散區域MS（矽化物膜SI）的栓塞PG。再者，於層間絕緣膜IL2，形成了配線M1，該配線M1，與栓塞PG電連接。
同樣地，在圖9中，於高耐壓場效電晶體形成區域2A，以覆蓋高耐壓場效電晶體1Q的方式，例如，形成了由氧化矽膜所構成的層間絕緣膜IL1，並在該層間絕緣膜IL1上，例如，形成了由氧化矽膜所構成的層間絕緣膜IL2。然後，如圖9所示的，於層間絕緣膜IL1，形成了貫通層間絕緣膜IL1並到達擴散區域D2（矽化物膜SI）的栓塞PG。再者，於層間絕緣膜IL2，形成了配線M1，該配線M1，與栓塞PG電連接。
另外，在圖9中，於低耐壓場效電晶體形成區域3A，以覆蓋低耐壓場效電晶體2Q的方式，例如，形成了由氧化矽膜所構成的層間絕緣膜IL1，並在該層間絕緣膜IL1上，例如，形成了由氧化矽膜所構成的層間絕緣膜IL2。然後，如圖9所示的，於層間絕緣膜IL1，形成了貫通層間絕緣膜IL1並到達擴散區域D3（矽化物膜SI）的栓塞PG。再者，於層間絕緣膜IL2，形成了配線M1，該配線M1，與栓塞PG電連接。
以上述的方式，便構成了本實施態樣1的半導體裝置。
＜實施態樣1的特徴（裝置構造）＞
接著，針對本實施態樣1之半導體裝置的裝置構造上的特徴點進行說明。本實施態樣1的特徴點，例如，如圖9所示的，在於「於記憶體電晶體MTr的通道形成區域與電位障壁膜BF1的界面偏析出氮，另一方面，在選擇電晶體STr、高耐壓場效電晶體1Q以及低耐壓場效電晶體2Q中，於通道形成區域與閘極絕緣膜（GOX1、GOX2、GOX3）的界面幾乎並未析出（偏析出）氮」此點。藉此，若根據本實施態樣1的半導體裝置，便可達到提高記憶體電晶體MTr的電荷保持特性之目的，同時可抑制其他電晶體（選擇電晶體STr、高耐壓場效電晶體1Q以及低耐壓場效電晶體2Q）的電晶體特性的劣化。亦即，若根據上述的本實施態樣1的特徴點，首先，由於在記憶體電晶體MTr中，會於通道形成區域與電位障壁膜BF1的界面偏析出氮，故電位障壁膜BF1相對於電子的電位會升高。其結果，累積於電荷累積膜的電子往基板側的洩漏會減少，故可提高記憶體電晶體MTr的電荷保持特性。因此，若根據本實施態樣1的特徴點，可抑制記憶於記憶體電晶體MTr的資訊消失，藉此，可提高半導體裝置的可靠度。另一方面，若根據本實施態樣1的特徴點，則於其他電晶體（選擇電晶體STr、高耐壓場效電晶體1Q以及低耐壓場效電晶體2Q）中的通道形成區域與閘極絕緣膜（GOX1、GOX2、GOX3）的界面幾乎並未偏析出氮。據此，尤其可抑制因為氮所導致的p通道型場效電晶體的「NBTI」劣化，或因為氮所導致的n通道型場效電晶體的閾值電壓的變動。亦即，若根據本實施態樣1的特徴點，藉由導入氮，可達到提高記憶體電晶體MTr的電荷保持特性之目的，同時可抑制「因為氮的導入所導致的其他電晶體的特性劣化」此等副作用。因此，若根據本實施態樣1的特徴點，便可維持包含記憶體單元與場效電晶體在內的半導體裝置的性能，同時提高可靠度。
＜半導體裝置的製造方法＞
接著，針對製造具有上述的裝置構造上的特徴點的半導體裝置的方法，一邊參照圖式一邊進行說明。
首先，於圖10，揭示了具有支持基板SB、形成在支持基板SB上的埋入絕緣層BX以及形成在埋入絕緣層BX上的半導體層SM的所謂SOI（Silicon On Insulator，絕緣層上覆矽晶）基板。
支持基板SB，宜由具有1～10Ωcm左右的比電阻的單晶矽所構成，例如，由p型的單晶矽所構成。埋入絕緣層BX，例如，由氧化矽膜所構成，埋入絕緣層BX的厚度，例如，為10～20nm左右。半導體層SM，宜由具有1～10Ωcm左右的比電阻的單晶矽所構成，半導體層SM的厚度，例如，為10～20nm左右。另外，對半導體層SM，並未利用離子注入法等導入導電型雜質。
以下說明準備該等SOI基板的步驟的一例。SOI基板，例如，可用SIMOX（Separation by IMplanted OXygen，植入氧隔離）法製造之。在SIMOX法中，係對由矽（Si）所構成的半導體基板以高能量注入氧（O2 ）離子，並以之後的熱處理令矽與氧鍵結，而於比半導體基板的表面更深少許的位置形成由氧化矽所構成的埋入絕緣層BX。此時，殘留在埋入絕緣層BX上的矽薄膜成為半導體層SM，埋入絕緣層BX之下的基板成為支持基板SB。另外，亦可利用貼合法形成SOI基板。在貼合法中，例如，將由矽所構成的第1半導體基板的表面氧化以形成埋入絕緣層BX，之後，將由矽所構成的第2半導體基板在高溫下壓合以貼合於該第1半導體基板，之後，令第2半導體基板薄膜化。此時，殘留在埋入絕緣層BX上的第2半導體基板的薄膜成為半導體層SM，埋入絕緣層BX之下的第1半導體基板成為支持基板SB。再者，作為其他的方法，例如，亦可使用智慧切割程序等，製造SOI基板。
接著，以貫通半導體層SM與埋入絕緣層BX並到達支持基板SB的方式形成溝槽，藉由在該溝槽內埋入絕緣膜以形成元件分離部STI。另外，記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，因為元件分離部STI，而互相分離，在圖10中，尤其在低耐壓場效電晶體形成區域3A中，圖示出了元件分離部STI。
接著，藉由使用微影技術以及離子注入法，在高耐壓場效電晶體形成區域2A，於支持基板SB內形成n型井NW，相對於此，在記憶體單元形成區域1A，於支持基板SB形成n型井DNW1，之後，更在該n型井DNW1內形成p型井PW1。另外，亦可對記憶體單元形成區域1A的p型井PW1的表面，以及，高耐壓場效電晶體形成區域2A的n型井NW的表面，實行以調整閾值電壓為目的之離子注入。
接著，在對低耐壓場效電晶體形成區域3A的支持基板SB，藉由使用微影技術以及離子注入法，以形成n型井DNW2之後，在該n型井DNW2內形成p型井PW2。另外，為了對p型井PW2施加電壓，會將低耐壓場效電晶體形成區域3A的半導體層SM的一部分以及埋入絕緣層BX的一部分除去，露出p型井PW2作為供電區域，惟在此供電區域的說明省略。另外，亦可在與埋入絕緣層BX接觸的p型井PW2的表面，形成濃度比p型井PW2更高的p型雜質區域。
之後，如圖11所示的，藉由使用微影技術以及蝕刻技術，將形成於記憶體單元形成區域1A的半導體層SM，與形成於高耐壓場效電晶體形成區域2A的半導體層SM除去。然後，藉由使用微影技術以及離子注入法，將閾值電壓調整用的導電型雜質導入選擇電晶體形成區域1Ab的p型井PW1的表面。同樣地，藉由使用微影技術以及離子注入法，將閾值電壓調整用的導電型雜質導入高耐壓場效電晶體形成區域2A的n型井NW的表面。
接著，如圖12所示的，藉由使用微影技術以及蝕刻技術，將形成於記憶體電晶體形成區域1Aa的埋入絕緣層BX除去。之後，如圖13所示的，例如，藉由使用熱氧化法，在記憶體電晶體形成區域1Aa的p型井PW1上形成氧化矽膜OXF2。此時，熱氧化法，在氧化矽膜上，不會形成氧化矽膜，故在選擇電晶體形成區域1Ab中，在由氧化矽膜所構成的埋入絕緣層BX上，並未形成氧化矽膜OXF2。同樣地，在高耐壓場效電晶體形成區域2A中，在由氧化矽膜所構成的埋入絕緣層BX上，並未形成氧化矽膜OXF2。另一方面，在低耐壓場效電晶體形成區域3A中，在半導體層SM上形成了氧化矽膜OXF2。另外，氧化矽膜OXF2的膜厚，為8nm左右。
接著，如圖14所示的，對SOI基板，例如，在以一氧化氮（NO）氣體環境或N2 O氣體環境為代表的含氮氣體環境中實施加熱處理。該在含氮氣體環境中的加熱處理，以900℃左右且60秒左右的條件實施。藉此，對形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF2，導入氮。在此，藉由實施本加熱處理，如圖14所示的，於記憶體電晶體形成區域1Aa、選擇電晶體形成區域1Ab，以及高耐壓場效電晶體形成區域2A各自的支持基板SB的表面，換言之，於氧化矽膜OXF2與p型井PW1的界面、埋入絕緣層BX與p型井PW1的界面，以及埋入絕緣層BX與n型井NW的界面，分別偏析出氮。再者，在低耐壓場效電晶體形成區域3A中，於半導體層SM與氧化矽膜OXF2的界面，亦偏析出氮。另外，在圖14中，將所偏析出的氮示意地以圓點表示。
接著，如圖15所示的，例如，藉由使用CVD（Chemical Vapor Deposition，化學氣相沉積）法或ALD（Atomic Layer Deposition，原子層堆積）法，遍及記憶體電晶體形成區域1Aa的氧化矽膜OXF2上、選擇電晶體形成區域1Ab的埋入絕緣層BX上、高耐壓場效電晶體形成區域2A的埋入絕緣層BX上以及低耐壓場效電晶體形成區域3A的氧化矽膜OXF2上，形成氮化矽膜SNF1。另外，氮化矽膜SNF1，僅係具有可捕獲電子的捕集位準的絕緣膜的一例而已，亦可形成具有捕集位準的其他絕緣膜。此時，氮化矽膜SNF1的膜厚，例如，為5nm～10nm左右。
之後，例如，藉由使用ISSG（In-situ Steam Generation，臨場蒸氣產生）氧化法或CVD法，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成氧化矽膜OXF3。
接著，如圖16所示的，藉由使用微影技術以及蝕刻技術，將形成於選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A的氧化矽膜OXF3除去。另一方面，形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3則殘留下來。
接著，如圖17所示的，以形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3作為硬遮罩，將遍及選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A所露出的氮化矽膜SNF1除去。氮化矽膜SNF1的除去，例如，可使用熱磷酸。在此，以形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3作為硬遮罩的理由，係使用熱磷酸時，無法使用光阻膜。
接著，如圖18所示的，例如，藉由使用氟酸（HF），將形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3、形成於選擇電晶體形成區域1Ab與高耐壓場效電晶體形成區域2A的埋入絕緣層BX，以及形成於低耐壓場效電晶體形成區域3A的氧化矽膜OXF2除去。藉此，在選擇電晶體形成區域1Ab中p型井PW1的表面露出，在高耐壓場效電晶體形成區域2A中n型井NW的表面露出，且在低耐壓場效電晶體形成區域3A中半導體層SM的表面露出。
接著，如圖19所示的，在選擇電晶體形成區域1Ab中的支持基板SB的表面（亦即p型井PW1的表面）上、高耐壓場效電晶體形成區域2A中的支持基板SB的表面（亦即n型井NW的表面）上，以及低耐壓場效電晶體形成區域3A中的半導體層SM的表面上，例如，形成由氧化矽膜所構成的犧牲膜DF1。該犧牲膜DF1，例如，可藉由使用熱氧化法的其中一種（亦即急速熱氧化法，Rapid Thermal Anneal，RTA）而形成。然後，藉由形成犧牲膜DF1，於選擇電晶體形成區域1Ab中的p型井PW1的表面、高耐壓場效電晶體形成區域2A中的n型井NW的表面以及低耐壓場效電晶體形成區域3A中的半導體層SM的表面所偏析出的氮，被該犧牲膜DF1所涵蓋。這是因為，用熱氧化法所形成的犧牲膜DF1，係以侵蝕基底的方式形成。另外，由於急速熱氧化法無法將具有耐氧化性的氮化矽膜的表面氧化，故在形成於記憶體電晶體形成區域1Aa的氮化矽膜SNF1的表面，並未形成犧牲膜DF1。
接著，如圖20所示的，例如，藉由使用氟酸，將遍及選擇電晶體形成區域1Ab的p型井PW1的表面、高耐壓場效電晶體形成區域2A的n型井NW的表面以及低耐壓場效電晶體形成區域3A的半導體層SM的表面所形成的犧牲膜DF1除去。藉此，於選擇電晶體形成區域1Ab的p型井PW1的表面、高耐壓場效電晶體形成區域2A的n型井NW的表面以及低耐壓場效電晶體形成區域3A的半導體層SM的表面所偏析出的氮，因為犧牲膜DF1被除去而被除去。另外，在本實施態樣1中，係針對使用急速熱氧化法形成犧牲膜DF1的例子進行說明，惟並非僅限於此，例如，亦可使用ISSG氧化法形成犧牲膜DF1。
接著，如圖21所示的，將急速熱氧化法與ISSG氧化法組合實施。藉此，遍及選擇電晶體形成區域1Ab的p型井PW1的表面、高耐壓場效電晶體形成區域2A的n型井NW的表面以及低耐壓場效電晶體形成區域3A的半導體層SM的表面形成氧化矽膜OXF1a，並在記憶體電晶體形成區域1Aa的氮化矽膜SNF1上形成氧化矽膜OXF1c。此時，氧化矽膜OXF1c的膜厚，比氧化矽膜OXF1a的膜厚更薄。
接著，如圖22所示的，藉由使用微影技術以及蝕刻技術，將形成於低耐壓場效電晶體形成區域3A的氧化矽膜OXF1a除去。
在此，如上所述的，在含氮氣體環境中對SOI基板進行加熱處理（參照圖14）而於低耐壓場效電晶體形成區域3A中的半導體層SM的表面所偏析出的氮，藉由使用犧牲膜DF1（參照圖19），基本上從該半導體層SM的表面被去除。另一方面，若於該半導體層SM的表面殘存著氮，則會有對低耐壓場效電晶體的特性（上述的「NBTI」或「閾值電壓的變動」）造成影響之虞。其理由在於：若在低耐壓場效電晶體形成區域3A中形成了通道的半導體層SM（亦即通道形成區域）的雜質濃度在1×1018 ／cm3 以下（宜在1×1017 ／cm3 以下），便會比記憶體電晶體形成區域1Aa、選擇電晶體形成區域1Ab以及高耐壓場效電晶體形成區域2A各自的形成了通道的區域（通道形成區域）的雜質濃度更低。然而，在本實施態樣1中，如上所述的，由於亦具有氧化矽膜OXF1a的形成以及除去步驟（參照圖22），故假設即使藉由先前的步驟（參照圖19至圖20）仍並未將氮去除乾淨，藉由使用該氧化矽膜OXF1a，便可更確實地將氮去除。
之後，如圖23所示的，例如，藉由使用熱氧化法，於低耐壓場效電晶體形成區域3A的半導體層SM的表面形成氧化矽膜OXF1b。該氧化矽膜OXF1b的膜厚，比氧化矽膜OXF1a的膜厚更薄。
然後，對記憶體電晶體形成區域1Aa的氧化矽膜OXF1c的表面、遍及選擇電晶體形成區域1Ab與高耐壓場效電晶體形成區域2A所形成的氧化矽膜OXF1a的表面，以及低耐壓場效電晶體形成區域3A的氧化矽膜OXF1b的表面，實施含氮電漿的氮電漿處理。藉由該氮電漿處理，記憶體電晶體形成區域1Aa的氧化矽膜OXF1c的表面、遍及選擇電晶體形成區域1Ab與高耐壓場效電晶體形成區域2A所形成的氧化矽膜OXF1a的表面，以及低耐壓場效電晶體形成區域3A的氧化矽膜OXF1b的表面被氮化。就此點而言，氮電漿處理，與「於氧化矽膜與SOI基板的界面偏析出氮的在含氮氣體環境中的加熱處理」有所不同。亦即，氮電漿處理，不會於氧化矽膜與SOI基板的界面偏析出氮。該等氮電漿處理，具有以下所揭示之目的。亦即，可抑制後述的導入閘極電極的導電型雜質向SOI基板側擴散。例如，在p通道型場效電晶體中，會對構成閘極電極的多晶矽膜導入p型雜質，亦即硼（boron）。由於該硼在矽中的擴散係數很大，故很容易從閘極電極向SOI基板側擴散，可能會對p通道型場效電晶體的電性特性造成不良的影響。關於此點，由於在本實施態樣1中，實施了上述的氮電漿處理，故可有效地抑制上述之硼往SOI基板側的穿越。再者，藉由氮電漿處理，可於成為閘極絕緣膜的氧化矽膜的表面形成氮化矽膜，且氮化矽膜的介電常數，比氧化矽膜的介電常數更高，因此，可增加閘極絕緣膜的物理膜厚，進而增大閘極電容。
接著，如圖24所示的，例如，藉由使用CVD法，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成多晶矽膜PF1。之後，雖圖中未顯示，惟藉由使用微影技術以及離子注入法，將導電型雜質導入多晶矽膜PF1。具體而言，在記憶體電晶體形成區域1Aa、選擇電晶體形成區域1Ab以及低耐壓場效電晶體形成區域3A中，作為一例，係說明形成n通道型場效電晶體的態樣，故對該區域的多晶矽膜PF1，係導入以磷（P）或砷（As）為代表的n型雜質。另一方面，在高耐壓場效電晶體形成區域2A中，作為一例，係說明形成p通道型場效電晶體的態樣，故對該區域的多晶矽膜PF1，係導入以硼（B）為代表的p型雜質。
然後，例如，藉由使用CVD法，在多晶矽膜PF1上形成作為帽蓋絕緣膜的氮化矽膜（SNF2）。
接著，如圖25所示的，藉由使用微影技術以及蝕刻技術，令氮化矽膜SNF2與多晶矽膜PF1形成圖案。藉此，在記憶體電晶體形成區域1Aa中，形成記憶體閘極電極MG，同時在該記憶體閘極電極MG的上部形成帽蓋絕緣膜CP。同樣地，在選擇電晶體形成區域1Ab中，形成閘極電極GE1，同時在該閘極電極GE1的上部形成帽蓋絕緣膜CP。另外，在高耐壓場效電晶體形成區域2A中，形成閘極電極GE2，同時在該閘極電極GE2的上部形成帽蓋絕緣膜CP。再者，在低耐壓場效電晶體形成區域3A中，形成閘極電極GE3，同時在該閘極電極GE3的上部形成帽蓋絕緣膜CP。
之後，如圖25所示的，在記憶體電晶體形成區域1Aa中，藉由將從記憶體閘極電極MG露出的氧化矽膜OXF1c除去，以在記憶體閘極電極MG之下形成電位障壁膜BF2。另外，如圖25所示的，在選擇電晶體形成區域1Ab中，藉由將從閘極電極GE1露出的氧化矽膜OXF1a除去，以在閘極電極GE1之下形成閘極絕緣膜GOX1。再者，如圖25所示的，在高耐壓場效電晶體形成區域2A中，藉由將從閘極電極GE2露出的氧化矽膜OXF1a除去，以在閘極電極GE2之下形成閘極絕緣膜GOX2。另外，如圖25所示的，在低耐壓場效電晶體形成區域3A中，藉由將從閘極電極GE3露出的氧化矽膜OXF1b除去，以在閘極電極GE3之下形成閘極絕緣膜GOX3。
接著，圖26，揭示了偏置間隔件OS的形成步驟。
首先，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，例如，藉由使用CVD法，形成由氧化矽膜所構成的絕緣膜。之後，藉由對該絕緣膜實行異向性蝕刻，於記憶體閘極電極MG與閘極電極GE1～GE3各自的側壁形成偏置間隔件OS。此時，在記憶體電晶體形成區域1Aa中，藉由繼續進行異向性蝕刻，將從偏置間隔件OS露出的氮化矽膜SNF1與氧化矽膜OXF2除去。藉此，在電位障壁膜BF2之下形成電荷累積膜ECF，並在電荷累積膜ECF之下形成電位障壁膜BF1。
接著，圖27，揭示了於低耐壓場效電晶體形成區域3A，形成虛置側壁間隔件DSW與磊晶層EP的步驟。
首先，例如，藉由使用CVD法，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成由氮化矽膜所構成的絕緣膜IF1。接著，以選擇性地覆蓋記憶體單元形成區域1A的絕緣膜IF1與高耐壓場效電晶體形成區域2A的絕緣膜IF1的光阻圖案（圖中未顯示）作為遮罩，利用異向性蝕刻對低耐壓場效電晶體形成區域3A的絕緣膜IF1進行加工。藉此，便可在低耐壓場效電晶體形成區域3A中，於閘極電極GE3的側壁，隔著偏置間隔件OS，形成虛置側壁間隔件DSW。之後，利用灰化處理將光阻圖案除去。
接著，藉由使用磊晶成長技術，在低耐壓場效電晶體形成區域3A的半導體層SM之上，例如，形成由單晶矽所構成的磊晶層EP（半導體層EP）。半導體層EP的膜厚，為20nm～40nm左右。此時，低耐壓場效電晶體形成區域3A的閘極電極GE3被帽蓋絕緣膜CP所覆蓋，故在閘極電極GE3上並未形成磊晶層EP。另外，記憶體單元形成區域1A與高耐壓場效電晶體形成區域2A，被絕緣膜IF1所覆蓋，故並未形成磊晶層EP。
另外，該磊晶成長技術，宜在並未對半導體層SM利用離子注入法等導入導電型雜質的狀態下實行，例如，宜在後述的形成延伸區域EX步驟之前實行。
其理由為：當在因為離子注入步驟而受到損傷的半導體層SM上形成磊晶層EP時，上述的損傷會導致構成半導體層SM的矽的結晶性產生差異，磊晶層EP便無法良好地成長。其結果，磊晶層EP，會有無法形成吾人所期望的膜厚以及形狀之虞。因此，在本實施態樣1中，係在形成延伸區域EX之前實施磊晶層EP的形成步驟。
另外，磊晶層EP雖與半導體層SM為相同材料而一體化，惟在本實施態樣1中，為了令發明容易理解，將磊晶層EP與半導體層SM的界線以虛線表示。另外，當利用之後的步驟，在磊晶層EP內以及半導體層SM內，形成擴散區域時，由於磊晶層EP的圖式非常難以理解，故在圖式中利用箭號顯示出磊晶層EP。
接著，如圖28所示的，利用相對於偏置間隔件OS具有高選擇性的蝕刻，在低耐壓場效電晶體形成區域3A中，將虛置側壁間隔件DSW與帽蓋絕緣膜CP除去，並在記憶體單元形成區域1A與高耐壓場效電晶體形成區域2A中，將絕緣膜IF1與帽蓋絕緣膜CP除去。在此，由於虛置側壁間隔件DSW、絕緣膜IF1以及帽蓋絕緣膜CP，係由相同的材料所構成，故可將該等構件同時除去。因此，無須增設遮罩，可簡化製造步驟。
接著，藉由使用微影技術以及離子注入法，於記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，分別形成雜質區域。
於記憶體單元形成區域1A，形成n型半導體區域，亦即雜質區域LMS、雜質區域LDD1以及雜質區域LMD。雜質區域LMS，構成記憶體單元的源極區域的一部分，形成在閘極電極GE1的一側的p型井PW1內。雜質區域LDD1，係將選擇電晶體與記憶體電晶體電連接的區域，例如，形成在閘極電極GE1的左側與記憶體閘極電極MG的右側之間的p型井PW1內。雜質區域LMD，構成記憶體單元的汲極區域的一部分，例如，形成在記憶體閘極電極MG的左側的p型井PW1內。
於高耐壓場效電晶體形成區域2A，形成一對p型半導體區域，亦即雜質區域LDD2。一對雜質區域LDD2，分別構成高耐壓場效電晶體的源極區域的一部分，以及高耐壓場效電晶體的汲極區域的一部分，並形成在閘極電極GE2的兩側的n型井NW內。另外，亦可對形成於高耐壓場效電晶體形成區域2A的雜質區域LDD2，例如，使用離子注入法導入氮。藉此，便可提高形成於高耐壓場效電晶體形成區域2A的高耐壓場效電晶體的熱載子耐性。
於低耐壓場效電晶體形成區域3A，形成一對n型半導體區域，亦即延伸區域（雜質區域）EX。一對延伸區域EX，分別構成低耐壓場效電晶體的源極區域的一部分，以及低耐壓場效電晶體的汲極區域的一部分，並形成於閘極電極GE3的兩側的半導體層SM與磊晶層EP。
接著，圖29，揭示了遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成側壁間隔件SW與擴散區域的步驟。
首先，例如，藉由使用CVD法，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成由氮化矽膜所構成的絕緣膜。接著，藉由對該絕緣膜實行異向性蝕刻，於記憶體閘極電極MG與閘極電極GE1～GE3各自的側壁，隔著偏置間隔件OS，形成側壁間隔件SW。
接著，藉由使用微影技術以及離子注入法，於記憶體單元形成區域1A形成擴散區域MS、擴散區域D1以及擴散區域MD，於高耐壓場效電晶體形成區域2A形成擴散區域D2，並於低耐壓場效電晶體形成區域3A形成擴散區域D3。
在記憶體單元形成區域1A中，n型半導體區域，亦即擴散區域MS、擴散區域D1以及擴散區域MD各自從側壁間隔件SW露出，形成在形成了雜質區域LMS、雜質區域LDD1以及雜質區域LMD的p型井PW1內，並具有比雜質區域（LMS、LDD1、LMD）更高的雜質濃度。擴散區域MS，與雜質區域LMS連接，構成記憶體單元的源極區域的一部分。擴散區域MD，與雜質區域LMD連接，構成記憶體單元的汲極區域的一部分。
在高耐壓場效電晶體形成區域2A中，p型半導體區域，亦即擴散區域D2，各自從側壁間隔件SW露出，形成在形成了雜質區域LDD2的n型井NW內，並具有比雜質區域LDD2更高的雜質濃度。擴散區域D2，與雜質區域LDD2連接，並構成高耐壓場效電晶體的源極區域的一部分與汲極區域的一部分。
在低耐壓場效電晶體形成區域3A中，n型半導體區域，亦即擴散區域D3，各自形成於從側壁間隔件SW露出的磊晶層EP以及半導體層SM，並具有比延伸區域EX更高的雜質濃度。擴散區域D3，與延伸區域EX連接，並構成低耐壓場效電晶體的源極區域的一部分與汲極區域的一部分。
接著，針對遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A形成矽化物膜、栓塞以及配線的步驟進行說明。
首先，如圖9所示的，利用自我對準矽化物（Self Aligned Silicide，Salicide）技術，在擴散區域（MD、MS、D1～D3）、記憶體閘極電極MG以及閘極電極GE1～GE3各自的頂面上，形成低電阻的矽化物膜SI。
矽化物膜SI，具體而言，可依照以下的方式形成。首先，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成用以形成矽化物膜SI的金屬膜。該金屬膜，例如，係由鈷膜、鎳膜或鎳鉑合金膜所構成。接著，藉由對SOI基板實施熱處理，令擴散區域（MD、MS、D1～D3）、記憶體閘極電極MG以及閘極電極GE1～GE3與金屬膜發生反應。藉此，在擴散區域（MD、MS、D1～D3）、記憶體閘極電極MG以及閘極電極GE1～GE3各自的頂面上，形成矽化物膜SI。之後，將並未發生反應的金屬膜除去。藉由形成矽化物膜SI，便可降低擴散區域（MD、MS、D1～D3）、記憶體閘極電極MG以及閘極電極GE1～GE3各自的擴散電阻與接觸電阻。
以上述的方式，於記憶體電晶體形成區域1Aa形成記憶體電晶體MTr，並於選擇電晶體形成區域1Ab形成選擇電晶體STr。同樣地，於高耐壓場效電晶體形成區域2A形成高耐壓場效電晶體1Q，並於低耐壓場效電晶體形成區域3A形成低耐壓場效電晶體2Q。
接著，遍及記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成層間絕緣膜IL1。作為層間絕緣膜IL1，可使用氧化矽膜的單體膜，或氮化矽膜與形成於其上的厚氧化矽膜的堆疊膜等。在形成了層間絕緣膜IL1之後，亦可因應需要，用CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨層間絕緣膜IL1的頂面。
接著，藉由使用微影技術以及乾蝕刻技術，形成貫通層間絕緣膜IL1的接觸孔，並在接觸孔內埋入以鎢（W）等為主體的導電性膜。藉此，便可在層間絕緣膜IL1內形成栓塞PG。分別形成於記憶體單元形成區域1A、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A的的栓塞PG，透過矽化物膜SI，與擴散區域（MD、MS、D2、D3）連接。之後，在形成了栓塞PG的層間絕緣膜IL1上形成層間絕緣膜IL2。然後，於層間絕緣膜IL2形成配線溝，之後，在配線溝內，例如，埋入以銅為主要成分的導電性膜，藉此，在層間絕緣膜IL2內形成與栓塞PG連接的配線M1。該配線M1的構造，稱為所謂金屬鑲嵌（Damascene）配線構造。之後，藉由使用雙金屬鑲嵌（Dual Damascene）法等，形成第2層以後的配線，惟在此其圖式以及說明省略。
另外，配線M1與比配線M1更上層的配線，不限於金屬鑲嵌配線構造，亦可由導電性膜形成圖案所形成，例如，亦可為鎢配線或鋁配線。
以上述的方式，便可製造出本實施態樣1的半導體裝置。
＜實施態樣1的製作方法上的特徴＞
接著，針對本實施態樣1的製作方法上的特徴點進行說明。本實施態樣1的製作方法上的第1特徴點在於「例如，如圖19所示的，在遍及選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A，形成了由熱氧化法或ISSG氧化法所形成的犧牲膜DF1之後，如圖20所示的，將犧牲膜DF1除去」此點。藉此，便可將在形成了記憶體電晶體以外的場效電晶體的區域的SOI基板的表面所析出（偏析出）的氮除去。亦即，由熱氧化法所形成的犧牲膜DF1，以侵蝕SOI基板的表面的方式形成，故於SOI基板的表面所偏析出的氮，被犧牲膜DF1所涵蓋。然後，藉由將涵蓋了氮的犧牲膜DF1除去，其結果，於形成了記憶體電晶體以外的場效電晶體的區域的SOI基板的表面所偏析出的氮便被去除。藉此，便可在記憶體電晶體以外的場效電晶體中，抑制因為氮的導入所導致的主要以在p通道型場效電晶體顯著化的「NBTI」或在n通道型場效電晶體顯著化的「閾值電壓的變動」為代表的電晶體特性的劣化。另一方面，在記憶體電晶體形成區域1Aa中，藉由在SOI基板的表面殘留氮，便可達到提高電荷保持特性之目的。像這樣，若根據本實施態樣1的製作方法上的第1特徴點，便可達到提高記憶體電晶體的可靠度之目的，同時抑制記憶體電晶體以外的場效電晶體的性能降低。
犧牲膜DF1，無論使用熱氧化法與ISSG氧化法其中哪一種，均可涵蓋在SOI基板的表面所偏析出的氮，惟若特別從「如圖19所示的在形成於記憶體電晶體形成區域1Aa的氮化矽膜SNF1上並未形成氧化矽膜」的觀點來看，相較於使用ISSG氧化法，使用熱氧化法（急速熱氧化法）更為吾人所期望。這是因為，氮化矽膜SNF1，雖具有耐氧化性，惟若使用ISSG氧化法，則在氮化矽膜SNF1的表面也會形成氧化矽膜，另一方面，若使用急速熱氧化法，則在氮化矽膜SNF1的表面並不會形成氧化矽膜。例如，形成於記憶體電晶體形成區域1Aa的氮化矽膜SNF1，係成為記憶體電晶體的電荷累積膜的膜層，故氮化矽膜SNF1的膜厚已預先被決定好。關於此點，例如，若為了形成犧牲膜DF1，而使用ISSG氧化法，則氮化矽膜SNF1的表面受到侵蝕的結果，會導致氮化矽膜SNF1的膜厚偏離設計值。相對於此，若為了形成犧牲膜DF1，而使用急速熱氧化法，則氮化矽膜SNF1的表面並不會被氧化。其結果，若為了形成犧牲膜DF1，而使用急速熱氧化法，則即使形成犧牲膜DF1，仍可抑制氮化矽膜SNF1的膜厚偏離設計值。根據以上所述，從「以不令記憶體電晶體的特性發生變動的方式，形成犧牲膜DF1」的觀點來看，關於犧牲膜DF1的形成方法，相較於使用ISSG氧化法，使用急速熱氧化法更為吾人所期望。
接著，本實施態樣1的製作方法上的第2特徴點為：例如，如圖17所示的形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3，如圖18所示的，與形成於選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A的埋入絕緣層BX，以及形成於低耐壓場效電晶體形成區域3A的氧化矽膜OXF2，一起被除去。亦即，在本實施態樣1中，並未將氧化矽膜OXF3使用作為記憶體電晶體的電位障壁膜（BF2）。這是因為，當使用氧化矽膜OXF3作為記憶體電晶體的電位障壁膜（BF2）時，例如，在從圖17移到圖18的階段時，會有「增設覆蓋記憶體電晶體形成區域1Aa且露出其他區域的遮罩，並蝕刻氧化矽膜OXF3」之必要。亦即，當使用氧化矽膜OXF3作為記憶體電晶體的電位障壁膜（BF2）時，會有增設遮罩之必要，此意味著製造成本上升。關於此點，例如，如圖18所示的，將氧化矽膜OXF3全部除去的態樣，便不需要增設遮罩，其結果，便可抑制製造成本的上升。
那麼，在此會產生「若將氧化矽膜OXF3全部除去，是否從一開始便無形成氧化矽膜OXF3之必要」此等疑問。然而，在圖18所示之步驟中，即使將氧化矽膜OXF3全部除去，在氮化矽膜SNF1上形成氧化矽膜OXF3的技術意義仍是存在的。以下，針對形成該氧化矽膜OXF3的技術意義進行說明。
例如，如圖17所示的，形成於選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A的氮化矽膜SNF1被除去。該氮化矽膜SNF1的除去，係使用熱磷酸。然後，例如，吾人考慮形成覆蓋記憶體電晶體形成區域1Aa且露出其他區域的光阻圖案，並以該光阻圖案作為遮罩，將氮化矽膜SNF1除去，惟當使用熱磷酸時，並無法使用光阻圖案。因此，例如，如圖17所示的，取代使用光阻圖案，以記憶體電晶體形成區域1Aa的氧化矽膜OXF3作為硬遮罩，將形成於記憶體電晶體形成區域1Aa以外的區域的氮化矽膜SNF1用熱磷酸除去。像這樣，氧化矽膜OXF3，具有「作為將形成於記憶體電晶體形成區域1Aa以外的區域的氮化矽膜SNF1用熱磷酸除去時的硬遮罩」的技術意義。根據以上所述，氧化矽膜OXF3，即使並未使用作為記憶體電晶體的電位障壁膜（BF2），為了作為「將形成於記憶體電晶體形成區域1Aa以外的區域的氮化矽膜SNF1用熱磷酸除去時的硬遮罩」使用仍是必要而不可欠缺的。然後，以該點為前提，藉由採用本實施態樣1的製作方法上的第2特徴點，將形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3，如圖18所示的，與形成於選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A的埋入絕緣層BX，以及形成於低耐壓場效電晶體形成區域3A的氧化矽膜OXF2，一起除去。藉此，便不需要為了將氧化矽膜OXF3殘留於記憶體電晶體形成區域1Aa所必要的增設遮罩，藉此，即使採用本實施態樣1的製作方法上的第1特徴點（使用犧牲膜DF1），仍可令製造成本的上升在必要最小限度內。
接著，本實施態樣1的製作方法上的第3特徴點在於「例如，如圖21所示的，將形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF1c與形成於記憶體電晶體形成區域1Aa以外的區域的氧化矽膜OXF1a同時形成」此點。換言之，本實施態樣1的製作方法上的第3特徴點在於「例如，如圖21所示的，將彼此膜厚相異的氧化矽膜OXF1c與氧化矽膜OXF1a用同一步驟形成」此點。藉此，相較於將彼此膜厚相異的氧化矽膜OXF1c與氧化矽膜OXF1a用各別的步驟形成的態樣，更可減少製造成本。
具體而言，本實施態樣1的製作方法上的第3特徴點為：著眼於「在急速熱氧化法中，無法在氮化矽膜上形成氧化矽膜，另一方面，在ISSG氧化法中，可在氮化矽膜上形成氧化矽膜」的性質並具體實現之。具體而言，在圖18中，藉由將急速熱氧化法與ISSG氧化法組合使用，本實施態樣1的製作方法上的第3特徴點被具體實現。亦即，將急速熱氧化法與ISSG氧化法組合，首先，用急速熱氧化法，於選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A形成氧化矽膜。此時，於記憶體電晶體形成區域1Aa，在氮化矽膜SNF1上並未形成氧化矽膜。接著，從急速熱氧化法換成ISSG氧化法，此時，在形成於記憶體電晶體形成區域1Aa的氮化矽膜SNF1上也形成氧化矽膜。其結果，在記憶體電晶體形成區域1Aa，僅用ISSG氧化法形成氧化矽膜，另一方面，在記憶體電晶體形成區域1Aa以外的區域，除了ISSG氧化法之外，亦利用急速熱氧化法形成氧化矽膜。據此，藉由將急速熱氧化法與IPSSG氧化法組合，便可令形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF1c的膜厚，與形成於記憶體電晶體形成區域1Aa以外的區域的氧化矽膜OXF1a的膜厚相異。具體而言，氧化矽膜OXF1a的膜厚，比氧化矽膜OXF1c的膜厚更厚。以該等方式，實現本實施態樣1的製作方法上的第3特徴點，其結果，便可抑制半導體裝置的製造成本的上升。
（實施態樣2）
＜半導體裝置的製造方法＞
接著，針對本實施態樣2之半導體裝置的製造方法，一邊參照圖式一邊進行說明。首先，到圖10～圖17為止，與該實施態樣1之半導體裝置的製造方法相同。接著，如圖30所示的，在將低耐壓場效電晶體形成區域3A以光阻膜PR1覆蓋之後，例如，利用氟酸所進行之濕蝕刻，將形成於記憶體電晶體形成區域1Aa的氧化矽膜OXF3，以及形成於選擇電晶體形成區域1Ab與高耐壓場效電晶體形成區域2A的埋入絕緣層BX除去。此時，由於低耐壓場效電晶體形成區域3A被光阻膜PR1所覆蓋，故構成元件分離部STI的氧化矽膜受到保護，不受氟酸所進行之濕蝕刻的影響。
接著，例如，在藉由使用灰化技術而將光阻膜PR1除去之後，如圖31所示的，例如，藉由使用急速熱氧化法或ISSG氧化法，在選擇電晶體形成區域1Ab的支持基板SB的表面（亦即p型井PW1的表面）上，以及在高耐壓場效電晶體形成區域2A的支持基板SB的表面（亦即n型井NW的表面）上，形成犧牲膜DF1。亦即，當在圖30所示之殘留著光阻膜PR1的狀態下，以急速熱氧化法或ISSG氧化法形成犧牲膜DF1時，光阻膜PR1曝露於光阻膜PR1的耐熱性以上的高溫的結果，可能會導致光阻膜PR1被燒掉而殘餘物固定黏著於基底。據此，遂在將光阻膜PR1除去之後，才形成犧牲膜DF1。此時，在低耐壓場效電晶體形成區域3A，半導體層SM被氧化矽膜OXF2所覆蓋而並未露出，故當以急速熱氧化法或ISSG氧化法形成犧牲膜DF1時，於低耐壓場效電晶體形成區域3A，在半導體層SM上不會形成犧牲膜DF1。藉此，在選擇電晶體形成區域1Ab的p型井PW1的表面上所偏析出的氮，以及在高耐壓場效電晶體形成區域2A的n型井NW的表面上所偏析出的氮，被犧牲膜DF1所涵蓋。另一方面，在本實施態樣2中，在低耐壓場效電晶體形成區域3A的半導體層SM上所偏析出的氮，就這樣殘留著。
之後，如圖32所示的，例如，藉由氟酸所進行之濕蝕刻，將形成於選擇電晶體形成區域1Ab的犧牲膜DF1，以及形成於高耐壓場效電晶體形成區域2A的犧牲膜DF1除去。藉此，便可從選擇電晶體形成區域1Ab的p型井PW1的表面，以及高耐壓場效電晶體形成區域2A的n型井NW的表面，將氮除去。
然後，將形成在半導體層SM上的氧化矽膜OXF2，利用氟酸所進行之濕蝕刻除去，露出半導體層SM的表面。
接著，如圖33所示的，將急速熱氧化法與ISSG氧化法組合實施。藉此，遍及選擇電晶體形成區域1Ab的p型井PW1的表面、高耐壓場效電晶體形成區域2A的n型井NW的表面以及低耐壓場效電晶體形成區域3A的半導體層SM的表面，形成氧化矽膜OXF1a，並在記憶體電晶體形成區域1Aa的氮化矽膜SNF1上，形成氧化矽膜OXF1c。此時，氧化矽膜OXF1c的膜厚，比氧化矽膜OXF1a的膜厚更薄。此時，在低耐壓場效電晶體形成區域3A中，於半導體層SM的表面所偏析出的氮，被形成在半導體層SM上的氧化矽膜OXF1a所涵蓋。
接著，如圖34所示的，藉由使用微影技術，以覆蓋記憶體單元形成區域1A與高耐壓場效電晶體形成區域2A並露出低耐壓場效電晶體形成區域3A的方式，令光阻膜PR2形成圖案。然後，以形成了圖案的光阻膜PR2作為遮罩，實施氟酸所進行之濕蝕刻。藉此，在低耐壓場效電晶體形成區域3A中，從形成了圖案的光阻膜PR2露出的氧化矽膜OXF1a被除去。以該等方式，於低耐壓場效電晶體形成區域3A的半導體層SM的表面所偏析出的氮被除去。之後的步驟，與該實施態樣1之半導體裝置的製造方法相同，故其說明省略。
＜實施態樣2的特徴＞
接著，針對本實施態樣2的特徴點進行說明。本實施態樣2的特徴點在於「在低耐壓場效電晶體形成區域3A的半導體層SM的表面所偏析出的氮並非用犧牲膜DF1除去，而係用氧化矽膜OXF1a除去」此點。藉此，便可抑制從劃定出低耐壓場效電晶體形成區域3A的元件分離部STI到埋入絕緣層BX的氧化矽膜的削除量的增大。其結果，便可在形成於低耐壓場效電晶體形成區域3A的低耐壓場效電晶體中，抑制閘極電極與支持基板之間的洩漏電流的增大。
以下，具體進行說明。圖35，例如，係將低耐壓場效電晶體形成區域3A的平面布局構造以示意方式表示的圖式。在圖35中，活性區域ACT被元件分離部STI所包圍，以跨該活性區域ACT的方式在y方向上排列的複數個閘極電極GE，各自在x方向上延伸。然後，圖36，例如，係以圖35的A－A線切斷的示意剖面圖。在圖36中，於支持基板SB的兩側形成了元件分離部STI，且在支持基板SB上隔著埋入絕緣層BX形成了半導體層SM。此時，元件分離部STI與埋入絕緣層BX連接。另外，埋入絕緣層BX的厚度，例如，為10～20nm左右。然後，閘極電極GE從元件分離部STI上形成到半導體層SM上。在此，如圖36所示的，可知若從元件分離部STI到埋入絕緣層BX的氧化矽膜的削除量增大，則埋入絕緣層BX的厚度較薄，故閘極電極GE與支持基板SB之間的距離縮窄，因此，閘極電極GE與支持基板SB之間的洩漏電流會增加。另一方面，例如，如圖37所示的，可知若從元件分離部STI到埋入絕緣層BX的氧化矽膜的削除量較小，則閘極電極GE與支持基板SB之間的距離擴大，藉此，便可減少閘極電極GE與支持基板SB之間的洩漏電流。因此，從減少閘極電極GE與支持基板SB之間的洩漏電流的觀點來看，有必要採取措施，以令從元件分離部STI到埋入絕緣層BX的氧化矽膜的削除盡可能不要發生。
關於此點，元件分離部STI與埋入絕緣層BX，係由氧化矽膜所形成，該氧化矽膜，例如，若曝露於氟酸中會被削除（會受到蝕刻）。據此，從「抑制從元件分離部STI到埋入絕緣層BX的氧化矽膜的削除」的觀點來看，減少從元件分離部STI到埋入絕緣層BX的氧化矽膜曝露於氟酸中的機會，為吾人所期望。
例如，在該實施態樣1之半導體裝置的製造方法中，在從圖17移到圖18的步驟中，在將分別形成於選擇電晶體形成區域1Ab以及高耐壓場效電晶體形成區域2A的埋入絕緣層BX還有形成於低耐壓場效電晶體形成區域3A的氧化矽膜OXF2除去時使用氟酸的結果，劃定出低耐壓場效電晶體形成區域3A的元件分離部STI會曝露於氟酸中（第1次）。接著，在從圖19移到圖20的步驟中，在將分別形成於選擇電晶體形成區域1Ab、高耐壓場效電晶體形成區域2A以及低耐壓場效電晶體形成區域3A的犧牲膜DF1除去時使用氟酸的結果，劃定出低耐壓場效電晶體形成區域3A的元件分離部STI會曝露於氟酸中（第2次）。再者，在從圖21移到圖22的步驟中，在將形成於低耐壓場效電晶體形成區域3A的氧化矽膜OXF1a除去時使用氟酸的結果，劃定出低耐壓場效電晶體形成區域3A的元件分離部STI會曝露於氟酸中（第3次）。像這樣，在該實施態樣1之半導體裝置的製造方法中，劃定出低耐壓場效電晶體形成區域3A的元件分離部STI曝露於氟酸中的機會有3次。
相對於此，在本實施態樣2之半導體裝置的製造方法中，如圖30所示的，由於用光阻膜PR1覆蓋著低耐壓場效電晶體形成區域A3，故劃定出低耐壓場效電晶體形成區域3A的元件分離部STI不會曝露於在將分別形成於選擇電晶體形成區域1Ab以及高耐壓場效電晶體形成區域2A的埋入絕緣層BX除去時所使用的氟酸中。亦即，在本實施態樣2之半導體裝置的製造方法中，劃定出低耐壓場效電晶體形成區域3A的元件分離部STI曝露於氟酸中的機會只有2次。
根據以上所述，在本實施態樣2中，採用「並非用犧牲膜DF1將導入低耐壓場效電晶體形成區域3A的半導體層SM的氮除去，而係用氧化矽膜OXF1a除去」此等特徴點的結果，相較於該實施態樣1，更可減少劃定出低耐壓場效電晶體形成區域3A的元件分離部STI曝露於氟酸中的機會。此意味著，若根據本實施態樣2，相較於該實施態樣1，從元件分離部STI到埋入絕緣層BX的氧化矽膜的削除量更少。其結果，若根據本實施態樣2，相較於該實施態樣1，更可減少閘極電極GE與支持基板SB之間的洩漏電流。
（變化實施例）
該實施態樣1與該實施態樣2，係以「在支持基板SB上形成了記憶體單元與高耐壓場效電晶體，另一方面，在支持基板SB上隔著埋入絕緣層BX形成了半導體層SM，並在該半導體層SM上形成了低耐壓場效電晶體」為例進行說明。然而，該實施態樣1與該實施態樣2的基本構想，並非僅限於該等構造，亦可廣泛地應用在「於大塊基板形成了記憶體單元、高耐壓場效電晶體以及低耐壓場效電晶體」的構造。
以上，係根據實施態樣具體說明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧記憶體單元形成區域
1Aa‧‧‧記憶體電晶體形成區域
1Ab‧‧‧選擇電晶體形成區域
1Q‧‧‧高耐壓場效電晶體
2A‧‧‧高耐壓場效電晶體形成區域
2Q‧‧‧低耐壓場效電晶體
3A‧‧‧低耐壓場效電晶體形成區域
A－A‧‧‧剖面線
ACT‧‧‧活性區域
BF1、BF2‧‧‧電位障壁膜
BL0、BL1‧‧‧位元線
BX‧‧‧埋入絕緣層
C1～C3‧‧‧電路區塊
CG0、CG1‧‧‧控制閘極線
CHP‧‧‧半導體晶片
CP‧‧‧帽蓋絕緣膜
D1～D3‧‧‧擴散區域
DF1‧‧‧犧牲膜
DNW1、DNW2‧‧‧n型井
DSW‧‧‧虛置側壁間隔件
ECF‧‧‧電荷累積膜
EP‧‧‧磊晶層
EX‧‧‧延伸區域
GE、GE1～GE3‧‧‧閘極電極
GOX1～GOX3‧‧‧閘極絕緣膜
IF1‧‧‧絕緣膜
IL1、IL2‧‧‧層間絕緣膜
LDD1、LDD2、LMD、LMS‧‧‧雜質區域
M1‧‧‧配線
MC‧‧‧記憶體單元
MD‧‧‧擴散區域
MG‧‧‧記憶體閘極電極
MG0、MG1‧‧‧記憶體閘極線
MS‧‧‧擴散區域
MTr‧‧‧記憶體電晶體
NW‧‧‧n型井
OS‧‧‧偏置間隔件
OXF1a～OXF1c、OXF2、OXF3‧‧‧氧化矽膜
PF、PF1、PF2‧‧‧多晶矽膜
PG‧‧‧栓塞
PR1、PR2‧‧‧光阻膜
PW1、PW2‧‧‧p型井
SB‧‧‧支持基板
SI‧‧‧矽化物膜
SL0、SL1‧‧‧源極線
SM‧‧‧半導體層
SNF、SNF1、SNF2‧‧‧氮化矽膜
STI‧‧‧元件分離部
STr‧‧‧選擇電晶體
SW‧‧‧側壁間隔件
x、y‧‧‧方向
［圖1］係表示實施態樣1之半導體晶片的示意布局構造的電路區塊圖。
［圖2］係表示第1電路區塊的非揮發性記憶體電路的一部分的圖式，且係4個記憶體單元（非揮發性記憶體單元）的電路圖。
［圖3］係說明「2聚技術」的圖式。
［圖4］係說明「2聚技術」的圖式。
［圖5］係說明「1聚技術」（相關技術）的圖式。
［圖6］係說明「1聚技術」（相關技術）的圖式。
［圖7］係說明「1聚技術」（相關技術）的圖式。
［圖8］係說明「1聚技術」（相關技術）的圖式。
［圖9］係表示實施態樣1之半導體裝置的裝置構造的剖面圖。
［圖10］係表示實施態樣1之半導體裝置的製造步驟的剖面圖。
［圖11］係表示接續圖10的半導體裝置的製造步驟的剖面圖。
［圖12］係表示接續圖11的半導體裝置的製造步驟的剖面圖。
［圖13］係表示接續圖12的半導體裝置的製造步驟的剖面圖。
［圖14］係表示接續圖13的半導體裝置的製造步驟的剖面圖。
［圖15］係表示接續圖14的半導體裝置的製造步驟的剖面圖。
［圖16］係表示接續圖15的半導體裝置的製造步驟的剖面圖。
［圖17］係表示接續圖16的半導體裝置的製造步驟的剖面圖。
［圖18］係表示接續圖17的半導體裝置的製造步驟的剖面圖。
［圖19］係表示接續圖18的半導體裝置的製造步驟的剖面圖。
［圖20］係表示接續圖19的半導體裝置的製造步驟的剖面圖。
［圖21］係表示接續圖20的半導體裝置的製造步驟的剖面圖。
［圖22］係表示接續圖21的半導體裝置的製造步驟的剖面圖。
［圖23］係表示接續圖22的半導體裝置的製造步驟的剖面圖。
［圖24］係表示接續圖23的半導體裝置的製造步驟的剖面圖。
［圖25］係表示接續圖24的半導體裝置的製造步驟的剖面圖。
［圖26］係表示接續圖25的半導體裝置的製造步驟的剖面圖。
［圖27］係表示接續圖26的半導體裝置的製造步驟的剖面圖。
［圖28］係表示接續圖27的半導體裝置的製造步驟的剖面圖。
［圖29］係表示接續圖28的半導體裝置的製造步驟的剖面圖。
［圖30］係表示實施態樣2之半導體裝置的製造步驟的剖面圖。
［圖31］係表示接續圖30的半導體裝置的製造步驟的剖面圖。
［圖32］係表示接續圖31的半導體裝置的製造步驟的剖面圖。
［圖33］係表示接續圖32的半導體裝置的製造步驟的剖面圖。
［圖34］係表示接續圖33的半導體裝置的製造步驟的剖面圖。
［圖35］係將低耐壓場效電晶體形成區域的平面布局構造以示意方式表示的圖式。
［圖36］係以圖35的A－A線切斷的示意剖面圖，且係表示從元件分離部到埋入絕緣層的削除量較大時的圖式。
［圖37］係以圖35的A－A線切斷的示意剖面圖，且係表示從元件分離部到埋入絕緣層的削除量較小時的圖式。

Claims (14)

  1. 一種半導體裝置的製造方法，該半導體裝置具有第1場效電晶體形成區域與記憶體電晶體形成區域，該半導體裝置的製造方法包含： （a）在該記憶體電晶體形成區域中的基板之表面上形成第1絕緣膜的步驟； （b）於該（a）步驟之後，在含氮氣體環境中對該基板實施熱處理，以將氮導入該記憶體電晶體形成區域中的該第1絕緣膜的步驟； （c）於該（b）步驟之後，將具有捕集位準的第2絕緣膜，形成於該記憶體電晶體形成區域中的該第1絕緣膜上以及該第1場效電晶體形成區域的步驟； （d）於該（c）步驟之後，在該第1場效電晶體形成區域中，令該基板的該表面露出的步驟； （e）於該（d）步驟之後，在該第1場效電晶體形成區域中的該基板的該表面上形成犧牲膜的步驟； （f）於該（e）步驟之後，將該犧牲膜除去的步驟； （g）於該（f）步驟之後，分別在該第1場效電晶體形成區域中的該基板的該表面上以及該記憶體電晶體形成區域中的該第2絕緣膜上，形成第3絕緣膜的步驟； （h）於該（g）步驟之後，從形成於該第1場效電晶體形成區域中的該第3絕緣膜上到形成於該記憶體電晶體形成區域中的該第3絕緣膜上，形成第1導體膜的步驟；以及 （i）於該（h）步驟之後，令該第1導體膜形成圖案，以於該第1場效電晶體形成區域形成第1閘極電極，並於該記憶體電晶體形成區域形成記憶體閘極電極的步驟。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該犧牲膜，為氧化矽膜； 於該（e）步驟中，使用熱氧化法。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 於該（e）步驟中，使用急速熱氧化法。
  4. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 於該（e）步驟中，使用ISSG氧化法。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第2絕緣膜，為氮化矽膜； 該第3絕緣膜，為氧化矽膜； 於該（g）步驟中，使用急速熱氧化法與ISSG氧化法的組合。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 形成於該第1場效電晶體形成區域中的該第3絕緣膜的膜厚，比形成於該記憶體電晶體形成區域中的該第3絕緣膜的膜厚更厚。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1場效電晶體形成區域，係形成為了選擇記憶體電晶體而設置的選擇電晶體的區域。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1場效電晶體形成區域，係形成高耐壓場效電晶體的區域。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1場效電晶體形成區域，係形成構成輸入輸出電路的場效電晶體的區域。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1場效電晶體形成區域，係形成p通道型場效電晶體的區域。
  11. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第3絕緣膜，為氧化矽膜； 於該（g）步驟之後，且於該（h）步驟之前，更具有對該第3絕緣膜的表面，實施藉由含氮電漿所進行之電漿處理的步驟。
  12. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該半導體裝置，包含第2場效電晶體形成區域；該第2場效電晶體形成區域包含：形成在該基板上的埋入絕緣層，以及形成在該埋入絕緣層上的半導體層； 該第2場效電晶體形成區域中的該半導體層的雜質濃度，比該第1場效電晶體形成區域中的通道形成區域的雜質濃度更低。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 於該（a）步驟中，將該第1絕緣膜，分別形成在該記憶體電晶體形成區域中的該基板的該表面上以及該第2場效電晶體形成區域中的該半導體層上； 於該（c）步驟中，將該第2絕緣膜，分別形成在該第1場效電晶體形成區域中的埋入絕緣層上、該第2場效電晶體形成區域中的該第1絕緣膜上以及該記憶體電晶體形成區域中的該第1絕緣膜上； 於該（d）步驟中，令該第1場效電晶體形成區域中的該基板的該表面以及該第2場效電晶體形成區域中的該半導體層露出； 該（e）步驟，分別在該第1場效電晶體形成區域中的該基板的該表面上以及該第2場效電晶體形成區域中的該半導體層上形成該犧牲膜； 於該（f）步驟中，將分別形成於該第1場效電晶體形成區域以及該第2場效電晶體形成區域的的該犧牲膜除去； 於該（g）步驟中，分別在該第1場效電晶體形成區域中的該基板的該表面上、該第2場效電晶體形成區域中的該半導體層上以及該記憶體電晶體形成區域中的該第2絕緣膜上形成該第3絕緣膜； 於該（g）步驟之後，且於該（h）步驟之前，更包含： （j）將形成於該第2場效電晶體形成區域中的該第3絕緣膜除去的步驟；以及 （k）於該（j）步驟之後，在該第2場效電晶體形成區域中的該半導體層上，形成膜厚比該第3絕緣膜更薄的第4絕緣膜的步驟； 於該（k）步驟之後所實行的該（h）步驟中，分別在形成於該第1場效電晶體形成區域中的該第3絕緣膜上、形成於該記憶體電晶體形成區域中的該第3絕緣膜上，以及形成於該第2場效電晶體形成區域中的該第4絕緣膜上，形成該第1導體膜； 於該（i）步驟中，令該第1導體膜形成圖案，以於該第1場效電晶體形成區域形成該第1閘極電極，並於該記憶體電晶體形成區域形成該記憶體閘極電極，並於該第2場效電晶體形成區域形成第2閘極電極。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 於該（a）步驟中，將該第1絕緣膜，分別形成在該記憶體電晶體形成區域中的該基板的該表面上以及該第2場效電晶體形成區域中的該半導體層上； 於該（c）步驟中，將該第2絕緣膜，分別形成在該第1場效電晶體形成區域中的埋入絕緣層上、該第2場效電晶體形成區域中的該第1絕緣膜上以及該記憶體電晶體形成區域中的該第1絕緣膜上； 於該（e）步驟中，在以該第1絕緣膜覆蓋該第2場效電晶體形成區域的狀態下，在該第1場效電晶體形成區域中的該基板的該表面上形成該犧牲膜； 於該（f）步驟中，將該犧牲膜除去，同時將形成於該第2場效電晶體形成區域中的該第1絕緣膜除去； 於該（g）步驟中，分別在該第1場效電晶體形成區域中的該基板的該表面上、該第2場效電晶體形成區域中的該半導體層上以及該記憶體電晶體形成區域中的該第2絕緣膜上，形成該第3絕緣膜； 於該（g）步驟之後，且於該（h）步驟之前，更包含： （j）將形成於該第2場效電晶體形成區域中的該第3絕緣膜除去的步驟；以及 （k）於該（j）步驟之後，在該第2場效電晶體形成區域中的該半導體層上，形成膜厚比該第3絕緣膜更薄的第4絕緣膜的步驟； 於該（k）步驟之後所實行的該（h）步驟中，分別在形成於該第1場效電晶體形成區域中的該第3絕緣膜上、形成於該記憶體電晶體形成區域中的該第3絕緣膜上，以及形成於該第2場效電晶體形成區域中的該第4絕緣膜上，形成該第1導體膜； 在該（i）步驟中，令該第1導體膜形成圖案，以於該第1場效電晶體形成區域形成該第1閘極電極，並於該記憶體電晶體形成區域形成該記憶體閘極電極，並於該第2場效電晶體形成區域形成第2閘極電極。
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