TW201724372A - 形成記憶體陣列及邏輯裝置的方法 - Google Patents

形成記憶體陣列及邏輯裝置的方法 Download PDF

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Abstract

一種形成一記憶體裝置於一具有記憶體裝置區域、核心裝置區域、及HV裝置區域之基材上的方法。該方法包括：形成一對導電層於全部三個區域中；形成一絕緣層於全部三個區域中之該等導電層上方(以保護該核心裝置區域及該HV裝置區域)；及接著蝕刻穿過該記憶體區域中之該絕緣層及該對導電層以形成記憶體堆疊。該方法進一步包括：形成一絕緣層於該等記憶體堆疊上方(以保護該記憶體區域)；移除該核心裝置區域及該HV裝置區域中之該對導電層；以及形成導電閘，該等導電閘設置於該核心裝置區域及該HV裝置區域中之該基材上方且與該核心裝置區域及該HV裝置區域中之該基材絕緣。

Description

形成記憶體陣列及邏輯裝置的方法 相關申請案之交互參照
本申請案主張於2015年10月12日申請之美國專利臨時申請案第62/240,389號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性快閃記憶體裝置，且更具體而言係關於嵌入與核心及高電壓邏輯裝置相同之晶片上的一快閃記憶體陣列。
分離閘非揮發性記憶體裝置已為所屬技術領域中所熟知。例如，美國專利第7,927,994號揭示一種分離閘非揮發性記憶體單元。目前，形成非揮發性快閃記憶體單元於與其他邏輯裝置(例如低電壓邏輯裝置(核心裝置)及較高電壓邏輯裝置(HV裝置))相同之晶片上係已知的。亦已知用高K金屬材料(HKMG(在金屬層下方的高K介電層))製作記憶體單元閘及/或邏輯裝置之閘。不過，一般使用分開的遮罩及處理步驟來分開形成記憶體單元、核心裝置、及HV裝置，而用於形成裝置於基材之一區域中的處理步驟可有害地影響形成於基材之其他區域中之裝置。
本發明係一種用於形成一分離閘非揮發性記憶體裝置於與邏輯裝置相同的晶片上之技術，以將快閃記憶體裝置及邏輯/HV裝置之間的相互影響最小化並彼此相容。
前述的問題及需求係以一種形成一記憶體裝置之方法解決，該方法包括提供一半導體基材，其具有一記憶體陣列區域、一核心裝置區域、及一HV裝置區域；形成一第一導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材絕緣；形成一第二導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層絕緣；形成一第一絕緣層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第二導電層上方；蝕刻穿過該記憶體陣列區域中之該第一絕緣層及該等第一及第二導電層之部分以形成堆疊對，其中該等堆疊對之各者包括該第二導電層之一區塊，該第二導電層之該區塊係在該第一導電層之一區塊上方且與該第一導電層之該區塊絕緣；形成源極區於該基材中，其中該等源極區之各者係設置於該等堆疊對之一者之堆疊之間；形成一第三導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中；自該核心裝置區域及該HV區域移除該第三導電層；形成一第二絕緣層於該記憶體陣列區域中之該第三導電層上方、以及該核心裝置區域及該HV裝置區域中之該第一絕緣層上方；自該核心 裝置區域及該HV裝置區域移除該等第一及第二絕緣層、及該等第一及第二導電層；形成導電閘，其等設置在該核心裝置區域及該HV裝置區域中之該基材上方且與該基材絕緣；移除該記憶體陣列區域中之該第二絕緣層；移除該第三導電層之部分以形成相鄰於該等堆疊對且與該等堆疊對絕緣之該第三導電層之區塊；形成汲極區於該基材中而相鄰該記憶體陣列區域中之該第三導電層之該等區塊；及形成第二源極區及第二汲極區於該基材中而相鄰該核心裝置區域及該HV裝置區域中之該等導電閘。
一種形成一記憶體裝置之方法，該方法包括提供一半導體基材，其具有一記憶體陣列區域、一核心裝置區域、及一HV裝置區域；形成一第一導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材絕緣；形成一第二導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層絕緣；形成一第一絕緣層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第二導電層上方；蝕刻穿過該記憶體陣列區域中之該第一絕緣層及該等第一及第二導電層之部分以形成堆疊對，其中該等堆疊對之各者包括該第二導電層之一區塊，該第二導電層之該區塊係在該第一導電層之一區塊上方且與該第一導電層之該區塊絕緣；形成源極區於該基材中，其中該等源極區之各者係設置於該等堆疊對之一者之堆疊之間；形成一第三導電層於該記憶 體陣列區域、該核心裝置區域、及該HV裝置區域中；自該核心裝置區域及該HV區域移除該第三導電層；形成一第二絕緣層於該記憶體陣列區域中之該第三導電層上方、以及該核心裝置區域及該HV裝置區域中之該第一絕緣層上方；自該核心裝置區域及該HV裝置區域移除該等第一及第二絕緣層、及該等第一及第二導電層；形成一第四導電層，其設置在在該核心裝置區域及該HV裝置區域中之該基材上方且與該基材絕緣；移除該記憶體陣列區域中之該第二絕緣層；移除該第三導電層之部分以形成相鄰於該等堆疊對且與該等堆疊對絕緣之該第三導電層之區塊；移除該第四導電層之部分以形成導電閘，該等導電閘設置在該核心裝置區域及該HV裝置區域中之該基材上方且與該基材絕緣；形成汲極區於該基材中而相鄰該記憶體陣列區域中之該第三導電層之該等區塊；及形成第二源極區及第二汲極區於該基材中而相鄰該核心裝置區域及該HV裝置區域中之該等導電閘。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧半導體基材
10a‧‧‧基材；基材區域
10b‧‧‧基材；基材區域
10c‧‧‧基材；基材區域
12‧‧‧隔離區
14‧‧‧記憶體陣列區域
16‧‧‧核心裝置區域
18‧‧‧HV裝置區域
20‧‧‧氧化物層
22‧‧‧氮化物層
24‧‧‧氧化物層
26‧‧‧渠溝
28‧‧‧襯層
30‧‧‧STI氧化物絕緣；STI氧化物堆疊；STI絕緣區；STI氧化物
32‧‧‧氧化物層
34‧‧‧多晶矽層；FG多晶矽；堆疊層；多晶矽區塊；浮閘；多晶矽(CG多晶矽)
36‧‧‧閘極絕緣體；堆疊層；ONO層
38‧‧‧多晶矽；堆疊層；多晶矽區塊；控制閘
40‧‧‧硬式遮罩絕緣體(HM)；堆疊層；HM層
41‧‧‧結構
46‧‧‧氧化物分隔物
48‧‧‧氧化物分隔物
50‧‧‧光阻
52‧‧‧源極區
54‧‧‧氧化物
56‧‧‧光阻
58‧‧‧WL氧化物
60‧‧‧源極氧化物
62‧‧‧多晶矽
62a‧‧‧WL多晶矽區塊；字線閘；WL閘
62b‧‧‧多晶矽區塊；抹除閘
64‧‧‧緩衝絕緣層；氧化物層
66‧‧‧P井
68‧‧‧N井
70‧‧‧HP井
72‧‧‧HN井
74‧‧‧HV氧化物層；邏輯閘絕緣層
76‧‧‧氧化物層；邏輯閘絕緣層
78‧‧‧多晶矽區塊；閘極；邏輯閘
80‧‧‧汲極區
82‧‧‧源極區
84‧‧‧汲極區
82/84‧‧‧源極/汲極接面
86‧‧‧側絕緣分隔物
88‧‧‧矽化物
90‧‧‧保護絕緣層
92‧‧‧絕緣
94‧‧‧接點
96‧‧‧接觸線
98‧‧‧通道區
100‧‧‧光阻
S1‧‧‧記憶體堆疊結構對
S2‧‧‧記憶體堆疊結構對
圖1係基材之記憶體陣列區域、核心裝置區域、及HV裝置區域之側剖面圖。
圖2A至圖14A係基材之記憶體陣列區域部分(在字線(WL)方向上)之側剖面圖，繪示形成記憶體單元之步驟。
圖2B至圖14B係基材之記憶體陣列區域部分(在位元線(BL)方向上)之側剖面圖，繪示形成記憶體單元之步驟。
圖2C至圖14C係基材之核心裝置區域之剖面圖，繪示形成核心裝置之步驟。
圖2D至圖14D係基材之HV裝置區域之剖面圖，繪示形成HV裝置之步驟。
圖15A至圖17A係基材之記憶體陣列區域部分(在字線(WL)方向上)之側剖面圖，繪示形成記憶體單元之步驟之一替代實施例。
圖15B至圖17B係基材之記憶體陣列區域部分(在位元線(BL)方向上)之側剖面圖，繪示形成記憶體單元之步驟之一替代實施例。
圖15C至圖17C係基材之核心裝置區域部分之剖面圖，繪示形成核心裝置之步驟之一替代實施例。
圖15D至圖17D係基材之HV裝置區域部分之剖面圖，繪示形成HV裝置之步驟之一替代實施例。
本發明係同步形成記憶體陣列裝置、核心裝置、及HV裝置於相同晶片上之一改良製程。已發現藉由形成用於形成記憶體裝置形成於基材之核心裝置部分及HV裝置部分中的材料層並將該等材料層中之一些者在製程中保持較久，以及藉由在核心裝置及HV裝置之形成期間以絕緣覆蓋記憶體陣列，記憶體陣列形成的處理與以較低遮罩數形成核心裝置及HV裝置更為相容。目前，由於記憶體裝置及邏輯裝置的大小不斷縮小且製程日益複雜，在嵌入製程中，將熱預算 最小化、減少對彼此的影響、及取得類似的拓樸變得至關重要。本發明可為這些製程及結果提供較佳的相容性。
該製程始於形成隔離區12(即，STI)於半導體基材10(例如，p型基材)中。隔離區12將基材分隔成如圖1所繪示之三個區域：記憶體陣列區域14，記憶體單元將形成於其中；核心裝置區域16，核心邏輯裝置將形成於其中；及HV裝置區域18，HV邏輯裝置將形成於其中。圖1中之STI隔離係所屬技術領域中所熟知，故不進一步描述。
形成記憶體單元的製程顯示於圖2A至圖14A(其包括基材10a之記憶體陣列區域14部分在字線(WL)方向上之剖面圖)及圖2B至圖14B(其包括基材10a之記憶體陣列區域14部分在位元線(BL)方向(其與該WL方向正交)上之剖面圖)中。形成核心裝置之製程顯示於圖2C至圖14C(其包括基材10b之核心裝置區域16部分之剖面圖)中。形成HV裝置之製程顯示於圖2D至圖14D(其包括基材10c之HV裝置區域18部分之剖面圖)中。
形成氧化物層20於基材表面上。形成氮化物層22於氧化物層20上。形成硬式遮罩絕緣體(HM)(例如氧化物層24)於氮化物層22上。此等三層形成於所有三個基材區域10a、10b、及10c中，如圖2A至圖2D所示。執行一光微影術遮罩步驟以選擇性地形成光阻於基材10的某些區域上方，並使用各向異性的氧化物蝕刻、氮化物蝕刻、及矽蝕刻來蝕刻經暴露部分以形成延伸穿過氧化物24、氮化物22、及氧化物20並進入矽基材10中之渠溝26。此等渠溝26形成 於所有三個基材區域10a至10c中。所得結構顯示於圖3A至圖3D中。
氧化物之襯層28沿著渠溝26之矽壁形成。將氧化物形成於該結構上方，接著進行氧化物化學機械研磨蝕刻(CMP)，其以STI氧化物絕緣30填充溝渠26。使用氮化物蝕刻及氧化物蝕刻移除氧化物層24、氧化物層20、及氮化物層22。形成氧化物層32(FG氧化物)於STI氧化物堆疊30之間的經暴露矽表面。沉積多晶矽層34(FG多晶矽)於該結構上方，接著進行多晶矽植入或原位摻雜多晶矽、植入退火、及多晶矽CMP(使用STI氧化物30作為研磨停止層)。亦可使用自對齊STI製程形成STI氧化物30及FG多晶矽34，其中該FG多晶矽係在該STI蝕刻期間界定，並使用習用微影術來界定該FG多晶矽。所得結構顯示於圖4A至圖4D中。
閘極絕緣體36接著形成於該結構上方。較佳地，絕緣體36係具有氧化物子層、氮化物子層、氧化物子層(ONO)的複合絕緣體。沉積一層多晶矽(CG多晶矽)38於該結構上方。其係較佳地經受植入及退火，或可使用原位摻雜多晶矽。形成硬式遮罩絕緣體(HM)40(例如氧化物、氮化物、或兩者之複合物)於該CG多晶矽上方。可以可選地添加緩衝氧化物。截至此步驟，氧化物32、多晶矽34、ONO 36、多晶矽38、及HM絕緣體40等層已形成於所有三個基材區域10a至10c中。接著使用一光微影術遮罩步驟以用光阻選擇性地覆蓋記憶體陣列區域14之部分、以及所有核心裝置區域16及HV裝置區域18。接著使用一系列氧化物蝕刻、氮化物蝕刻、及多晶矽蝕 刻來移除記憶體陣列區域14中之HM絕緣體40、多晶矽38、ONO 36、緩衝氧化物(若使用)的經暴露部分、及多晶矽34之頂部部分。此蝕刻在記憶體陣列區域14中留下記憶體堆疊結構對S1及S2，其等最終將形成記憶體單元對，以及可用於控制閘及源極線搭接的額外結構41。所得結構顯示於圖5A至圖5D中(在移除光阻後)。請注意堆疊層40/38/36/34餘留在核心裝置區域16及HV裝置區域18中。
執行氧化物沉積以形成氧化物42於記憶體陣列區域14之記憶體堆疊S1及記憶體堆疊S2中之CG多晶矽38的經暴露側壁上。執行氮化物沉積及蝕刻以沿著記憶體陣列區域14之記憶體堆疊S1及記憶體堆疊S2之側形成氮化物之分隔物44。執行氧化物沉積及蝕刻以沿著記憶體陣列區域14之記憶體堆疊S1及記憶體堆疊S2上之氮化物分隔物44形成氧化物之分隔物46。替代地，可使用僅一氧化物或一氮化物分隔物，或一複合氧化物/氮化物分隔物。執行一光微影術遮罩步驟以覆蓋記憶體堆疊S1及記憶體堆疊S2之內部區域(即，該等堆疊之間的區域，本文中以「內部堆疊區」指稱)。執行氧化物蝕刻以移除記憶體堆疊S1及記憶體堆疊S2之外部側上的氧化物分隔物46(即，各對堆疊S1及S2之外部部分上的彼等區域，本文中以「外部堆疊區」指稱)。所得結構顯示於圖6A至圖6D中(在移除光阻後)。此等步驟係用來形成浮閘尖端以使單元抹除操作中的抹除變得容易。此等係可選的而可跳過。替代地，該浮閘尖端可形成於面對抹除閘及字線的兩個邊緣上(即，在內部堆疊區及外部堆疊區兩者上)。
執行各向異性多晶矽蝕刻來移除記憶體陣列區域14中之內部堆疊區及外部堆疊區兩者中之FG多晶矽層34之經暴露部分，留下在控制閘多晶矽區塊38之下的多晶矽區塊34，其等將分別為記憶體裝置之浮閘及控制閘。接著形成氧化物分隔物48於外部堆疊區中，並且於內部堆疊區中增強氧化物分隔物46(例如，藉由高溫化學氣相氧化物沉積-HTO及氧化物蝕刻)。所得結構顯示於圖7A及圖7B中(核心區域及HV區域未改變，如圖7C及圖7D所示)。
執行一遮罩步驟以形成光阻50於記憶體陣列區域14之外部堆疊區上以及核心區域16及HV區域18上(留下經暴露的記憶體陣列區域14之內部堆疊區)。接著執行一植入步驟，以形成源極區52於內部堆疊區下方之經暴露基材中，其中光阻50保護剩餘的結構，如圖8A至圖8D所示。接著使用濕式氧化物蝕刻以移除內部堆疊區中之氧化物間隔物46。在移除光阻50後，使用穿隧氧化物沉積以形成一層氧化物54於結構上。執行一遮罩步驟以形成光阻56於結構上(外部堆疊區除外)。接著執行氧化物蝕刻以移除外部堆疊區中之經暴露氧化物54。所得結構顯示於圖9A至圖9D中。
接著移除光阻56。接著執行一氧化步驟以形成WL氧化物58於外部堆疊區中之基材表面上、及形成源極氧化物60於內部堆疊區中之基材表面上。沉積一層多晶矽62(WL多晶矽)於結構上方。使用HM層作為蝕刻停止層執行多晶矽CMP蝕刻，若有需要再使用進一步的多晶矽蝕刻來蝕刻掉WL多晶矽62的頂部，以自核心裝置區域16及HV裝置區域18移除多晶矽層並僅在記憶體陣列區域14 之內部堆疊區及外部堆疊區中留下WL多晶矽62。沉積緩衝絕緣層64於結構上方，如圖10A至圖10D所示。形成此層64以在核心及HV處理步驟期間保護記憶體陣列。層64可單獨係氧化物或氮化物、或此類絕緣膜之組合。直到此時，核心裝置區域16及HV裝置區域18中之HM層40(及下伏之CG多晶矽38、ONO層36等)已保護彼等區域免於前述記憶體單元處理步驟。緩衝層64現將保護記憶體陣列區域14免於下列的初始邏輯裝置處理步驟。
使用光微影術製程以用光阻覆蓋記憶體陣列區域14，但留下經暴露的核心裝置區域16及HV裝置區域18。接著執行一系列氮化物蝕刻、氧化物蝕刻、及多晶矽蝕刻來從核心裝置區域16及HV裝置區域18移除所有的氮化物層、氧化物層、及多晶矽層，留下裸露的基材表面及STI絕緣區30。在移除光阻後，執行一系列遮罩步驟及植入步驟以形成P井66及N井68於核心裝置區域16中之基材10中、及形成HP井70及HN井72於HV裝置區域18中之基材10中。接著使用一氧化步驟來形成HV氧化物層74於核心裝置區域16及HV裝置區域18中之經暴露矽基材表面上。所得結構繪示於圖11A至圖11D中。
使用光微影術製程以用光阻覆蓋HV裝置區域18及記憶體陣列區域14，但留下經暴露的核心裝置區域16。使用氧化物蝕刻以自核心邏輯區域16移除HV氧化物層74。在移除光阻後，使用核心閘極氧化來形成一氧化物層76於核心裝置區域16中之基材上。此得出一氧化物層於基材上，該層在HV裝置區域18中的厚度比在核心 裝置區域16中厚。接著形成一多晶矽層於結構上方。使用光微影術製程以形成光阻於裝置區域16及HV裝置區域18之選擇區中(留下經暴露的記憶體陣列區域14)。接下來的多晶矽蝕刻留下多晶矽區塊78於核心裝置區域16及HV裝置區域18中。所得結構顯示於圖12A至圖12D中(移除光阻後)。
使用氧化物蝕刻以移除記憶體陣列區域14中之氧化物層64。可在此步驟以光阻遮罩核心裝置區域16及HV裝置區域18。接著，執行一光微影術遮罩步驟以用光阻覆蓋結構，記憶體陣列區域14之外部堆疊區之選擇部分除外。接著使用多晶矽蝕刻來移除多晶矽62之經暴露部分，留下相鄰各堆疊S1及堆疊S2之WL多晶矽區塊62a(於外部堆疊區中)及介於各堆疊S1與S2之間之多晶矽區塊62b(於內部堆疊區中)。接著執行遮罩及植入製程以形成汲極區80於記憶體陣列區域14中而相鄰多晶矽區塊62a、及形成源極區82及汲極區84於核心區域16及HV區域18中而相鄰多晶矽區塊78。所得結構繪示於圖13A至圖13D中(移除光阻後)。
接著執行後端(Post end)處理，其包括：形成側絕緣分隔物86、矽化物88於經暴露之多晶矽及基材表面上；形成保護絕緣層90於結構上方；以絕緣92覆蓋結構；形成穿過絕緣92的孔洞或渠溝以暴露記憶體單元汲極區及邏輯裝置之源極、汲極、及閘極；以及以導電材料(即，任何適合的金屬)填充該等孔洞或渠溝以形成垂直延伸的接點94及水平延伸的接觸線96。最終結構顯示於圖14A至圖14D。
在記憶體陣列區域14中，形成成對記憶體單元，各記憶體單元包括浮閘34、字線閘62a、控制閘38、抹除閘62b、源極52、汲極80，有一通道區98延伸於源極52與汲極80之間，其中通道區98之一第一部分係由浮閘34控制，而通道區98之一第二部分係由字線閘62a控制。於核心裝置區域16及HV裝置區域18中，邏輯裝置各包括一閘極78、源極82、及汲極84。由於閘極78下方的氧化物層74比核心裝置區域16中的氧化物層厚且源極/汲極接面82/84較深，HV裝置區域18中之邏輯裝置可在一較高電壓下操作。
圖15至圖17繪示一替代性實施例，其始於圖11A至圖11D中之結構。在形成多晶矽層於核心裝置區域16及HV裝置區域18中之後、但在其之選擇性移除以形成閘極78之前，核心裝置區域16及HV裝置區域18係以光阻100覆蓋，留下經暴露的記憶體陣列區域14，如圖15A至圖15D所示。接著執行氧化物蝕刻以自記憶體陣列區域14移除氧化物64。在移除光阻100後，執行另一遮罩步驟以用光阻覆蓋結構(記憶體陣列區域14中之堆疊對之間的區域除外)。接著使用多晶矽蝕刻以移除記憶體陣列區域中之堆疊對之間的多晶矽層之部分，以得出WL閘62a，如圖16A至圖16D所示(移除光阻後)。接著執行邏輯多晶矽遮罩步驟以覆蓋結構(核心裝置區域16及HV裝置區域18之某些部分除外)，其中接著執行多晶矽蝕刻以形成閘極78於核心裝置區域16及HV裝置區域18中，如圖17A至圖17D所示。接著如上述執行植入(以形成核心裝置區域及HV裝置區域之源極/汲極區以及記憶體陣列區域中之汲極區)及後端處理 (以形成電氣接點)。此替代性製程藉由置換邏輯閘及WL閘形成，在WL閘形成製程期間將暴露最小化並保護邏輯閘。若將該邏輯裝置處理進一步修改以包括SiGe、及/或以包括HKMG材料(即，金屬下方的高K絕緣材料)作為邏輯閘及下伏絕緣之部分或全部)，此替代性製程亦係有益的。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項最終請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。例如，邏輯閘絕緣層74/76中之一者或兩者可以高K材料HK(即，具有大於氧化物之介電常數K，該氧化物諸如HfO2、ZrO2、TiO2、Ta2O5、或其他適當的材料等等)形成。多晶矽層及元件(例如，邏輯閘78、字線閘62a、抹除閘62b等)之任意者可以任何合適的導電材料取代多晶矽形成，例如金屬MG。此外，並非所有方法步驟都需要以所繪示或主張之確切順序執行，而是可以允許本文中所描述之記憶體單元及邏輯裝置的適當形成之任何順序執行。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」 一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧半導體基材
10a‧‧‧基材；基材區域
10b‧‧‧基材；基材區域
10c‧‧‧基材；基材區域
12‧‧‧隔離區
14‧‧‧記憶體陣列區域
16‧‧‧核心裝置區域
18‧‧‧HV裝置區域

Claims (20)

  1. 一種形成一記憶體裝置之方法，其包含：提供一半導體基材，其具有一記憶體陣列區域、一核心裝置區域、及一HV裝置區域；形成一第一導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材絕緣；形成一第二導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層絕緣；形成一第一絕緣層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第二導電層上方；蝕刻穿過該記憶體陣列區域中之該第一絕緣層及該等第一及第二導電層之部分以形成堆疊對，其中該等堆疊對之各者包括該第二導電層之一區塊，該第二導電層之該區塊係在該第一導電層之一區塊上方且與該第一導電層之該區塊絕緣；形成源極區於該基材中，其中該等源極區之各者係設置於該等堆疊對之一者之堆疊之間；形成一第三導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中；自該核心裝置區域及該HV區域移除該第三導電層； 形成一第二絕緣層於該記憶體陣列區域中之該第三導電層上方、以及該核心裝置區域及該HV裝置區域中之該第一絕緣層上方；自該核心裝置區域及該HV裝置區域移除該等第一及第二絕緣層、及該等第一及第二導電層；形成導電閘，其等設置在該核心裝置區域及該HV裝置區域中之該基材上方且與該基材絕緣；移除該記憶體陣列區域中之該第二絕緣層；移除該第三導電層之部分以形成相鄰於該等堆疊對且與該等堆疊對絕緣之該第三導電層之區塊；形成汲極區於該基材中而相鄰該記憶體陣列區域中之該第三導電層之該等區塊；以及形成第二源極區及第二汲極區於該基材中而相鄰該核心裝置區域及該HV裝置區域中之該等導電閘。
  2. 如請求項1之方法，其中該第一絕緣層係氧化物、氮化物、或氧化物及氮化物之複合物。
  3. 如請求項1之方法，其中該第二絕緣層係氧化物、氮化物、或氧化物及氮化物之複合物。
  4. 如請求項1之方法，其中該等第一、第二、及第三導電層係多晶矽。
  5. 如請求項1之方法，其中該等導電閘係多晶矽。
  6. 如請求項1之方法，其中該等導電閘係金屬。
  7. 如請求項6之方法，其中該等導電閘係以一高K材料與該基材絕緣。
  8. 如請求項1之方法，其中該自該核心裝置區域及該HV裝置區域移除該第三導電層進一步包含：自該記憶體陣列區域移除該第三導電層之一頂部部分，使得該第三導電之複數個區塊各設置於該等堆疊對之一者之該等堆疊之間。
  9. 如請求項1之方法，其中該等導電閘與該HV裝置區域中之該基材之間的絕緣厚於該等導電閘與該核心裝置區域中之該基材之間的絕緣。
  10. 如請求項1之方法，其中該形成該導電閘進一步包含：直接形成一第三絕緣層於該核心裝置區域及該HV裝置區域中之該基材上；移除該核心裝置區域中之該第三絕緣層並直接形成一第四絕緣層於該核心裝置區域之該基材上；直接形成該等導電閘於該HV裝置區域中之該第三絕緣層上及該核心裝置區域中之該第四絕緣層上；其中該第三絕緣層比該第四絕緣層厚。
  11. 一種形成一記憶體裝置之方法，其包含：提供一半導體基材，其具有一記憶體陣列區域、一核心裝置區域、及一HV裝置區域； 形成一第一導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該基材絕緣；形成一第二導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層上方且與該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第一導電層絕緣；形成一第一絕緣層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中之該第二導電層上方；蝕刻穿過該記憶體陣列區域中之該第一絕緣層及該等第一及第二導電層之部分以形成堆疊對，其中該等堆疊對之各者包括該第二導電層之一區塊，該第二導電層之該區塊係在該第一導電層之一區塊上方且與該第一導電層之該區塊絕緣；形成源極區於該基材中，其中該等源極區之各者係設置於該等堆疊對之一者之堆疊之間；形成一第三導電層於該記憶體陣列區域、該核心裝置區域、及該HV裝置區域中；自該核心裝置區域及該HV區域移除該第三導電層；形成一第二絕緣層於該記憶體陣列區域中之該第三導電層上方、以及該核心裝置區域及該HV裝置區域中之該第一絕緣層上方；自該核心裝置區域及該HV裝置區域移除該等第一及第二絕緣層、及該等第一及第二導電層； 形成一第四導電層，其設置在在該核心裝置區域及該HV裝置區域中之該基材上方且與該基材絕緣；移除該記憶體陣列區域中之該第二絕緣層；移除該第三導電層之部分以形成相鄰於該等堆疊對且與該等堆疊對絕緣之該第三導電層之區塊；移除該第四導電層之部分以形成導電閘，該等導電閘設置在該核心裝置區域及該HV裝置區域中之該基材上方且與該基材絕緣；形成汲極區於該基材中而相鄰該記憶體陣列區域中之該第三導電層之該等區塊；以及形成第二源極區及第二汲極區於該基材中而相鄰該核心裝置區域及該HV裝置區域中之該等導電閘。
  12. 如請求項11之方法，其中該第一絕緣層係氧化物、氮化物、或氧化物及氮化物之複合物。
  13. 如請求項11之方法，其中該第二絕緣層係氧化物、氮化物、或氧化物及氮化物之複合物。
  14. 如請求項11之方法，其中該等第一、第二、及第三導電層係多晶矽。
  15. 如請求項11之方法，其中該第四導電層係多晶矽。
  16. 如請求項11之方法，其中該第四導電層係金屬。
  17. 如請求項16之方法，其中該第四導電層係以一高K材料與該基材絕緣。
  18. 如請求項11之方法，其中該自該核心裝置區域及該HV裝置區域移除該第三導電層進一步包含：自該記憶體陣列區域移除該第三導電層之一頂部部分，使得該第三導電之複數個區塊各設置於該等堆疊對之一者之該等堆疊之間。
  19. 如請求項11之方法，其中該等導電閘與該HV裝置區域中之該基材之間的絕緣厚於該等導電閘與該核心裝置區域中之該基材之間的絕緣。
  20. 如請求項11之方法，其中該形成該導電閘進一步包含：直接形成一第三絕緣層於該核心裝置區域及該HV裝置區域中之該基材上；移除該核心裝置區域中之該第三絕緣層並直接形成一第四絕緣層於該核心裝置區域之該基材上；直接形成該第四導電層於該HV裝置區域中之該第三絕緣層上及該核心裝置區域中之該第四絕緣層上；其中該第三絕緣層比該第四絕緣層厚。
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