JP2011035319A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】優れた特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に設けられた素子形成領域１０ｂと、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、を備えたメモリセルトランジスタと、メモリセルトランジスタに隣接して形成された素子分離領域１３と、を具備し、メモリセルトランジスタのチャネル幅方向に平行な断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。
【選択図】 図４

Description

本発明は、半導体装置及びその製造方法に関する。

現在、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置が開発されている（例えば、特許文献１を参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られており、電荷蓄積絶縁膜の材料としては、シリコン窒化膜等が用いられる。

しかし、従来は、電荷蓄積絶縁膜の最適化がはかられておらず、電荷蓄積絶縁膜の中央部に比べ、端部に充分な電荷が蓄積されないという問題があった。

このように、従来の電荷トラップ型の不揮発性半導体記憶装置では、電荷蓄積絶縁膜に必ずしも充分な電荷を蓄積できるとはいえなかった。

特開２００４−１５８８１０号公報

本発明は、優れた特性を有する半導体装置及びその製造方法を提供することを目的としている。

本発明の第一の視点に係る半導体装置は、半導体基板に設けられた素子形成領域と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を備えたメモリセルトランジスタと、前記メモリセルトランジスタに隣接して形成された素子分離領域と、を具備し、前記メモリセルトランジスタのチャネル幅方向に平行な断面において、前記電荷蓄積絶縁膜の端部の膜厚は、前記電荷蓄積絶縁膜の中央部の膜厚よりも薄いことを特徴とする。

本発明の第二の視点に係る半導体装置の製造方法は、半導体基板上にマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記半導体基板をエッチングして第１の溝を形成する工程と、前記第１の溝内に素子分離絶縁膜を形成する工程と、前記マスク膜を除去し、隣接する前記素子分離絶縁膜の間に第２の溝を形成する工程と、前記第２の溝の底部に露出した前記半導体基板の表面領域にトンネル絶縁膜を形成する工程と、前記素子分離絶縁膜の上面、前記第２の溝の側面、及び前記トンネル絶縁膜の上面に電荷蓄積絶縁膜を形成する工程と、前記電荷蓄積絶縁膜が形成された前記第２の溝内に犠牲膜を形成する工程と、前記犠牲膜をマスクとして前記電荷蓄積絶縁膜の一部をエッチングし、一部を残す工程と、前記犠牲膜を除去する工程と、前記犠牲膜を除去する最中またはその後に、前記素子分離領域の上面を後退させる工程と、前記上面が後退した素子分離絶縁膜上、及び前記電荷蓄積絶縁膜の残った部分上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に制御ゲート電極を形成する工程と、を含むことを特徴とする。

本発明によれば、優れた特性を有する半導体装置及びその製造方法を提供することができる。

本発明の実施形態に係る半導体装置の構成を模式的に示したブロック図である。 本発明の実施形態に係る半導体装置の構成を模式的に示した平面図である。 図２においてＡ−Ａ線に沿ったＮＡＮＤセルの断面図である。 図２においてＢ−Ｂ線方向に沿ったＮＡＮＤセルの断面図である。 図４における電荷蓄積絶縁膜の構造を模式的に示した断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の半導体装置の基本的な製造工程の一部を模式的に示したチャネル幅方向に沿った断面図である。 本発明の本実施形態の変形例に係る半導体装置の基本的な構成を模式的に示すチャネル幅方向に沿った断面図である。 本発明の本実施形態の変形例に係る半導体装置の基本的な製造方法の一部を模式的に示すチャネル幅方向に沿った断面図である。

以下、本発明の実施形態の詳細を図面を参照して説明する。

（第１の実施形態）
まず図１〜図４を用いて、本実施形態の概略的な構成を説明する。

図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４を備えている。まずメモリセルアレイ１について説明する。

図示するようにメモリセルアレイ１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（電荷蓄積絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層またはブロック絶縁膜と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。

また、メモリセルアレイ１内には複数列のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。

ロウデコーダ３は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。

カラムデコーダ４は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。

電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダに供給する。

電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を駆動電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を駆動電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。説明の簡略化のため、以下では低耐圧ＭＯＳトランジスタについてはｐチャネルＭＯＳトランジスタについて、高耐圧ＭＯＳトランジスタについてはｎチャネルＭＯＳトランジスタについてのみ説明し、以後それぞれを周辺トランジスタＰＴ１、ＰＴ２と呼ぶことにする。

次に図２を用いて上記構成のメモリセルアレイ１の平面図について説明する。ここで、第１方向をチャネル長方向と称する場合があり、第２方向をチャネル幅方向と称する場合がある。

図２に示すように、ｐ型半導体基板には第１方向に延び、幅Ｓ２を有するストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には第１方向に延び、幅Ｓ１を有する素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。ｐ型半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に延びたストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積絶縁膜１２が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。

第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。

次に図３、図４及び図５を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図３は図２においてＡ−Ａ線に沿ったＮＡＮＤセル５の断面図であり、図４は図２においてＢ−Ｂ線方向に沿ったＮＡＮＤセル５の断面図であり、図５は図４における電荷蓄積絶縁膜の構造を模式的に示した断面図である。

図３に示すように、ｐ型半導体基板（p-substrate）１００の表面領域内にｎ型ウェル領域（n-well）１０ａ、更にｎ型ウェル領域１０ａ上にｐ型ウェル領域（p-well）１０ｂが形成されている。ｐ型ウェル領域１０ｂの活性領域ＡＡ上に、トンネル絶縁膜１１として機能する例えば、シリコン酸化膜が形成され、トンネル絶縁膜１１上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート構造が形成されている。メモリセルトランジスタＭＴにおけるトンネル絶縁膜１１は、電子がトンネルするトンネル膜として機能する。

メモリセルトランジスタＭＴのゲート構造は、積層構造を有する。すなわち、トンネル絶縁膜１１上に形成された絶縁膜１２、絶縁膜１２上に形成された絶縁膜１４、及び絶縁膜１４上に形成された多結晶シリコン層１５を備えている。絶縁膜１２は、電荷を蓄積する電荷蓄積層として機能し、また絶縁膜１４は、絶縁膜１２に電荷を閉じこめるためのブロック層として機能し、絶縁膜１２に用いられる材料よりも誘電率の高い材料を用いて形成される。また多結晶シリコン層１５は、制御ゲート（ワード線ＷＬ）として機能する。

以下、メモリセルトランジスタＭＴにおける絶縁膜１２、１４、及び多結晶シリコン層１５を、電荷蓄積絶縁膜１２、ブロック絶縁膜１４、及び制御ゲート電極１５と呼ぶことがある。なお、ワード線の低抵抗化のため、制御ゲート電極１５の上部または全てがシリサイド化されていても良い。電荷蓄積絶縁膜１２は、メモリセルトランジスタＭＴ毎に分離され、ブロック絶縁膜１４及び制御ゲート電極１５はワード線方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴのブロック絶縁膜１４は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域ＡＡ間で共通接続されている。

選択トランジスタＳＴ１、ＳＴ２のゲート電極は多結晶シリコン層２４を備えている。なお、ゲート電極の低抵抗化のため、ゲート電極２４の上部または全ての表面がシリサイド化されていても良い。また、選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極２４は第２方向で隣接するもの同士で共通接続されている。そして、ゲート電極２４が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。

またゲート電極間に位置するｐ型半導体基板１００表面内には、ｎ^＋型不純物拡散層１０ｃが形成されている。ｎ^＋型不純物拡散層１０ｃは、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ^＋型不純物拡散層１０ｃ及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。

更にｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２５が形成されている。層間絶縁膜２５中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１０ｃに達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２５表面には、コンタクトプラグＣＰ２に接続される金属配線層２６が形成されている。

金属配線層２６はソース線ＳＬの一部として機能する。また層間絶縁膜２５中には、ドレイン側の選択トランジスタＳＴの不純物拡散層（ドレイン）１０ｃに達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５表面に、コンタクトプラグＣＰ１に接続される金属配線層２７が形成されている。

層間絶縁膜２５上には、例えばＳｉＯ_２を材料に用いて層間絶縁膜２８が形成されている。層間絶縁膜２８上には絶縁膜２９が形成されている。絶縁膜２９は、層間絶縁膜２８よりも誘電率の高い材料、例えばＳｉＮを材料に用いて形成される。絶縁膜２９上には金属配線層３０が形成されている。金属配線層３０はビット線ＢＬとして機能する。

絶縁膜２９及び層間絶縁膜２８中には、その上面で金属配線層３０に接し、底面で金属配線層２７に接するコンタクトプラグＣＰ３が形成されている。なお、コンタクトプラグＣＰ３の上面は、絶縁膜２９の上面より高い。すなわち、コンタクトプラグＣＰ３の上部は、金属配線層３０内に潜り込むようにして形成されている。そして、コンタクトプラグＣＰ１、金属配線層２７、及びコンタクトプラグＣＰ３が、図２においてビット線ＢＬ及び不純物拡散層（ドレイン）１０ｃを接続するコンタクトプラグとして機能する。

また、金属配線層３０上に、絶縁膜２９よりも誘電率の低い材料、例えばＳｉＯ_２を材料に用いて層間絶縁膜３１が形成されている。層間絶縁膜３１は、隣接するビット線ＢＬ間の領域を埋め込んでいる。

図４に示すように、ｐ型半導体基板（シリコン基板）１００の表面領域内にｎ型ウェル領域１０ａ、更にｎ型ウェル領域１０ａ上にｐ型ウェル領域１０ｂが形成されている。半導体基板１００の素子形成領域上にはトンネル絶縁膜１１として、膜厚が２〜５ｎｍ程度のシリコン酸化膜が形成されている。このトンネル絶縁膜１１の材料として、Ｎｏ−Ｏｘｙ膜（酸化膜のトラップを軽減させたトンネル膜）、積層構造のトンネル膜（ＯＮＯや、ＳｉＯ_２の間に強誘電体膜があるＯＧＯ、ＯＡＯ等）を用いても良い。

トンネル絶縁膜１１上には中央部が上方に突出している電荷蓄積絶縁膜１２として、中央部（上層部）の膜厚が４〜１０ｎｍ程度、端部（下層部）の膜厚が２〜１０ｎｍ程度のシリコン窒化膜が形成されている。また、チャネル幅方向（図１の第２方向）で隣接するメモリセルトランジスタ間には、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜（素子分離領域）１３として、例えばシリコン酸化膜などが形成されている。

電荷蓄積絶縁膜１２及び素子分離絶縁膜１３上には、ブロック絶縁膜１４として、例えば膜厚が４ｎｍ以上のＡｌ_２Ｏ_３膜が形成されている。ブロック絶縁膜１４としては、比誘電率が３．９（シリコン酸化膜の比誘電率）以上の高誘電体絶縁膜（例えば金属酸化物膜）を用いることが可能である。ブロック絶縁膜１４上には制御ゲート電極１５として、ＴａＮなどのメタル膜１５ａと、メタル膜上のポリシリコン膜１５ｂとが形成されている。

上述したように、半導体基板１００に設けられた素子形成領域と、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜１１上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜１２上に形成されたブロック絶縁膜１４と、ブロック絶縁膜１４上に形成された制御ゲート電極１５と、によってメモリセルトランジスタが形成され、チャネル幅方向に隣接するメモリセルトランジスタ間に素子分離絶縁膜１３が形成されている。

図５に示すように、電荷蓄積絶縁膜１２は、チャネル幅方向に平行な断面において中央部の上面が上方に突出し、端部の上面は中央部の上面に比べて低い形状である。つまり、電荷蓄積絶縁膜１２の端部の膜厚は、電荷蓄積絶縁膜１２の中央部の膜厚よりも薄い。例えば、端部の膜厚は、中央部の膜厚の半分程度である。

また、電荷蓄積絶縁膜１２の一例として、電荷蓄積絶縁膜１２の中央部の膜厚をＴとし、チャネル幅方向に平行な断面における電荷蓄積絶縁膜１２の幅をＷとする。本実施形態では、電荷蓄積絶縁膜１２の端部の幅がＴとなっている。また、電荷蓄積絶縁膜１２の中央部の幅はＷ−２Ｔである。

このとき、中央部の膜厚が端部の膜厚よりも厚く、かつ、中央部の膜厚は４〜１０ｎｍ程度であり、端部の膜厚は２〜１０ｎｍ程度である。

また、チャネル幅方向に平行な断面において、電荷蓄積絶縁膜の端部（下層部）の全側面は素子分離絶縁膜１３に接し、中央部（上層部）の側面はブロック絶縁膜１４に接している。また、素子分離絶縁膜１３の上面の位置は、電荷蓄積絶縁膜１２の中央部の上面よりも低く、且つ電荷蓄積絶縁膜１２の端部の上面よりも高い。

通常、電荷蓄積絶縁膜１２の端部は誘電率の低い素子分離絶縁膜１３と接するため、中央部に比べて電界が弱くなる。一方、上記実施形態によれば、チャネル幅方向に平行な断面において電荷蓄積絶縁膜１２の端部の膜厚が中央部よりも薄い。また、電荷蓄積絶縁膜１２は、側面が素子分離絶縁膜１３に接する下層部と、側面がブロック絶縁膜１４に接する上層部とを有している。そして、電荷蓄積絶縁膜１２上には誘電率の高いブロック絶縁膜１４が形成されている。

このため、電荷蓄積絶縁膜１２の端部への電界を高めることができる。その結果、電荷蓄積絶縁膜１２への印加電界の均一化をはかることができ、電荷蓄積絶縁膜１２内に均等に電荷を注入することが可能である。これにより、同一トランジスタ内での電荷注入動作等のばらつきを抑えることができ、電荷保持特性を高めることが可能である。

次に、図４、図６〜図１３を用いて本実施形態の製造方法を概略的に説明する。

図６〜図１３は、本実施形態の半導体装置の基本的な製造工程を模式的に示したチャネル幅方向に沿った断面図である。

まず、図６に示すように、素子形成領域を有する半導体基板１００上に、素子分離領域形成用のマスク膜１６を形成する。このマスク膜１６は、例えば、酸化膜と窒化膜の積層構造である。

次に、図７に示すように、マスク膜１６上に図示せぬレジストを形成し、このレジストを図２に示す第１方向に延びる溝構造にパターニングする。このレジストを、エッチングマスクにしてＲＩＥ（Reactive Ion Etching）によりマスク膜１６及び半導体基板１０をエッチングし、レジストを除去することで、素子分離用の溝が形成される。その後、レジスト膜除去し、シリコン酸化膜を前記素子分離用の溝に埋め込んで、ＣＭＰで平坦にすることで、素子分離絶縁膜（素子分離領域）１３が形成される。

次に、図８に示すように、マスク膜１６を、エッチングして除去する。これにより、隣接する素子分離絶縁膜１３の間には、素子分離絶縁膜１３の側面、及び半導体基板１００の上面からなる溝Ｐが形成される。

次に、図９に示すように、８００〜１０００℃の熱酸化法で溝Ｐの底部に露出した半導体基板１００表面を酸化することにより、トンネル絶縁膜１１となる膜厚２〜５ｎｍ程度のシリコン酸化膜を形成する。続いて、露出した領域（素子分離絶縁膜１３の上面、溝Ｐの側面及びトンネル絶縁膜１１の上面）に、例えばＡＬＤ（Atomic Layer Deposition）を用いて電荷蓄積絶縁膜１２シリコン窒化膜を形成する。ここで、電荷蓄積絶縁膜１２の膜厚は、溝Ｐを埋め込まない膜厚Ｔ（４〜１０ｎｍ程度）とする。なお、この電荷蓄積絶縁膜１２は、素子分離絶縁膜１３の上面、溝Ｐの側面及びトンネル絶縁膜１１の上面に均等な膜厚を有するように形成される。

次に、図１０に示すように、溝Ｐを埋め込むように犠牲膜１７として例えばポリシリコン膜を電荷蓄積絶縁膜１２上に形成する。

次に、図１１に示すように、素子分離絶縁膜１３の上面に形成された電荷蓄積絶縁膜１２の表面が露出するまでポリシリコン膜をＲＩＥによってエッチバックする。

次に、図１２に示すように、ウェットエッチングやＲＩＥを用いて、露出した電荷蓄積絶縁膜１２をエッチングして一部を残す。このエッチングで電荷蓄積絶縁膜１２の端部の膜厚が、中央部の膜厚よりも薄くなるように加工する。例えば、電荷蓄積絶縁膜１２の端部の膜厚が、中央部の膜厚の半分程度になるように加工する。これにより、電荷蓄積絶縁膜の形状は、チャネル幅方向に平行な断面において中央部の上面が上方に突出し、端部の上面は中央部の上面に比べて低い形状となる。

より具体的には、犠牲膜１７で覆われた部分の電荷蓄積絶縁膜１２の膜厚はＴのままであるが、犠牲膜１７から露出した部分の電荷蓄積絶縁膜１２の膜厚はＴよりも薄くなる。また、膜厚がＴの電荷蓄積絶縁膜１２が溝Ｐの側面に形成された後、その溝Ｐ内に犠牲膜１７が埋め込まれるため、犠牲膜１７と溝Ｐの側面との距離（電荷蓄積絶縁膜１２が犠牲膜１７に覆われない部分）、つまり、犠牲膜１７から露出する電荷蓄積絶縁膜１２の幅はＴとなる。その結果、電荷蓄積層１２の端部は犠牲膜１７と自己整合的に形成され、電荷蓄積絶縁膜１２の両端部の幅がＴとなり、電荷蓄積絶縁膜１２の中央部の幅はＷ−２Ｔとなる。なお、ここでＷは図２に示す幅Ｓ２とほぼ同じ幅になる。

なお、ウェットエッチングの薬液としては、リン酸またはフッ酸を用いることができる。また、ＲＩＥのガスとしては、ＣＨ_２Ｆ_２やＣＨＦ_３等を用いることができる。

次に、図１３に示すように、犠牲膜１７を剥離した後、フッ酸等の薬液を用いたウェットエッチング、またはＲＩＥによって素子分離絶縁膜１３をエッチバックして、素子分離絶縁膜１３の上面を後退させる。このときチャネル幅方向に平行な断面において素子分離絶縁膜１３の上面が、電荷蓄積絶縁膜１２の中央部の上面よりも低く、且つ電荷蓄積絶縁膜１２の端部の上面よりも高くなるまでエッチバックする。

次に、図４に示すように、電荷蓄積絶縁膜１２の残った部分上と上面を後退させた素子分離絶縁膜１３上と、に均等な膜厚を有するブロック絶縁膜１４として膜厚が４ｎｍ以上のアルミナ等の高誘電体絶縁膜が形成される。続いて、制御ゲート電極１５として、ＴａＮなどのメタル膜１５ａと、メタル膜１５ａ上にポリシリコン膜１５ｂとが形成される。

その後、周知の工程、つまり配線（図示せず）等を形成する工程を経て、半導体装置が得られる。

ここで、ＲＩＥによって電荷蓄積絶縁膜１２の側面を加工すると、加工された領域の膜質が劣化してしまうことがある。その結果、膜質が劣化した領域では、電荷が正確に保持されなくなる。一方、上記実施形態によれば、素子分離絶縁膜１３を形成した後に電荷蓄積絶縁膜１２を形成する。その後、図１２の工程によって、電荷蓄積絶縁膜１２の不要部分を除去している。このため、最終的に残った電荷蓄積絶縁膜１２と素子分離絶縁膜１３との境界領域はドライエッチング等による加工が行われない。その結果、電荷蓄積絶縁膜１２の素子分離絶縁膜１３との境界領域はドライエッチングによるダメージを受けず、電荷保持特性の劣化を抑制することが可能である。

また、素子分離絶縁膜１３のエッチバック時に露出された電荷蓄積絶縁膜１２の側面に入るダメージにより、露出された電荷蓄積絶縁膜１２の側面の膜質が劣化してしまうことがある。一方、上記実施形態によれば、電荷蓄積絶縁膜１２の不要部分を除去後に素子分離絶縁膜１３の上面を電荷蓄積絶縁膜１２の端部の上面よりも高くなるまでエッチバックする。すなわち、素子分離絶縁膜１３のエッチバック時に露出された電荷蓄積絶縁膜１２の側面に入るダメージは入らない。その結果、さらに電荷保持特性の劣化を抑制することが可能となる。

また、電荷蓄積絶縁膜１２の端部は、犠牲膜１７と自己整合的に形成され、それぞれのメモリセルにおける電荷蓄積絶縁膜１２の端部の幅のばらつきは小さい。その結果、電荷保持特性のばらつきを小さくすることができる。

また、上記実施形態によれば、絶縁膜である電荷蓄積絶縁膜１２の端部の膜厚は中央部に比べて薄い。このため、端部での電界の低下を抑制することができる。その結果、電荷蓄積絶縁膜１２への印加電界の均一化をはかることができ、電荷蓄積絶縁膜１２内に均等に電荷を注入することが可能である。これにより、特性に優れた半導体装置を形成することが可能である。

なお、上述した実施形態では、犠牲膜１７をポリシリコンで形成している。しかし、犠牲膜１７としてシリコン酸化膜を形成した場合、図１３の工程において、犠牲膜１７と素子分離絶縁膜１３とのエッチング選択比を大きくすることができない。これにより、犠牲膜１７の剥離と同時に素子分離絶縁膜１３も除去されてしまう可能性がある。このため、犠牲膜１７としてシリコン酸化膜を形成する場合は、図１３の工程で素子分離絶縁膜１３の上面が電荷蓄積絶縁膜１２の中央部の上面よりも低く、且つ電荷蓄積絶縁膜１２の端部の上面よりも高くなるように予め素子分離絶縁膜１３と半導体基板１００との高さ（溝Ｐの深さ）を調整しておくことが好ましい。

（変形例）
次に、図１４及び図１５を用いて、上述した実施形態の変形例を概略的に説明する。

上述した実施形態では、電荷蓄積絶縁膜１２の端部の膜厚は、電荷蓄積絶縁膜１２の中央部の膜厚よりも薄いという形状を説明した。本変形例では、電荷蓄積絶縁膜１２の端部の膜厚は、電荷蓄積絶縁膜１２の中央部の膜厚よりも厚いという形状を説明する。なお、基本的な構造及び、基本的な製造方法は、上述した実施形態と同様である。したがって、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。

図１４は、実施形態の変形例に係る半導体装置の基本的な構成を模式的に示すチャネル幅方向に沿った断面図であり、図１５は、実施形態の変形例に係る半導体装置の基本的な製造方法の一部を模式的に示すチャネル幅方向に沿った断面図である。

図１４に示すように、電荷蓄積絶縁膜１２は、チャネル幅方向に平行な断面において端部の上面が上方に突出し、端部の上面は中央部の上面に比べて高い形状（凹型）である。つまり、電荷蓄積絶縁膜１２の端部の膜厚は、電荷蓄積絶縁膜１２の中央部の膜厚よりも厚い。

次に、実施形態の変形例に係る半導体装置の基本的な製造方法を概略的に説明する。

まず、図６〜図１１に示した工程を行う。続いて、ウェットエッチングやＲＩＥを用いて、電荷蓄積絶縁膜１２の端部の膜厚が、中央部の膜厚よりも厚くなるように加工する。具体的には、図１２に示した工程において、ウェットエッチングやＲＩＥを用いて、露出した電荷蓄積絶縁膜１２をエッチングする条件を変更する。すなわち、犠牲膜１７から露出した電荷蓄積絶縁膜１２の上面を犠牲膜１７の下面より高くする。これにより、図１５に示すように、電荷蓄積絶縁膜１２の形状は、チャネル幅方向に平行な断面において端部の上面が上方に突出し、端部の上面は中央部の上面に比べて高い形状となる。

次に、図１４に示すように、犠牲膜１７を剥離し、フッ酸等の薬液を用いたウェットエッチング、またはＲＩＥによって素子分離絶縁膜１３をエッチバックする。このとき、チャネル幅方向に平行な断面において素子分離絶縁膜１３の上面が、電荷蓄積絶縁膜１２の端部の上面以下、且つトンネル絶縁膜１１の上面よりも高くなるまでエッチバックする。

続いて、均等な膜厚を有するブロック絶縁膜１４として膜厚が４ｎｍ以上のアルミナ等の高誘電体絶縁膜が形成される。その後、制御ゲート電極１５として、ＴａＮなどのメタル膜１５ａと、メタル膜１５ａ上にポリシリコン膜１５ｂとが形成される。

その後、周知の工程、つまり配線（図示せず）等を形成する工程を経て、半導体装置が得られる。

上述した変形例においても、上述した実施形態と同様に、最終的に残った電荷蓄積絶縁膜１２と素子分離絶縁膜１３との境界領域はドライエッチング等による加工が行われない。このため、上述した実施形態と同様に、電荷蓄積絶縁膜１２の素子分離絶縁膜１３との境界領域はドライエッチングによるダメージを受けない。その結果、電荷保持特性の劣化を抑制することが可能である。

なお、上述した実施形態及び変形例では、電荷蓄積絶縁膜１２の形状として、チャネル幅方向に平行な断面において中央部の上面が上方に突出し、端部の上面は中央部の上面に比べて低い形状と、チャネル幅方向において端部の上面が上方に突出し、端部の上面は中央部の上面に比べて高い形状とを説明した。

しかし、図６〜図１１の工程、つまり、電荷蓄積絶縁膜１２の最終的に残る部分と素子分離絶縁膜１３との境界面をドライエッチングで加工しない工程を経る半導体装置の製造方法であれば、電荷蓄積絶縁膜１２の形状はどのようなものであっても、上述した実施形態の効果を得ることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１１…トンネル絶縁膜、 １２…電荷蓄積絶縁膜、 １３…素子分離絶縁膜、 １４…ブロック絶縁膜、 １５…制御ゲート電極、 １６…マスク膜、
１７…犠牲膜、 １００…半導体基板

Claims (5)

1. 半導体基板に設けられた素子形成領域と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を備えたメモリセルトランジスタと、
   前記メモリセルトランジスタに隣接して形成された素子分離領域と、
   を具備し、
   前記メモリセルトランジスタのチャネル幅方向に平行な断面において、前記電荷蓄積絶縁膜の端部の膜厚は、前記電荷蓄積絶縁膜の中央部の膜厚よりも薄いことを特徴とする半導体装置。
2. 前記電荷蓄積絶縁膜は、側面が前記素子分離領域に接する下層部と、側面が前記ブロック絶縁膜に接する上層部とを有することを特徴とする請求項１記載の半導体装置。
3. 前記素子分離領域の上面の位置は、前記電荷蓄積絶縁膜の上層部の上面より低く、前記電荷蓄積絶縁膜の下層部の上面よりも高いことを特徴とする請求項２記載の半導体装置。
4. 半導体基板上にマスク膜を形成する工程と、
   前記マスク膜をマスクとして用いて前記半導体基板をエッチングして第１の溝を形成する工程と、
   前記第１の溝内に素子分離絶縁膜を形成する工程と、
   前記マスク膜を除去し、隣接する前記素子分離絶縁膜の間に第２の溝を形成する工程と、
   前記第２の溝の底部に露出した前記半導体基板の表面領域にトンネル絶縁膜を形成する工程と、
   前記素子分離絶縁膜の上面、前記第２の溝の側面、及び前記トンネル絶縁膜の上面に電荷蓄積絶縁膜を形成する工程と、
   前記電荷蓄積絶縁膜が形成された前記第２の溝内に犠牲膜を形成する工程と、
   前記犠牲膜をマスクとして前記電荷蓄積絶縁膜の一部をエッチングし、一部を残す工程と、
   前記犠牲膜を除去する工程と、
   前記犠牲膜を除去する最中またはその後に、前記素子分離領域の上面を後退させる工程と、
   前記上面が後退した素子分離絶縁膜上、及び前記電荷蓄積絶縁膜の残った部分上にブロック絶縁膜を形成する工程と、
   前記ブロック絶縁膜上に制御ゲート電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記電荷蓄積絶縁膜の残った部分の端部の膜厚は、前記電荷蓄積絶縁膜の残った部分の中央部の膜厚よりも薄いことを特徴とする請求項４記載の半導体装置の製造方法。

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