KR101080489B1 - 절연막을 전하 축적층으로서 사용하는 반도체 기억 장치의 제조 방법 - Google Patents

절연막을 전하 축적층으로서 사용하는 반도체 기억 장치의 제조 방법 Download PDF

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Abstract

반도체 기억 장치의 제조 방법은, 반도체 기판의 제1 영역 위에 전하 축적층, 블록층 및 제어 게이트 전극을 구비한 제1 게이트 전극을 형성하는 단계와, 반도체 기판의 제2 영역 위에 제2 게이트 전극을 형성하는 단계와, 블록층의 측면에 보호 절연막을 형성하는 단계와, 포토레지스트를 사용하여 반도체 기판의 제2 영역을 피복하면서 제1 영역을 노출하는 단계와, 포토레지스트, 제1 게이트 전극 및 보호 절연막을 마스크로서 사용하여 반도체 기판의 제1 영역에 불순물을 주입하는 단계와, H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 포토레지스트를 제거하는 단계를 포함한다. 보호 절연막은 혼합 용액을 사용하는 웨트 에칭 조건하에서 포토레지스트에 대하여 1:100 이상의 에칭 선택비를 갖는다.
Figure R1020080081756
전하 축적층, 블록층, 제어 게이트 전극, 보호 절연막, 포토레지스트

Description

절연막을 전하 축적층으로서 사용하는 반도체 기억 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE USING INSULATING FILM AS CHARGE STORAGE LAYER}
관련 출원의 상호 참조
본 출원은 2007년 8월 22일에 출원한 일본특허 출원번호 2007-216032에 기초하여 우선권을 주장하며, 그 전체 내용은 본 명세서에서 참조로서 인용된다.
본 발명은 반도체 기억 장치의 제조 방법에 관한 것이다. 특히, 절연막을 전하 축적층으로서 사용한 비휘발성 메모리에 관한 것이다.
비휘발성 메모리에서의 메모리 셀 트랜지스터의 구조로서, 종래의 MONOS(Metal 0xide Nitride 0xide Semiconductor)형 구조가 알려져 있다. MONOS형 구조란, 실리콘 기판 위에 절연막을 개재하여 형성된 전하 축적층(예를 들면, 절연막)과, 전하 축적층 위에 형성되고, 전하 축적층보다도 유전율이 높은 절연막(이하, 블록층이라 함)과, 블록층 위에 형성된 제어 게이트 전극을 갖는 구조이다(예를 들면, "Charge Trapping Memory Cell of TANOS (Si-Oxide-SiN-Al2O3-TaN) Structure Compatible to Conventional NAND Flash Memory," IEEE NVSMW 2006. 21st Volume, Issue 2006 pp.54-55. 참조).
비휘발성 메모리에는, 메모리 셀 트랜지스터 외에, 전원 발생 회로 또는 디코더 회로를 구성하는 주변 트랜지스터가 필요하다. 이들 트랜지스터의 종류의 차이에 의해, 실리콘 기판에 주입하는 불순물 및 불순물을 주입할 때의 에너지가 상이하다. 그 때문에，메모리 셀 트랜지스터는, 예를 들면 주변 트랜지스터의 형성 시, 포토레지스트에서 보호된다. 따라서, 메모리 셀 트랜지스터는 포토레지스트 등을 제거하기 위한 웨트 에칭에 복수 회에 걸쳐 노출된다.
이 웨트 에칭 시, 포토레지스트뿐만 아니라, 메모리 셀 트랜지스터의 블록층도 동시에 에칭되는 경우가 있다. 그 결과, 블록층이 에칭된 메모리 셀 트랜지스터는, 예를 들어 데이터의 기록 속도 또는 소거 속도가 저하하는 비휘발성 메모리의 특성이 악화된다고 하는 문제가 있었다.
본 발명의 제1 양상에 따르면,
반도체 기판의 제1 영역 위에 제1 게이트 절연막을 개재하여 전하 축적층, 블록층 및 TaN, TiN 및 WN 중 하나를 포함하는 제어 게이트 전극을 구비한 제1 게이트 전극을 형성하는 단계와,
반도체 기판의 제2 영역 위에 제2 게이트 절연막을 개재하여 제2 게이트 전 극을 형성하는 단계와,
750℃보다 낮은 온도에서 고온 산화(HTO)법 또는 원자층 증착(ALD)법을 이용하여 블록층의 측면에 보호 절연막을 형성하는 단계와,
반도체 기판의 상측에 포토레지스트를 도포하여 제2 영역을 피복하면서 제1 영역을 노출시키는 단계와,
포토레지스트, 제1 게이트 전극 및 보호 절연막을 마스크로서 사용하여 반도체 기판의 제1 영역에 불순물을 주입하는 단계와,
H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 포토레지스트를 제거하는 단계
를 포함하고,
보호 절연막은 혼합 용액을 사용하는 웨트 에칭 조건하에서 포토레지스트에 대하여 1:100 이상의 에칭 선택비를 갖는, 반도체 기억 장치의 제조 방법을 제공한다.
본 발명의 제2 양상에 따르면,
반도체 기판의 제1 영역 위에 제1 게이트 절연막을 개재하여 전하 축적층, 블록층 및 TaN, TiN 및 WN 중 하나를 포함하는 제어 게이트 전극을 구비한 복수의 제1 게이트 전극을 형성하는 단계와,
반도체 기판의 제2 영역 위에 제2 게이트 절연막을 개재하여 복수의 제2 게이트 전극을 형성하는 단계와,
750℃보다 낮은 온도에서 고온 산화(HTO)법 또는 원자층 증착(ALD)법을 이용하여, 제1 게이트 전극들 간에 간격을 두고 복수의 제1 게이트 전극의 적어도 블록층의 측면 및 복수의 제2 게이트 전극의 측면에 보호 절연막을 형성하는 단계와,
반도체 기판의 상측에 제1 포토레지스트를 도포하여 제2 영역을 피복하면서 제1 영역을 노출시키는 단계와,
제1 포토레지스트, 복수의 제1 게이트 전극 및 보호 절연막을 마스크로서 사용하여 반도체 기판의 제1 영역에 불순물을 주입하는 단계와,
H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 제1 포토레지스트를 제거하는 단계와,
반도체 기판의 상측에 제2 포토레지스트를 도포하여 제1 영역을 피복하면서 제2 영역을 노출시키는 단계와,
제2 포토레지스트, 복수의 제2 게이트 전극 및 보호 절연막을 마스크로서 사용하여 반도체 기판의 제2 영역에 불순물을 주입하는 단계와,
H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 제2 포토레지스트를 제거하는 단계
를 포함하고,
보호 절연막은 혼합 용액을 사용하는 웨트 에칭 조건하에서 제1 및 제2 포토레지스트에 대하여 1:100 이상의 에칭 선택비를 갖는, 반도체 기억 장치의 제조 방법을 제공한다.
본 발명의 실시예는 첨부한 도면을 참조하여 기술한다. 도면은 개략적으로 도시하고, 도면에 도시한 치수 비율은 실제 치수와 다르다는 점을 알아야 한다. 치수는 도면마다 다르고, 치수의 비율로 다르다. 다음의 실시예는 본 발명의 기술 개념을 구현하기 위한 디바이스 및 방법에 관한 것이고, 그 기술 개념은 본 발명의 컴포넌트의 재료, 형태, 구조 또는 구성을 지정하지 않는다. 청구한 발명의 범위를 벗어나지 않는 다양한 변경 및 수정이 기술 개념에 관하여 이루어질 수 있다.
[제1 실시예]
도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다. 또한，본 실시예에서는, NAND형 플래시 메모리를 예로 설명한다.
도시한 바와 같이, NAND형 플래시 메모리는, 메모리 셀 어레이(1), 전원 전압 발생 회로(2), 로우 디코더(3) 및 컬럼 디코더(4)를 구비하고 있다. 우선, 메모리 셀 어레이(1)에 대하여 설명한다.
도시한 바와 같이, 메모리 셀 어레이(1)는 복수의 NAND 셀(5)을 구비하고 있다. NAND 셀(5) 각각은, 직렬로 접속된 복수(예를 들면, 16개)의 비휘발성 메모리 셀 트랜지스터 MT와, 선택 트랜지스터 ST1 및 ST2를 포함하고 있다. 각 메모리 셀 트랜지스터 MT는, 반도체 기판 위에 게이트 절연막을 개재하여 형성된 전하 축적층(예를 들면, 절연막)과, 이 절연막 위에 형성되고, 전하 축적층보다도 유전율이 높은 절연막(블록층)과, 블록층 위에 형성된 제어 게이트 전극을 갖는 MONOS형 구조를 구비하고 있다. 메모리 셀 트랜지스터 MT의 개수는 16개에 한정하지 않고, 8개, 32개, 64개, 128개 또는 256개이어도 되며, 그 수는 한정되는 것은 아니다. 또한，메모리 셀 트랜지스터 MT는, 각각, 인접하는 것끼리 소스 영역과 드레인 영 역을 공유하고 있다. 즉, 선택 트랜지스터 ST1과 ST2 사이에, 전류 경로가 직렬로 접속되는 방식으로 각 메모리 셀 트랜지스터 MT는 배치되어 있다. 더욱이, 직렬로 접속된 메모리 셀 트랜지스터 MT의 일단 측의 드레인 영역은 선택 트랜지스터 ST1의 소스 영역에 접속되고, 타단 측의 소스 영역은 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다.
동일 행에 있는 각 메모리 셀 트랜지스터 MT의 제어 게이트 전극은 워드선 WL0∼WL15 중 하나에 공통으로 접속되고, 동일 행에 있는 선택 트랜지스터 ST1 또는 ST2의 게이트 전극은, 각각, 선택 게이트선 SGD 또는 SGS에 공통으로 접속되어 있다. 설명의 간략화를 위해, 이하에서는, 워드선 WL0∼WL15를 간단히 워드선 WL이라 부르는 경우가 있다. 또한，메모리 셀 어레이(1)에서, 동일 열에 있는 선택 트랜지스터 ST1의 드레인 영역은, 비트선 BL0∼BLn(n은 자연수) 중 하나에 공통으로 접속되어 있다. 이하, 비트선 BL0∼BLn에 대해서도, 이들을 구별하지 않는 경우에는 일반적으로 비트선 BL로 부르는 경우가 있다. 선택 트랜지스터 ST2의 소스 영역은 소스선 SL에 공통으로 접속되어 있다. 선택 트랜지스터 ST1 및 ST2는 반드시 양쪽이 필요하지는 않고, NAND 셀(5)을 선택할 수 있는 것이라면, 어느 한쪽의 트랜지스터만이어도 된다.
도 1에서는, 1행 분의 NAND 셀(5)을 예시하고 있다. 그러나 메모리 셀 어레이(1) 내에는 복수 행 분의 NAND 셀(5)이 설치되어 있어도 된다. 그 경우, 동일 열에 있는 NAND 셀(5)은 동일한 비트선 BL에 접속된다. 또한，동일한 워드선 WL에 접속된 복수의 메모리 셀 트랜지스터 MT에는 일괄하여 데이터가 기록되고, 이 단위 를 페이지라고 부른다. 또한，동일 행에 있는 복수의 NAND 셀(5)은 일괄하여 데이터가 소거되고, 이 단위를 메모리 블록이라 부른다.
로우 디코더(3)는 메모리 셀 어레이(1)의 로우 방향을 선택한다. 즉, 로우 디코더(3)는 워드선 WL을 선택하고, 선택한 워드선 WL에 전압을 인가한다. 컬럼 디코더(4)는 메모리 셀 어레이(1)의 컬럼 방향을 선택한다. 즉, 컬럼 디코더(4)는 비트선 BL을 선택한다. 전원 전압 발생 회로(2)는 전압을 발생하고, 발생한 전압을 로우 디코더(3)에 공급한다.
전원 전압 발생 회로(2), 로우 디코더(3) 및 컬럼 디코더(4) 각각은, 예를 들면, 저내압(low-breakdown-voltage) M0S 트랜지스터와 고내압(high-breakdown-voltage) M0S 트랜지스터를 포함하고 있다. 저내압 M0S 트랜지스터는 전압 VDD(예를 들면, 1.5V)를 전원 전압으로서 이용한다. 고내압 MOS 트랜지스터는 저내압 MOS 트랜지스터의 전원 전압(전압 VDD)보다도 고전압의 전압 VPP(예를 들면, 20V)를 전원 전압으로서 이용한다. 설명의 간략화를 위하여, 이하에서는, 저내압 M0S 트랜지스터에 대해서는 p채널 M0S 트랜지스터에 대해서만 설명하고, 고내압 M0S 트랜지스터에 대해서는 n채널 M0S 트랜지스터에 대해서만 설명하고, 각각을 주변 트랜지스터 PT1 및 PT2라 부르기로 한다.
다음으로，도 2를 참조하여, 메모리 셀 어레이(1)의 구성에 대하여 설명한다. 도 2는 비트선 BL의 배선 방향을 따른 NAND 셀(5)의 단면이다. p형 반도체 기판(p-substrate)(1O)의 표면 영역 내에는, n형 웰 영역(n-well)(11)이 형성되어 있다. n형 웰 영역(11)의 표면 영역 내에는, p형 웰 영역(p-well)(12)이 형성되어 있다. p형 웰 영역(12) 위에는 게이트 절연막(14)이 형성되고, 게이트 절연막(14) 위에 메모리 셀 트랜지스터 MT의 게이트 전극이 형성되어 있다. 각 메모리 셀 트랜지스터 MT의 게이트 전극은, 게이트 절연막(14) 위에 형성된 절연막(15)과, 절연막(15) 위에 게이트 절연막(14)에 이용되는 재료(예를 들면, 실리콘 산화막)보다도 유전율이 높은 재료를 이용하여 형성된 절연막(16)과, 절연막(16) 위에 형성된 폴리실리콘층(17)이 적층된 MONOS형 구조를 갖는다. 폴리실리콘층(17)의 표면은 실리사이드화되어 있다. 절연막(15)은 전하를 축적하는 전하 축적층으로서 기능하고, 절연막(16)은 전하를 절연막(15)에 밀폐하기 위한 블록층으로서 기능하고, 폴리실리콘층(17)은 제어 게이트 전극으로서 기능한다. 이하에서는, 절연막(15 및 16) 및 폴리실리콘층(17)을, 각각, 전하 축적층(15), 블록층(16) 및 제어 게이트 전극(17)이라 부르는 경우가 있다. 또한, 게이트 절연막(14) 위에는 선택 트랜지스터 ST1 및 ST2 각각의 게이트 전극으로서 기능하는 폴리실리콘층(20)이 형성되어 있다. 폴리실리콘층(20)도, 그 표면은 실리사이드화되어 있다. 이하에서는, 폴리실리콘층(20)을 간단히 게이트 전극(20)이라 부르는 경우가 있다.
또한, 각 메모리 셀 트랜지스터 MT의 게이트 전극의 측벽에는 절연막(18)이 형성되어 있다. 즉, 전하 축적층(15), 블록층(16) 및 제어 게이트 전극(17)의 측면에 절연막(18)이 형성되어 있다. 절연막(18)은, 적어도 블록층(16)의 측면을 전면적으로 피복하고 있으면 되고, 전하 축적층(15) 및 제어 게이트 전극(17)의 측면에는 반드시 필요하지는 않다. 또한，절연막(18)은, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)의 측면에도 형성되어 있다.
도 2에 도시한 구성에서는, 각 메모리 셀 트랜지스터 MT의 게이트 전극 및 각 선택 트랜지스터 ST1 또는 ST2의 게이트 전극(20)의 바로 아래에 위치하는 게이트 절연막(14)의 막 두께가, 게이트 전극 사이에 위치하는 게이트 절연막(14)의 막 두께보다도 크다. 즉，막 두께가 변화하는 부분에서 게이트 절연막(14)에는 단차가 형성되어 있고, 절연막(18)은 이 단차 부분의 측벽에도 형성되어 있다.
또한，메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1 및 ST2의 게이트 전극 사이에서의 게이트 절연막(14) 위에는 절연막(19)이 형성되어 있다. 즉, 인접하는 게이트 전극 사이의 영역은 절연막(19)에 의해 매립되어 있다. 절연막(19)의 상면은 절연막(18)의 상면에 거의 일치하고, 절연막(18)의 측면이 절연막(19)에 의해 완전하게 피복되어 있다.
메모리 셀 트랜지스터 MT에서, 제어 게이트 전극(17)은, 비트선 BL에 직교하는 방향에서 인접하는 것끼리 공통으로 접속되어 있고, 워드선 WL로서 기능한다. 선택 트랜지스터 ST1 및 ST2에서도, 게이트 전극(20)은, 비트선 BL에 직교하는 방향에서 인접하는 것끼리 공통으로 접속되어 있다. 또한, 게이트 전극(20)이 선택 게이트선 SGS 또는 SGD로서 기능한다.
게이트 전극 사이에 위치하는 p형 웰 영역(12)의 표면 내에는 n+형 불순물 확산층(13)이 형성되어 있다. 이 n+형 불순물 확산층(13)은 인접하는 트랜지스터끼리에 공용되어 있고, 소스(S) 영역 또는 드레인(D) 영역으로서 기능한다. 또한, 게이트 전극 아래의 인접하는 소스 영역과 드레인 영역 사이의 영역은, 전자의 이동 영역으로 되는 채널 영역으로서 기능한다. 제어 게이트 전극(17), n+형 불순물 확산층(13) 및 채널 영역에 의해, 메모리 셀 트랜지스터 MT로서 기능하는 MOS 트랜지스터가 형성되어 있다. 또한，게이트 전극(20), n+형 불순물 확산층(13) 및 채널 영역에 의해, 선택 트랜지스터 ST1 또는 ST2로서 기능하는 MOS 트랜지스터가 형성되어 있다.
p형 반도체 기판(10) 위에는, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1 및 ST2를 피복하도록 층간 절연막(21)이 형성되어 있다. 층간 절연막(21) 내에는, 소스 측의 선택 트랜지스터 ST2의 n+형 불순물 확산층(소스 영역)(13)에 달하는 컨택트 플러그 CP1이 형성되어 있다. 또한, 층간 절연막(21)의 표면에는 컨택트 플러그 CP1에 접속되는 금속 배선층(22)이 형성되어 있다. 금속 배선층(22)은 소스선 SL의 일부로서 기능한다. 더욱이，층간 절연막(21) 내에는, 드레인 측의 선택 트랜지스터 ST1의 n+형 불순물 확산층(드레인 영역)(13)에 달하는 컨택트 플러그 CP2 및 컨택트 플러그 CP2에 접속되는 금속 배선층(23)이 형성되어 있다. 층간 절연막(21) 위에는 층간 절연막(24)이 형성되어 있다. 층간 절연막(24) 위에는 층간 절연막(25)이 형성되어 있다. 층간 절연막(25) 위에는 금속 배선층(26)이 형성되어 있다. 금속 배선층(26)은 비트선 BL로서 기능한다. 층간 절연막(24 및 25) 내에는, 그 상면에서 금속 배선층(26)에 접하고, 그 저면에서 금속 배선층(23)에 접하는 컨택트 플러그 CP3이 형성되어 있다. 금속 배선층(26) 위에는 절연막(27)이 형성되어 있다.
다음으로，도 3을 참조하여, 전원 전압 발생 회로(2), 로우 디코더(3) 및 컬럼 디코더(4) 각각을 구성하는 주변 트랜지스터 PT1 및 PT2에 대하여 설명한다. 도 3은 주변 트랜지스터 PT1 및 PT2의 단면도이다. 도시한 바와 같이, 주변 트랜지스터 PT1 및 PT2는 메모리 셀 어레이(1)와 동일한 p형 반도체 기판(10) 위에 형성된다.
p형 반도체 기판(10)의 표면 영역 내에는 n형 웰 영역(n-well)(31)과 p형 웰 영역(p-well)(32)이 형성되어 있다. n형 웰 영역(31) 및 p형 웰 영역(32)은, 그 주위가 소자 분리 영역(38)으로 둘러싸여 있고, 서로 전기적으로 분리되어 있다. 더욱이, n형 웰 영역(31) 위에 저내압의 주변 트랜지스터 PT1이 형성되며, p형 웰 영역(32) 위에 고내압의 주변 트랜지스터 PT2가 형성된다.
즉, n형 웰 영역(31) 위에는 게이트 절연막(33)이 형성되어 있다. 또한, 주변 트랜지스터 PT1의 게이트 전극(34)이 게이트 절연막(33) 위에 형성되어 있다. 또한，p형 웰 영역(32) 위에는 게이트 절연막(37)이 형성되고, 게이트 절연막(37) 위에 주변 트랜지스터 PT2의 게이트 전극(34)이 형성되어 있다. 주변 트랜지스터 PT2의 게이트 절연막(37)의 막 두께는 주변 트랜지스터 PT1의 게이트 절연막(33)의 막 두께보다도 크다. 이는, 주변 트랜지스터 PT2에는 주변 트랜지스터 PT1에 비교하여 높은 전압이 인가되기 때문이다. 또한，게이트 절연막(33 및 37) 각각의 표면에는, 주변 트랜지스터 PT1 또는 PT2의 게이트 전극(34)의 바로 아래에 위치하는 게이트 절연막(33 또는 37)의 막 두께가 다른 부분의 막 두께보다도 커지는 단차가 형성되어 있다. 더욱이, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)의 측벽에는 절연막(18)이 형성되어 있다. 절연막(18)은, 메모리 셀 트랜지스터 MT의 게이트 전극 및 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)에 형성된 절연막(18)과 마찬가지로，게이트 절연막(33 및 37)의 단차 부분의 측벽에도 형성되어 있다. 절연막(18)의 측면은 절연막(19)에 의해 완전하게 피복되어 있다.
n형 웰 영역(31)의 표면 내에는, 주변 트랜지스터 PT1의 소스 영역 또는 드레인 영역으로서 기능하는 p+형 불순물 확산층(39)이 형성되어 있다. 또한，p형 웰 영역(32)의 표면 내에는, 주변 트랜지스터 PT2의 소스 영역 또는 드레인 영역으로서 기능하는 n+형 불순물 확산층(40)이 형성되어 있다. 불순물 확산층(39 및 40)은 도시하지 않는 컨택트 플러그에 접속되어 있고, 컨택트 플러그를 통하여 전압이 인가된다. 또한，게이트 전극(34) 바로 아래의 인접하는 소스 영역과 드레인 영역 사이의 영역은, 전자 또는 정공의 이동 영역으로 되는 채널 영역으로서 기능한다. 게이트 전극(34), 불순물 확산층(39 또는 40) 및 채널 영역에 의해, 주변 트랜지스터 PT1 또는 PT2로 되는 MOS 트랜지스터가 형성되어 있다. 불순물 확산층(39 또는 40)은, 주변 트랜지스터 PT1 또는 PT2에 요구되는 특성에 따라 p형 반도체 기판(10)의 깊이 방향을 따른 불순물 농도 프로파일이 상이하다. 불순물 확산층(39 또는 40)의 불순물 농도 프로파일은 메모리 셀 트랜지스터 MT의 n+형 불순물 확산층(13)의 불순물 농도 프로파일과도 상이하다.
p형 반도체 기판(10) 위에는, 소자 분리 영역(38)을 사이에 두고 위치하는 주변 트랜지스터 PT1 및 PT2를 피복하도록 층간 절연막(21)이 형성되어 있다. 층간 절연막(21) 위에는 층간 절연막(24)이 형성되어 있다. 또한，도시하지 않은 컨택트 플러그가 층간 절연막(21 및 24)을 관통하도록 매립되어 있다.
다음으로，도 4 내지 도 9를 참조하여, 메모리 셀 어레이(1) 및 주변 트랜지 스터 PT1 및 PT2의 제조 방법에 대해서 설명한다. 도 4 내지 도 9는 본 실시예에 따른 메모리 셀 어레이(1) 및 주변 트랜지스터 PT1 및 PT2의 제조 공정을 순차적으로 도시한 단면도이다. 메모리 셀 어레이(1)에 대해서는, 메모리 셀 트랜지스터 MT14과 MT15 및 선택 트랜지스터 ST1만 나타내고 있다.
도 4에 도시한 바와 같이, 우선, 메모리 셀 어레이(1)의 형성 예정 영역에 대응하는 p형 반도체 기판(1O)의 표면 내에 n형 웰 영역(11)을 형성하고，계속해서, n형 웰 영역(11)의 표면 내에 p형 웰 영역(12)을 형성한다. 주변 트랜지스터 PT1 및 PT2의 형성 예정 영역에 대응하는 p형 반도체 기판(10)의 표면 내에 n형 웰 영역(31) 및 p형 웰 영역(32)을 형성한다. p형 웰 영역(12 및 32) 및 n형 웰 영역(11 및 31)은 각 트랜지스터에 요구되는 특성에 따라 적절한 불순물의 종류와 농도 프로파일을 갖도록 형성된다. 메모리 셀 어레이(1)가 형성되는 p형 웰 영역(12) 및 주변 트랜지스터 PT1 및 PT2가 형성되는 웰 영역(31 및 32)의 깊이 방향을 따른 불순물 농도 프로파일은 서로 다른 것이 통상적이다. 또한，저내압의 주변 트랜지스터가 형성되는 웰 영역과 고내압의 주변 트랜지스터가 형성되는 웰 영역은 트랜지스터에 요구되는 내압이 서로 다르기 때문에，트랜지스터의 전도형이 동일하여도 서로 다른 불순물을 이용하여 형성하는 것이 일반적이다.
더욱이, p형 반도체 기판(1O) 내에 STI(Shallow Trench Isolation) 기술 등을 이용하여 소자 분리 영역(38)을 형성한다. 그 결과, n형 웰 영역(11 및 31) 및 p형 웰 영역(32)은 소자 분리 영역(38)에 의해 전기적으로 분리된다.
다음으로，p형 반도체 기판(10) 위에서의 메모리 셀 어레이(1)의 형성 예정 영역 및 주변 트랜지스터 PT1 및 PT2의 형성 예정 영역에, 메모리 셀 트랜지스터 MT의 게이트 전극과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)과, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)을 각각 형성한다. 즉, 우선，p형 웰 영역(12)을 포함하는 n형 웰 영역(11) 위에, 예를 들면 SiO2을 재료로 사용하여 게이트 절연막(14)을 형성한다. 게이트 절연막(14)은 각 메모리 셀 트랜지스터 MT에서 터널 절연막으로서 기능한다. 계속해서, 게이트 절연막(14) 위에 절연막(15 및 16) 및 폴리실리콘층(17)을 형성한다. 절연막(15)은, 예를 들면 SiN 단층막, HfAlO 단층막 및 실리콘 산화막보다도 유전율이 높은 고유전율막을 포함하는 적층막 중 하나이다. 고유전율막은, Al2O3, MgO, SrO, BaO, TiO, Ta2O5, BaTiO3, BaZrO, ZrO2, HfO2, Y2O3, ZrSiO, HfSiO 및 LaAl0 중 하나로 형성하고, 이들 재료의 적층 구조를 갖고 있어도 된다. 또한，적층막은, 게이트 절연막(14) 위에, SiN막, 고유전율막 및 SiN막이 순서대로 적층되는 구조와, HfAlO막, 고유전율막 및 SiN막이 순서대로 적층되는 구조와, SiN막, 고유전율막 및 HfAlO막이 순서대로 적층되는 구조와, HfAlO막, 고유전율막 및 HfAlO막이 순서대로 적층되는 구조 중 하나를 구비할 수도 있다. 또한，절연막(16)은 게이트 절연막(14)에 사용되는 재료보다도 유전율이 높은 재료에 의해 형성된다. 구체적으로, 절연막(16)의 재료는 실리콘 산화막보다도 유전율이 높은 고유전율막 또는 실리콘 산화막 혹은 고유전율막을 포함하는 적층막 중 하나이다. 고유전율막은, Al2O3, MgO, SrO, SiN, BaO, TiO, Ta2O5, BaTiO3, BaZrO, ZrO2, HfO2, Y2O3, ZrSiO, HfSiO 및 LaAlO 중 하나로 형성되고, 이들 재료의 적층 구조를 갖고 있어도 된다. 적층막은, 절연막(15) 위에, 실리콘 산화막, 고유전율막 및 실리콘 산화막이 순서대로 적층되는 구조와, 실리콘 산화막 및 고유전율막이 순서대로 적층되는 구조와, 고유전율막 및 실리콘 산화막이 순서대로 적층되는 구조와, 고유전율막, 실리콘 산화막 및 고유전율막이 순서대로 적층되는 구조 중 하나를 구비할 수도 있다.
그 후, 포토리소그래피 기술과 RIE(Reactive Ion Etching)법 등의 이방성 에칭을 이용하여, 폴리실리콘층(17) 및 절연막(16 및 15) 각각을 메모리 셀 트랜지스터 MT의 게이트 전극의 패턴으로 패터닝한다. 이 때, 게이트 절연막(14)의 적어도 일부가 에칭되어도 된다. 그 결과, 도 4에 도시한 바와 같이, 전하 축적층으로서 기능하는 절연막(15)과, 블록층으로서 기능하는 절연막(16)과, 제어 게이트 전극으로서 기능하는 폴리실리콘층(17)이 순서대로 적층된 각 메모리 셀 트랜지스터 MT의 게이트 전극이 완성된다.
선택 트랜지스터 ST1 및 ST2 각각의 게이트 전극(20)은, 예를 들면, 다음과 같은 방법에 의해 형성된다. 즉, 게이트 절연막(14) 위에 폴리실리콘층(20)이 형성된다. 그 후, 포토리소그래피 기술과 RIE에 의해 폴리실리콘층(20)을 원하는 패턴으로 패터닝하고, 게이트 전극(20)이 완성된다.
주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)도 선택 트랜지스터 ST1 또는 ST2의 게이트 전극(20)과 마찬가지의 방법에 의해 형성된다. 즉, 게이트 절연 막(33 및 37)을 형성한 후, 게이트 절연막(33 및 37) 위에 폴리실리콘층이 형성된다. 그 후, 포토 리소그래피 기술과 RIE에 의해 폴리실리콘층을 원하는 패턴으로 패터닝하고, 게이트 전극(34)이 완성된다.
메모리 셀 트랜지스터 MT의 게이트 전극과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)과, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)은 동시에 형성되어도 된다. 예를 들면, 게이트 절연막(14, 33 및 37)을 형성한 후, p형 반도체 기판(10) 위의 전체 면에 절연막(15 및 16)을 형성한다. 다음으로, 포토리소그래피 기술과 에칭에 의해 절연막(15 및 16)을 메모리 셀 트랜지스터 MT의 형성 예정 영역 내에 남기고, 그 밖의 영역에서는 모두 제거한다. 계속해서, 폴리실리콘층을 전체 면에 형성한다. 폴리실리콘층은, 제어 게이트 전극(17) 및 게이트 전극(20 및 34)으로 되는 것이다. 다음으로, 폴리실리콘층 및 절연막(15 및 16)을 에칭함으로써, 각 트랜지스터의 게이트 전극이 완성된다.
이상의 공정에 의해, 도 4에 도시한 바와 같이, 메모리 셀 트랜지스터 MT의 게이트 전극(MONOS형 구조)과, 선택 트랜지스터 ST1과 ST2 및 주변 트랜지스터 PT1과 PT2의 게이트 전극(20 및 34)이 완성된다. 저내압의 주변 트랜지스터 PT1의 게이트 절연막(33)의 막 두께는 메모리 셀 트랜지스터 MT의 게이트 절연막(14)의 막 두께와 반드시 동일할 필요는 없다는 점을 알아야 한다. 고내압의 주변 트랜지스터 PT2의 게이트 절연막(37)의 막 두께는, 전압 VPP에 견딜 수 있도록, 게이트 절연막(14 및 33)의 막 두께보다도 두꺼운, 예를 들면 30㎚ 두께 정도로 한다. 특히, 로우 디코더(3)에서, 예를 들면 데이터의 기록 시 워드선 WL에 전압 VPP를 인 가하는 경로에 존재하는 M0S 트랜지스터에는 고내압 M0S 트랜지스터가 사용된다.
다음으로，도 5에 도시한 바와 같이, 메모리 셀 트랜지스터 MT의 게이트 전극의 측면 및 상면과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)의 측면 및 상면과, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)의 측면 및 상면과, 게이트 절연막(14, 33 및 37) 위에 절연막(18)을 형성한다. 절연막(18)은, 예를 들면 HTO(High Temperature 0xidation)법(감압 CVD법에 의한 성막 방법)을 이용하여 형성한 실리콘 산화막(이하, HTO막이라 부르는 경우가 있음)이다. 그 결과, 메모리 셀 트랜지스터 MT의 블록층(16)의 측면은 HTO막(18)에 의해 완전하게 피복된다. HTO법에서의 성막 온도(이 예에서는, 기판 온도)는, 예를 들면 750℃ 이상으로 하는 것이 바람직하다. 그러나 제어 게이트 전극(17) 및 게이트 전극(20)의 재료로서 TaN 등의 금속 재료를 사용하는 경우에는, 성막 온도를 750℃보다도 저온으로 하는 것이 바람직하다.
여기에서, 절연막(18)에는 HTO막 대신 질소 또는 산소를 재료에 함유하는 실리콘 화합물, 예를 들면 SiN막, SiON막 또는 Tetra-Ethoxy silane(TEOS)를 재료에 사용하여 형성한 실리콘 산화막(이하, 간단히 TEOS막이라 부르는 경우가 있음)을 사용하여도 되고, 막 두께 제어가 용이한 재료를 사용하는 것이 바람직하다. 절연막(18)의 재료로서는, 후술하는 도 6, 도 7 및 도 8에서 설명하는 마스크재(41∼43)에 대하여, 에칭 선택비가 충분히 보증되는 재료이면 된다. 예를 들면, 절연막(18)으로서는, 마스크재(41∼43)로서 포토레지스트를 사용하는 경우에는, 포토레지스트를 웨트 에칭에 의해 제거할 때의 에칭 조건하에서 거의 에칭되지 않는 재료 이면 된다. 이 예의 선택비로서는 1:100 이상으로 하는 것이 바람직하다. 즉, 절연막(18)이 에칭되는 속도가 마스크재(41~43)가 에칭되는 속도의 1/100 이하인 것이 바람직하다. 이는 다음과 같은 이유에 의한다．즉, 마스크재(41~43)로서 포토레지스트를 사용하는 경우, 포토레지스트의 막 두께는 1㎛ 이상으로 된다. 후술하지만, 절연막(18)의 막 두께의 오더(order)는 ㎚이다. 이 때문에, 포토레지스트에 대하여 적어도 1:100의 선택비가 없으면, 절연막(18)은 포토레지스트와 함께 제거된다.
절연막(18)의 막 두께는, 예를 들면 2∼10㎚ 정도이다. 막 두께의 최소값이 2㎚인 이유는, 인큐베이션 타임을 고려하였을 때에, 막 두께 제어가 가능한 한계의 값이 2㎚이기 때문이다. 인큐베이션 타임은 막의 성장 초기 상태에서 성장의 "핵"으로 되는 초기층을 형성할 때까지 필요로 하는 시간을 말한다. 또한，막 두께의 최대값이 1O㎚인 이유는 다음과 같다. 즉, 고집적화의 요구에 의해, 메모리 셀 트랜지스터 MT의 게이트 전극의 인접 간격이 30∼40㎚ 이하까지 좁아지고 있다. 예를 들면, 게이트 전극의 인접 간격이 25㎚이며, 절연막(18)의 막 두께가 10㎚이라면, 후술하는 소스/드레인 영역 형성 시에서의 이온 주입을 위한 개구폭(frontage width)은 5㎚로 된다. 즉, 인접하는 절연막(18) 간의 거리(폭)가 5㎚로 되고, 이 5㎚의 폭의 영역을 통하여 불순물이 p형 웰 영역(12)에 주입된다. 이 때, 이온 주입에 필요한 영역의 최소폭이 5㎚라고 생각된다. 따라서，절연막(18)의 막 두께의 최대값은 10㎚로 된다.
계속해서, 도 6에 도시한 바와 같이, p형 반도체 기판(10) 위에 마스크재, 예를 들면 포토레지스트를 형성하고，포토리소그래피 기술에 의해, 메모리 셀 어레이(1)의 형성 예정 영역의 포토레지스트를 제거한다. 더욱이, 주변 트랜지스터 PT1 및 PT2의 형성 예정 영역을 포토레지스터(41)로 마스크한 상태에서, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1과 ST2의 소스/드레인 영역으로서 기능하는 n+형 불순물 확산층(13)을 형성한다. 즉, 인접하는 메모리 셀 트랜지스터 MT의 게이트 전극 사이와, 인접하는 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1 또는 ST2의 게이트 전극 사이와, 인접하는 선택 트랜지스터 ST1 및 ST1의 게이트 전극(20) 사이와, 인접하는 선택 트랜지스터 ST2 및 ST2의 게이트 전극(20) 사이에 n형 불순물의 이온 주입을 행한다. 이 때, 메모리 셀 트랜지스터 MT의 게이트 전극과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)과, 절연막(18)이 이온 주입의 마스크로서 기능한다. 이온 주입 후, 주변 트랜지스터 PT1 및 PT2를 피복하는 포토레지스트(41)를 애싱(ashing) 등에 의해 소각하고, 예를 들면 H2SO4와 H2O2의 혼합 용액(이하, SH액이라 함)에 의해 또한 웨트 에칭한다. 이 웨트 에칭에서, 각 메모리 셀 트랜지스터 MT의 블록층(16)은 절연막(18)에 의해 보호된다. 다시 말하면, 웨트 에칭은, 포토레지스트(41)가 충분히 에칭되어, 절연막(18)이 실질적으로 에칭되지 않는 조건하에서 행해진다.
다음으로，도 7에 도시한 바와 같이, p형 반도체 기판(10) 위에 마스크재, 예를 들면 포토레지스트를 형성하고，포토리소그래피 기술에 의해, 주변 트랜지스터 PT2의 형성 예정 영역의 포토레지스트를 제거한다. 또한, 메모리 셀 트랜지스 터 MT와, 선택 트랜지스터 ST1 및 ST2와, 주변 트랜지스터 PT1의 형성 예정 영역을 포토레지스트(42)로 마스크한 상태에서, 주변 트랜지스터 PT2의 소스/드레인 영역으로서 기능하는 n+형 불순물 확산층(40)을 형성한다. 즉, p형 웰 영역(32)의 표면 영역 내에 n형 불순물의 이온 주입을 행한다. 이 때, 주변 트랜지스터 PT2의 게이트 전극(34) 및 절연막(18)은 이온 주입의 마스크로서 기능한다. 이온 주입 후, 포토레지스트(42)를 소각하고, SH액에 의해 웨트 에칭하여 박리한다. 이 웨트 에칭에서도, 각 메모리 셀 트랜지스터 MT의 블록층(16)은 절연막(18)에 의해 보호된다. 즉, 웨트 에칭은, 포토레지스트(42)가 충분히 에칭되고, 절연막(18)이 실질적으로 에칭되지 않는 조건하에서 행해진다.
다음으로，도 8에 도시한 바와 같이, p형 반도체 기판(10) 위에, 예를 들면 포토레지스트 등의 마스크재를 형성하고，포토리소그래피 기술에 의해, 주변 트랜지스터 PT1의 형성 예정 영역의 포토레지스트를 제거한다. 또한, 메모리 셀 트랜지스터 MT와, 선택 트랜지스터 ST1 및 ST2와, 주변 트랜지스터 PT2의 형성 예정 영역을 포토레지스트(마스크재)(43)로 마스크한 상태에서, 주변 트랜지스터 PT1의 소스/드레인 영역으로서 기능하는 p+형 불순물 확산층(39)을 형성한다. 즉, n형 웰 영역(31)의 표면 영역 내에 p형 불순물의 이온 주입을 행한다. 이 때, 주변 트랜지스터 PT1의 게이트 전극(34) 및 절연막(18)은 이온 주입의 마스크로서 기능한다. 이온 주입 후, 포토레지스트(43)를 소각하고, SH액에 의해 웨트 에칭해서 박리한다. 이 웨트 에칭에서도, 각 메모리 셀 트랜지스터 MT의 블록층(16)은 절연막(18)에 의해 보호된다. 즉, 웨트 에칭은, 포토레지스트(43)가 충분히 에칭되고, 절연 막(18)이 실질적으로 에칭되지 않는 조건하에서 행해진다.
또한，도 9에 도시한 바와 같이, 메모리 셀 트랜지스터 MT의 게이트 전극의 상면과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)의 상면과, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)의 상면과, 게이트 절연막(14, 33 및 37)의 상면 위의 절연막(18)을 제거한다. 이 후, p형 반도체 기판(10) 위에, 메모리 셀 트랜지스터 MT의 게이트 전극과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)과, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)을 피복하도록 절연막(19)을 형성한다. 더욱이, 그 절연막(19)을 예를 들면 RIE를 이용하여 에치백함으로써, 제어 게이트 전극(17) 및 게이트 전극(20 및 34)의 상면을 노출하면서, 메모리 셀 트랜지스터 MT의 게이트 전극과, 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20)과, 주변 트랜지스터 PT1 및 PT2의 게이트 전극(34)의 측벽 부분에만 절연막(19)을 잔존시킨다.
또한，도 9에서는, 인접하는 메모리 셀 트랜지스터 MT의 게이트 전극 사이의 영역과, 메모리 셀 트랜지스터 MT의 게이트 전극과 선택 트랜지스터 ST1 및 ST2의 게이트 전극(20) 사이의 영역은 절연막(19)에 의해 완전하게 매립되어 있다. 그러나 이러한 영역은 반드시 완전하게 매립되어 있을 필요는 없고, 게이트 절연막(14)의 표면의 일부가 노출되어 있어도 된다.
계속해서, 제어 게이트 전극(17) 및 게이트 전극(20 및 34) 위에 금속층을 형성한 후, 열처리를 행함으로써, 제어 게이트 전극(17), 게이트 전극(20) 및 게이트 전극(34)의 상면에 금속 실리사이드층을 형성한다.
이상의 공정으로, 메모리 셀 트랜지스터 MT, 선택 트랜지스터 ST1과 ST2 및 주변 트랜지스터 PT1과 PT2가 완성된다. 계속해서, p형 반도체 기판(10) 위에 각 트랜지스터를 피복하는 층간 절연막(21)을 형성하고，층간 절연막(21) 내에 컨택트 플러그 CP1과 CP2 및 금속 배선층(22 및 23)을 형성한다. 또한，층간 절연막(21) 위에 층간 절연막(24 및 25)을 형성하고，층간 절연막(24 및 25) 내에 금속 배선층(23)에 도달하는 컨택트 플러그 CP3을 형성한다. 그 후, 층간 절연막(25) 위에 컨택트 플러그 CP3에 접촉하는 금속 배선층(26)을 형성하고，금속 배선층(26) 위에 층간 절연막(27)을 형성함으로써, 도 2에 도시한 구조가 완성된다.
본 실시예의 구조에 따르면, 다음의 효과 (1) 및 (2)가 얻어진다.
(1) 반도체 기억 장치의 동작 특성을 향상할 수 있다.
본 실시예의 구조에 따르면, 메모리 셀 트랜지스터 MT의 게이트 전극의 측벽에, 적어도 블록층(16)의 측면을 완전하게 피복하는 절연막(18)을 형성한다. 따라서，제조 프로세스에서, 블록층(16)의 측면이 에칭되는 것을 방지할 수 있어, NAND형 플래시 메모리의 동작 특성을 향상시킨다. 본 효과에 대하여, 이하에서 상세히 설명한다.
종래, 플래시 메모리 등의 비휘발성 메모리에 사용되는 메모리 셀에는, 전하를 유지하는 영역이 다른 2개의 형태가 알려져 있다. 제1 타입은, 도전물로 형성된 전하 축적층을 절연막으로 둘러싸고, 이 도전물에 축적되는 전하량에 의해 각 메모리 셀 트랜지스터의 임계 전압을 변화시킴으로써 데이터를 유지하는 구조를 갖는다(이하, FG(Floating Gate)형이라 함). 제2 타입은, 절연물로 형성된 전하 축 적층(트랩막)에 트랩되는 전하량에 의해 메모리 셀 트랜지스터의 임계 전압을 변화시키는 구조를 갖는다(MONOS형).
종래, MONOS형 구조는 비휘발성 메모리의 기능으로서 중요한 전하 유지 특성의 점에서 뒤떨어지기 때문에, FG형 구조가 널리 이용되어 왔다. 그러나 고집적화의 추구와 리소그래피 기술의 진보에 따라 메모리 셀 트랜지스터의 사이즈가 축소되면, FG형 구조는 이하의 문제가 현저하게 된다.
제1 문제는, 인접 메모리 셀 트랜지스터 간의 용량 결합에 기인하는 메모리 셀 트랜지스터의 임계값의 어긋남이다. 최근, 단일 메모리 셀 트랜지스터에 기억할 수 있는 용량(데이터량)을 늘리기 위해서, 메모리 셀 트랜지스터의 데이터의 판별을 행하는 임계값 분포를 좁게 함에 따른 다치화가 진행되고 있다. 이 때문에, 메모리 셀 트랜지스터의 임계값의 시프트의 마진이 2진 값인 경우보다도 감소하고 있고, 축적된 데이터가 인접 메모리 셀 트랜지스터 간의 용량 결합에 의해 오판독되기 쉽다. 또한，커플링비를 유지할 필요 때문에, FG형 구조를 형성하는 각 층의 막 두께는 어느 정도 유지해야 한다．이 때문에, 소형화에 의해 인접 메모리 셀 트랜지스터 간의 거리가 좁아지면, 메모리 셀 트랜지스터 간의 거리에 반비례하여, 인접 게이트 전극 간의 용량 결합이 증가한다. 커플링비란, CR=CIPD/(CIPD+COX)이다. 단，COX는 전하 축적층과 반도체 기판 사이의 게이트 절연막 용량이며, CIPD는 전하 축적층과 제어 게이트 전극 사이의 절연막 용량이다.
제2 문제는, FG형 구조에서는 전하 축적층을 둘러싸는 절연막의 일부에서도 결함이 생기면, 전하 축적층에 유지되는 전하가 이 결함을 통하여 유출되어, 유지해야 할 데이터가 손실되는 것이다. MONOS형 구조에서는，트랩막 자체에 전하가 축적되기 때문에, FG형 구조와 동일한 문제는 발생하지 않는다.
이상의 문제로부터, FG형 구조의 결점을 극복할 수 있는 가능성이 있는 MONOS형 구조의 메모리 셀 트랜지스터가 다시 주목받고 있다. 그러나 MONOS형 구조에서도 다음과 같은 문제점이 있다.
상술한 실시예에서 설명한 바와 같이, p형 반도체 기판(10) 위에는, 메모리 셀 트랜지스터 MT뿐만 아니라, 주변 트랜지스터 PT1 및 PT2도 형성된다. 각 주변 트랜지스터 PT1 및 PT는, 예를 들면 전원 전압 발생 회로(2), 로우 디코더(3) 및 컬럼 디코더(4)에 사용되는 트랜지스터이다. 또한, 주변 트랜지스터 PT1 및 PT2에는 메모리 셀 트랜지스터 MT와는 서로 다른 여러 가지 동작 전압값, 전류값 및 임계값이 요구된다. 이것을 실현하기 위해서, 주변 트랜지스터 PT1 및 PT2는, 필요한 특성에 따라, 예를 들면 소스/드레인 영역을 형성할 때의 불순물의 종류, 불순물을 주입할 때의 주입 에너지, 불순물량 등이 상이하다.
특히, 트랜지스터의 내압을 향상시키기 위해서 주입되는 불순물 또는 단채널(short channel) 효과의 억제 때문에 주입되는 불순물은 각 게이트 전극을 가공한 후에 실리콘 기판에 주입된다. 이 불순물의 종류 및 주입 에너지는 각 트랜지스터의 종류에 따라 상이하다. 그 때문에，트랜지스터의 종류만큼, 포토리소그래피 기술을 이용하여, 불순물을 주입하는 영역 이외를 포토레지스트로 마스크할 필요가 있다. 따라서, 게이트 가공 후, 불순물의 주입을 행할 때마다, 포토레지스트 의 도포와 박리가 반복된다. 포토레지스트의 박리는, 노광을 행한 후, 소각(애싱)하고, 웨트 에칭에 의해 행한다.
이 때, 포토레지스트를 박리하기 위해서 일반적으로 사용하는 에천트(SH액)는 포토레지스트뿐만 아니라 블록층(예를 들면, Al2O3)(16)도 에칭한다. 따라서, 포토레지스트의 박리를 위한 에칭을 행할 때마다, 각 메모리 셀 트랜지스터 MT의 게이트 전극, 특히 블록층(16)이 에칭된다. 이 상태에 대하여, 도 10을 참조하여 설명한다.
도 10은 MONOS형 구조를 갖는 MOS 트랜지스터의 단면도이다. 도시한 바와 같이, MONOS형 구조는, 게이트 절연막(54) 위에 형성된 전하 축적층(SiN막)(55), 전하 축적층(55) 위에 형성된 블록막(A12O3)(56) 및 블록막(56) 위에 형성된 제어 게이트 전극(57)을 구비하고 있다. SH액을 사용한 웨트 에칭에 노출됨으로써, 도시한 바와 같이, 각 블록막(56)의 측면이 에칭되고, 그 측면은 각 게이트 전극의 내측을 향해 만곡한 형상으로 되어 있다.
예를 들면, 각 게이트 전극의 폭(도 10에서 가로 방향의 길이)이 40㎚ 이하의 경우, 블록막(56)의 에칭량이 5㎚를 초과하면, 블록막(56)의 폭은 30㎚ 이하로 된다. 웨트 에칭에 의한 블록막(56)의 에칭량은, 웨트 에칭의 시간의 길이 및 횟수에서 결정되고, 게이트 전극의 치수가 축소되어도 일정하다. 따라서，게이트 전극의 치수가 앞으로 축소되면，게이트 전극의 치수에 대한 블록막(56)의 폭의 퍼센티지는 감소하고, 제어 게이트 전극(57)이 블록막(56)으로부터 박리된다고 하는 문 제도 생긴다. 또한，블록막(56)이 에칭되면，제어 게이트 전극(57)과 전하 축적층(55) 간의 용량 결합이 저하하고, 데이터의 기록 속도 및 소거 속도가 저하한다.
또한，각 게이트 전극의 측벽에 절연막(59)을 형성할 때에는, 블록막(56)과 절연막(59) 사이에 갭(58)이 생길 수도 있다. 이 제어 불가능한 갭(58)의 발생은 각 MOS 트랜지스터의 특성 변동이 원인으로 된다.
상술한 바와 같이, 블록막(56)이 에칭되는 것을 방지하는 수단으로서, 블록막(56)을 형성 후, 예를 들면 1000℃ 이상의 고온에서 어닐링을 행하는 방법이 있다. 이 어닐링을 행함으로써, 블록막(56)의 에칭 내성을 향상시킬 수 있다. 그러나 고온의 어닐링은 열 이력의 관점으로부터 피하는 것이 바람직하다. 고온의 어닐링에 의해, 웰 및 채널에 이미 주입한 불순물의 농도 프로파일이 변할 수도 있기 때문이다.
이러한 관점에서, 본 실시예의 구조에 따르면, 예를 들면 도 5에 도시한 바와 같이，절연막(18)을 형성함으로써, 상술한 문제를 해결할 수 있다. 즉, 본 실시예에서는, 블록층(16)의 측벽에 절연막(18)을 형성하고 있다. 그 결과, 도 6∼도 8에 도시한 공정에서, 포토레지스트(41∼43)를 제거하는 웨트 에칭은 절연막(18)에 의해 블록층(16)을 보호하는 상태에서 행해진다. 그러므로 블록층(16)을 1000℃ 이상의 고온에서 어닐링하지 않으면서 블록층(16)이 에칭되는 것을 방지할 수 있다.
따라서, 제어 게이트 전극(17)이 박리되는 것을 방지할 수 있음과 함께, 고온의 어닐링이 불필요해진다. 그러므로 NAND형 플래시 메모리의 제조 수율을 향상 할 수 있다. 예를 들면, 웰 또는 채널 내의 불순물의 확산을 방지할 수 있다. 또한, 제어 게이트 전극(17)과 전하 축적층(15) 간의 용량 결합의 저하를 억제하고, 데이터의 기록 속도 및 소거 속도의 저하를 억제할 수 있다. 더욱이，절연막(19)과 블록층(16) 사이에 갭이 생기는 것도 방지할 수 있어, 메모리 셀 트랜지스터 간의 특성 변동의 발생을 억제할 수 있다.
또한，MONOS형 구조에서는 각 메모리 셀 트랜지스터 MT에 흐르는 전류를 증가시키는 것이 바람직하다. 따라서，블록층(16), 전하 축적층(15) 및 게이트 절연막(14)을 포함하는 적층 구조의 단위 면적당 용량을 될 수 있는 한 크게 할 필요가 있다. 이를 위해서는, 블록층(16) 측으로부터의 전하 리크에 수반하는 블록층(16)의 전하 유지 특성의 악화를 허용할 수 있는 범위 내에서, 블록층(16)의 등가 산화 두께를 될 수 있는 한 얇게 하는 것이 바람직하다. 등가 산화 두께(EOT: Equivalent 0xide Thickness)는 재료를 실리콘 산화막으로 환산할 때 얻은 막 두께를 의미한다. 즉, 예를 들면 실리콘 산화막보다도 유전율이 높은 재료가 사용되면, EOT를 작게 할 수 있다. 도 10에 도시한 바와 같이，블록막(56)의 측면이 에칭되고, 그 영역에 절연막(59)이 존재하면，블록막(56)의 유전율이 실질적으로 저하하고, 등가 산화 두께는 증가하게 된다. 그러나 본 실시예에서는, 예를 들면 도 9에 도시한 바와 같이, 절연막(18)이 블록층(16)의 표면을 에칭으로부터 보호하기 때문에, 블록층(16)의 등가 산화 두께의 증가를 방지할 수 있다.
또한，절연막(18)은 메모리 셀 트랜지스터 MT의 게이트 전극의 측벽뿐만 아니라, 본 실시예와 같이 선택 트랜지스터 ST1과 ST2의 게이트 전극(20)의 측벽 및 주변 트랜지스터 PT1과 PT2의 게이트 전극(34)의 측벽에도 형성하는 것이 바람직하다. 이는，게이트 전극(20 및 34)이 불필요한 웨트 에칭에 노출되는 것을 방지할 수 있기 때문이다.
(2) NAND형 플래시 메모리의 제조 공정을 쉽게 하면서, 제조 정밀도를 향상할 수 있다.
본 실시예에 따른 구성에서, 메모리 셀 트랜지스터 MT와, 선택 트랜지스터 ST1 및 ST2와, 주변 트랜지스터 PT1 및 PT2의 절연막(18)을 동시에 형성하고 있다. 따라서，제조 공정 수의 증가를 최소한으로 억제하면서, (1)의 효과를 얻을 수 있다.
또한，절연막(18)으로서 HTO막을 이용하고 있다. 따라서，절연막(18)의 막 두께를 용이하게 제어할 수 있다. 이는 다음 효과로 이어진다. 즉, 각 게이트 전극 및 절연막(18)은, 소스·드레인 영역으로서 기능하는 불순물 확산층(13, 39 및 40)의 형성 시 이온 주입의 마스크로서 기능한다. 따라서, 소스/드레인 영역의 제조 정밀도는 각 게이트 전극의 폭과 절연막(18)의 막 두께에 의존한다. 특히, 최근의 NAND형 플래시 메모리의 게이트 전극의 폭은 매우 작아지고 있어, 예를 들면 소스 영역과 드레인 영역 간의 간격이 지나치게 근접하면 단채널 효과가 현저하게 된다.
이러한 관점에서, 본 실시예의 구조에 따르면, 절연막(18)의 존재에 의해, 절연막(18)이 존재하지 않을 경우에 비해, 소스 영역과 드레인 영역 간의 거리를 충분히 확보할 수 있다. 따라서，절연막(18)을 형성하는 것으로, 블록층(16)의 보 호뿐만 아니라, 불순물 확산층(13, 39 및 40)의 게이트 전극의 단부로부터의 거리를 정확하게 설정할 수 있다. 그러므로 NAND형 플래시 메모리의 특성을 향상할 수 있다.
[제2 실시예]
다음으로，본 발명의 제2 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다. 본 실시예는, 제1 실시예의 MONOS형 구조에서, 도 2의 전하 축적층(15)이 인접하는 메모리 셀 트랜지스터 MT 사이에 공통으로 접속된 것이다. 도 11은 본 실시예에 따른 NAND형 플래시 메모리의 메모리 셀 트랜지스터 MT의 단면도이며, 일례로서 메모리 셀 트랜지스터 MT0 및 MT1에 대하여 나타내고 있다. 물론, 그 밖의 메모리 셀 트랜지스터 MT2∼MT15도 동일한 구조이다.
도시한 바와 같이, 본 실시예에 따른 각 메모리 셀 트랜지스터 MT는, 제1 실시예에서 설명한 도 2의 구성에 대하여, 전하 축적층으로서 기능하는 절연막(15)이 인접하는 메모리 셀 트랜지스터 MT 사이에 공통으로 접속되어 있는 것이다. 그 밖의 구성은 제1 실시예와 동일하다. 따라서, 이하에서는 도 11을 참조하여 제1 실시예와 다른 점에 대해서만 설명한다.
예를 들면, 제어 게이트 전극(17)이 형성되어 있는 영역을 A1, 제어 게이트 전극(17)이 형성되지 않고 있는 영역을 A2라 부르기로 한다. 그렇게 하면，절연막(15)은, 영역 A1뿐만 아니라, 영역 A2의 게이트 절연막(14) 위에도 형성되어 있고, 양쪽 영역 A1 및 A2에서의 절연막(15)은 서로 접속되어 있다. 단，영역 A2에서의 절연막(15)은 실질적으로 전하 축적층으로서 기능하는 것이 아니고, 전하 축 적층으로서 기능하는 것은 영역 A1에서의 절연막(15)뿐이다. 또한, 절연막(19)은 영역 A2에서의 절연막(15) 위에 형성되어 있다.
도 11의 예에서, 절연막(15)의 막 두께는 영역 A1과 영역 A2에 따라 변하고, 영역 A1에서의 막 두께가 영역 A2에서의 막 두께보다도 크다. 따라서, 영역 A1과 영역 A2 간의 경계 부분에서는 절연막(15)의 표면에 단차가 생기고, 절연막(18)은 이 단차 부분의 절연막(15)의 측벽에도 형성되어 있다. 그 밖의 구성은 제1 실시예에서 설명한 바와 같다.
본 실시예에 따른 구성의 제조 공정에 관해서는, 제1 실시예에서 설명한 도 4의 각 게이트 전극의 패터닝 공정에서 절연막(15)의 에칭을 도중에 스톱시키면 된다. 그 밖의 제조 공정은 제1 실시예와 마찬가지이다. 물론, 절연막(15)의 상면에서 에칭을 스톱시켜도 된다. 이 경우에는, 영역 A1과 영역 A2에서 절연막(15)의 막 두께는 동일해진다.
본 실시예에서 설명하는 바와 같이, 복수의 메모리 셀 트랜지스터 MT가 전하 축적층(15)을 공유하는 NAND형 플래시 메모리에서도 제1 실시예에서 설명한 효과 (1) 및 (2)가 얻어진다.
즉, 본 실시예에 따른 구성에서는, 도 11에 도시한 바와 같이，전하 축적층(15)이 인접하는 메모리 셀 트랜지스터 MT 사이에 접속되어 있다. 이 경우에도, 제1 실시예와 마찬가지로，각 블록층(16)은 절연막(18)에 의해 보호되어 있다. 그 결과, 포토리소그래피 기술과 웨트 에칭을 이용한 공정을 필요 횟수 반복하여도, 각 블록층(16)의 표면이 에칭되지 않고, 제1 실시예의 효과 (1) 및 (2)가 얻어진 다.
또한，본 실시예에서는, 전하 축적층(15)이 인접하는 메모리 셀 트랜지스터 MT 사이에 공유되도록 접속되어 있다. 그러나 MONOS형 구조에서는，전하 축적층(15)은 절연 재료에 의해 형성되기 때문에, 인접하는 다른 쪽의 메모리 셀 트랜지스터 MT의 전하 축적층(l5)에 전하가 유입되지 않는다. 그 결과, 제1 실시예와 마찬가지의 동작 특성을 얻을 수 있다고 생각된다.
그러나 본 실시예의 경우에는 각 메모리 셀 트랜지스터 MT의 소스/드레인 영역을 형성할 때, 불순물은 게이트 절연막(14)뿐만 아니라, 전하 축적층(15)을 통해 p형 웰 영역(12)에도 주입된다. 그렇게 하면，이온 주입의 과정에서 이온 시드(seed)가 확산되어, 소스/드레인 영역을 설계대로 형성하는 것이 어렵다고 생각된다. 또한, 경우에 따라서는, 영역 A2의 전하 축적층(15)에 전하가 트랩되고, 각 메모리 셀 트랜지스터 MT의 특성을 열화시키는 것도 생각된다. 따라서，상술한 경우에는 제1 실시예에서 설명한 구성으로 하는 것이 바람직하다.
[제3 실시예]
다음으로，본 발명의 제3 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다. 본 실시예는 제1 실시예에서 설명한 MONOS형 구조를 NOR형 플래시 메모리에 적용한 것이다.
도 12는 본 실시예에 따른 NOR형 플래시 메모리의 블록도이다. 도시한 바와 같이, 본 실시예에 따른 NOR형 플래시 메모리는, 메모리 셀 어레이(1), 전원 전압 발생 회로(2), 로우 디코더(3) 및 컬럼 디코더(4)를 구비하고 있다. 전원 전압 발생 회로(2), 로우 디코더(3) 및 컬럼 디코더(4)는 제1 실시예에서 나타낸 것과 동일하므로 설명은 생략하고, 이하에서는 메모리 셀 어레이(1)에 대하여 설명한다.
도시한 바와 같이, 메모리 셀 어레이(1)는 매트릭스 형상으로 배치된 복수의 메모리 셀 트랜지스터 MT를 구비하고 있다. 각 메모리 셀 트랜지스터 MT는, 반도체 기판 위에 게이트 절연막을 개재하여 형성된 전하 축적층(예를 들면, 절연막)과, 이 절연막 위에 형성되고, 전하 축적층보다도 유전율이 높은 절연막과, 이 유전율이 높은 절연막 위에 형성된 제어 게이트 전극을 갖는 MONOS형 구조를 구비하고 있다. 즉, 이 메모리 셀 트랜지스터 MT는 제1 또는 제2 실시예에서 설명한 메모리 셀 트랜지스터 MT와 동일한 구조를 갖고 있다. 동일 열에 있는 각 메모리 셀 트랜지스터 MT의 드레인 영역은 비트선 BL0∼BLn 중 하나에 공통으로 접속되고, 동일 행에 있는 각 메모리 셀 트랜지스터의 제어 게이트 전극은 워드선 WL0∼WLm 중 하나에 공통으로 접속되어 있다. 또한，각 메모리 셀 트랜지스터 MT의 소스 영역은 소스선 SL에 공통으로 접속되어 있다. 즉, 이 메모리 셀 어레이(1)는, 제1 실시예에서 설명한 메모리 셀 트랜지스터 MT를 매트릭스 형상으로 배치하고, 각 메모리 셀 트랜지스터 MT마다 비트선 BL과 워드선 WL을 접속한 구성을 갖고 있다.
이 NOR형 플래시 메모리에서도 제1 실시예에서 설명한 효과 (1) 및 (2)가 얻어진다.
상술한 바와 같이, 제1∼제3 실시예에 따른 반도체 기억 장치의 경우, MONOS형 구조를 갖는 각 메모리 셀 트랜지스터의 블록층의 측벽에, 웨트 에칭 시 포토레 지스트에 관한 선택비를 보증할 수 있는 HTO막 등의 절연막을 형성하고 있다. 따라서，블록층은 웨트 에칭 시 절연막에 의해 보호될 수 있기 때문에, 블록층이 에칭되는 것을 방지할 수 있다.
그러므로 MONOS형 구조의 각 제어 게이트 전극이 박리되는 것 또는 각 블록층의 등가 산화 두께가 증가하는 것을 방지할 수 있어, 반도체 기억 장치의 특성을 향상할 수 있다.
상술한 실시예에서는 절연막(18)의 막 두께가 2㎚ 이상인 경우에 대하여 설명하였다. 그러나 절연막(18)은 각 블록층의 측면에 있기만 하면 되고, 절연막(18)의 막 두께가 2㎚ 미만이어도 절연막(18)은 블록층의 보호막으로서 기능할 수 있다.
또한，상술한 실시예에서는, 절연막(18)의 재료로서, HTO막, SiN막, SiON막 또는 TEOS막을 사용한 경우에 대해서 설명하였다. 그러나 반도체 기억 장치의 동작 특성의 관점에서는, 유전율이 더 낮은 HTO막 또는 TEOS막을 사용하는 것이 바람직하다. 특히, NAND형 플래시 메모리에서는, 최근 고집적화가 요구되고 있고, 이 요구에 수반하여, 트랜지스터를 포함하는 배선의 미세화가 진행되고 있다. 예를 들면, 게이트 전극은 최소 가공 치수를 이용하여 형성되어 있고, 게이트 전극 간격의 폭은 가능한 한 좁게 되어 있다. 그러므로 게이트 전극 간의 기생 용량의 영향이 현저하게 나타나고, 그 영향에 의해 플래시 메모리로서의 특성이 저하한다. 따라서，HTO막 또는 TEOS막을 절연막(18)의 재료로서 사용함으로써, 기생 용량을 저감할 수 있다. 그 결과, 인접하는 메모리 셀 트랜지스터 MT 간의 간섭을 억제하 고, 플래시 메모리의 동작 특성을 향상할 수 있다. 또한, 절연막(18)의 재료는, 마스크재(41~43)의 웨트 에칭 시, 마스크재(41~43)에 대하여 1:100 이상의 선택비를 갖는 재료이면 된다. 따라서，각 마스크재(41~43)로서 포토레지스트 이외의 재료를 사용하는 경우에도, 그 재료에 따라 절연막(18)의 재료를 적당히 선택하면 된다.
절연막(18)은 350℃∼550℃의 범위에서 성막이 가능한 ALD(Atomic Layer Deposition)법에 의해 성막된 측벽 산화막일 수 있다.
상술한 실시예에서는 제어 게이트 전극(17) 및 게이트 전극(20 및 34)의 재료로서 폴리실리콘을 사용한 경우에 대하여 설명하였다. 그러나 본 발명은 폴리실리콘에 제한하지 않고, 예를 들면 금속 또는 TaN 등을 재료에 사용하여도 된다. 그러나 TaN은 폴리실리콘보다도 고저항이기 때문에, 폴리실리콘, 금속 또는 TaN 등을 포함하는 금속 적층막을 사용하는 것이 바람직하다. 더욱 구체적으로는, 제어 게이트 전극(17) 및 게이트 전극(20 및 34)은 상술한 폴리실리콘층에 한정하지 않고, 질화금속막과 폴리실리콘막과의 적층막, 질화금속막, 금속막 등을 사용할 수도 있다. 금속막은 예를 들면 W로 형성하고, 질화금속막은 예를 들면 WN, TaN 또는 TiN으로 형성한다.
또한，각 선택 트랜지스터 ST1 및 ST2의 게이트 전극은, 도 13에 도시한 바와 같이, 메모리 셀 트랜지스터 MT와 마찬가지로 MONOS형 구조를 갖고 있어도 된다. 도 13은 제1 실시예의 변형에 따른 NAND형 플래시 메모리의 단면도이다.
도시한 바와 같이, 각 선택 트랜지스터 ST1 및 ST2의 게이트 전극은, 전하 축적층(15), 블록층(16) 및 제어 게이트 전극(17)의 적층 구조를 갖고 있다. 또한, 블록층(16)의 측면은 절연막(18)에 의해 피복되어 있다. 본 구성에서, 전하 축적층(15)에 전하를 주입함으로써, 각 선택 트랜지스터 ST1 및 ST2의 임계 전압이 최적인 값으로 설정된다. 물론, 본 구성에서도, 예를 들면 도 11에 도시한 바와 같이，인접하는 전하 축적층(15)끼리 접속되어 있어도 된다.
또한，본 예에서는 절연막(18)이 블록층(16)의 측면뿐만 아니라 전하 축적층(15) 및 제어 게이트 전극(17)의 측면에도 형성되어 있는 경우를 예로 설명하였다. 그러나 블록층(16)의 보호라고 하는 관점에서는, 절연막(18)은 블록층(16)의 측면에만 존재하면 충분하다. 그러나 전하 축적층(15) 및 제어 게이트 전극(17)의 측면에도 절연막(18)을 형성함으로써, 이러한 막을 웨트 에칭으로부터 보호하는 것도 가능하게 된다.
또한，상술한 실시예에서는 NAND형 플래시 메모리 및 NOR형 플래시 메모리를 예로 들어서 설명하였다. 그러나 본 발명은 예를 들면 NAND형 플래시 메모리에서 메모리 셀 트랜지스터의 수를 1개로 한 3Tr-NAND형 플래시 메모리에도 적용할 수 있다. 또한, 본 발명은 3Tr-NAND형 플래시 메모리에서 드레인 영역 측의 선택 트랜지스터 ST1을 배제한 구조를 갖는 2Tr형 플래시 메모리에도 적용할 수 있어, 적층 게이트 구조를 구비한 비휘발성 메모리 전반에 널리 적용 가능하다.
본 기술분야의 당업자라면 부가적인 장점 및 변형을 용이하게 생각해 낼 것이다. 그러므로 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 사상 또는 범위로부터 벗어나지 않는 다양한 변형이 가능하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치(NAND형 플래시 메모리)의 구성예를 도시한 블록도.
도 2는 제1 실시예에 따른 NAND형 플래시 메모리에서의 메모리 셀 어레이의 구성예를 도시한 단면도.
도 3은 제1 실시예에 따른 NAND형 플래시 메모리에서의 주변 트랜지스터의 구성예를 도시한 단면도.
도 4는 제1 실시예에 따른 NAND형 플래시 메모리의 제1 제조 공정을 설명하기 위해 도시한 단면도.
도 5는 제1 실시예에 따른 NAND형 플래시 메모리의 제2 제조 공정을 설명하기 위해 도시한 단면도.
도 6은 제1 실시예에 따른 NAND형 플래시 메모리의 제3 제조 공정을 설명하기 위해 도시한 단면도.
도 7은 제1 실시예에 따른 NAND형 플래시 메모리의 제4 제조 공정을 설명하기 위해 도시한 단면도.
도 8은 제1 실시예에 따른 NAND형 플래시 메모리의 제5 제조 공정을 설명하기 위해 도시한 단면도.
도 9는 제1 실시예에 따른 NAND형 플래시 메모리의 제6 제조 공정을 설명하기 위해 도시한 단면도.
도 10은 MONOS형 구조를 갖는 MOS 트랜지스터의 구성예를 도시한 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 기억 장치(NAND형 플래시 메모리)에서의 메모리 셀 트랜지스터의 구성예를 도시한 단면도.
도 12는 본 발명의 제3 실시예에 따른 반도체 기억 장치(NOR형 플래시 메모리)의 구성예를 도시한 블록도.
도 13은 제1 실시예에 따른 NAND형 플래시 메모리의 다른 구성예를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: p형 기판
11: n형 웰
12: p형 웰
13: n+형 불순물 확산층
14: 게이트 절연막
15: 전하 축적층
16: 블록층
17: 제어 게이트 전극
20: 게이트 전극

Claims (20)

  1. 반도체 기억 장치의 제조 방법으로서,
    반도체 기판의 제1 영역 위에 제1 게이트 절연막을 개재하여 전하 축적층, 블록층 및 TaN, TiN 및 WN 중 하나를 포함하는 제어 게이트 전극을 구비한 제1 게이트 전극을 형성하는 단계와,
    상기 반도체 기판의 제2 영역 위에 제2 게이트 절연막을 개재하여 제2 게이트 전극을 형성하는 단계와,
    750℃보다 낮은 온도에서 고온 산화(HTO)법 또는 원자층 증착(ALD)법을 이용하여 상기 제1 게이트 전극의 측면 및 상면 위에, 그리고 상기 제2 게이트 전극의 측면 및 상면 위에 보호 절연막을 형성하는 단계와,
    상기 제1 영역 내의 상기 보호 절연막을 노출시키면서 상기 제2 영역 내의 상기 보호 절연막을 피복하도록 포토레지스트를 형성하는 단계와,
    상기 포토레지스트 및 상기 제1 게이트 전극을 마스크로서 사용하여 상기 반도체 기판의 상기 제1 영역에 불순물을 주입하는 단계와,
    상기 제1 게이트 전극의 측면 및 상면 위의, 그리고 상기 제2 게이트 전극의 측면 및 상면 위의 상기 보호 절연막을 남기면서, H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 상기 포토레지스트를 제거하는 단계를 포함하고,
    상기 보호 절연막은 상기 혼합 용액을 사용하는 웨트 에칭 조건하에서 상기 포토레지스트에 대하여 1:100 이상의 에칭 선택비를 갖는, 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 게이트 전극을 형성하는 단계는,
    상기 제1 게이트 절연막 위에 상기 전하 축적층으로서 기능하는 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 위에 상기 블록층으로서 기능하는 제2 절연막을 형성하는 단계와,
    상기 제2 절연막 위에 상기 제어 게이트 전극으로서 기능하는 도전막을 형성하는 단계와,
    상기 도전막과 상기 제1 및 제2 절연막을 상기 제1 게이트 전극의 패턴으로 패터닝하는 단계를 포함하고,
    상기 패터닝은 상기 제1 게이트 절연막의 일부가 제거될 때까지 수행하는, 반도체 기억 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 게이트 전극의 아래 부분에서 더 두껍고, 그 외의 부분에서 더 얇은, 반도체 기억 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 게이트 전극을 형성하는 단계는,
    상기 제1 게이트 절연막 위에 상기 전하 축적층으로서 기능하는 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 위에 상기 블록층으로서 기능하는 제2 절연막을 형성하는 단계와,
    상기 제2 절연막 위에 상기 제어 게이트 전극으로서 기능하는 도전막을 형성하는 단계와,
    상기 도전막과 상기 제2 절연막을 상기 제1 게이트 전극의 패턴으로 패터닝하는 단계를 포함하고,
    상기 패터닝은 상기 제1 절연막의 일부가 제거될 때까지 수행하는, 반도체 기억 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 절연막은 상기 제2 게이트 전극의 부분에서 더 두껍고, 그 외의 부분에서 더 얇은, 반도체 기억 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 전하 축적층은 실리콘 산화막보다 유전율이 높은 고유전율막을 포함하고,
    상기 고유전율막은, A12O3, MgO, SrO, BaO, TiO, Ta2O5, BaTiO3, BaZrO, ZrO2, HfO2, Y2O3, ZrSiO, HfSiO 및 LaAlO 중 적어도 하나로 형성하고,
    상기 전하 축적층은, SiN막, 상기 고유전율막 및 SiN막이 순서대로 적층되는 구조와, HfAlO막, 상기 고유전율막 및 SiN막이 순서대로 적층되는 구조와, SiN막, 상기 고유전율막 및 HfAlO막이 순서대로 적층되는 구조와, HfAlO막, 상기 고유전율막 및 HfAlO막이 순서대로 적층되는 구조 중 하나를 포함하는, 반도체 기억 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 블록층은, 실리콘 산화막보다도 유전율이 높은 고유전율막과, 상기 실리콘 산화막 및 상기 고유전율막을 포함하는 적층막 중 하나이고,
    상기 고유전율막은, A12O3, MgO, SrO, SiN, BaO, TiO, Ta2O5, BaTiO3, BaZrO, ZrO2, HfO2, Y2O3, ZrSiO, HfSiO 및 LaAlO 중 적어도 하나로 형성하고,
    상기 적층막은, 상기 실리콘 산화막, 상기 고유전율막 및 상기 실리콘 산화막이 순서대로 적층되는 구조와, 상기 실리콘 산화막 및 상기 고유전율막이 순서대로 적층되는 구조와, 상기 고유전율막 및 상기 실리콘 산화막이 순서대로 적층되는 구조와, 상기 고유전율막, 상기 실리콘 산화막 및 상기 고유전율막이 순서대로 적층되는 구조 중 하나를 포함하는, 반도체 기억 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 보호 절연막의 막 두께는 2 내지 10㎚인, 반도체 기억 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 영역 위에 상기 제1 게이트 절연막을 개재하여 제3 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제3 게이트 전극은 상기 제어 게이트 전극으로서 기능하는 도전막으로 형성하는, 반도체 기억 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 영역 위에 상기 제1 게이트 절연막을 개재하여 제3 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제3 게이트 전극은 상기 전하 축적층으로서 기능하는 제1 절연막, 상기 블록층으로서 기능하는 제2 절연막 및 상기 제어 게이트 전극으로서 기능하는 도전막으로 형성하는, 반도체 기억 장치의 제조 방법.
  11. 반도체 기억 장치의 제조 방법으로서,
    반도체 기판의 제1 영역 위에 제1 게이트 절연막을 개재하여 전하 축적층, 블록층 및 TaN, TiN 및 WN 중 하나를 포함하는 제어 게이트 전극을 구비한 복수의 제1 게이트 전극을 형성하는 단계와,
    상기 반도체 기판의 제2 영역 위에 제2 게이트 절연막을 개재하여 복수의 제2 게이트 전극을 형성하는 단계와,
    750℃보다 낮은 온도에서 고온 산화(HTO)법 또는 원자층 증착(ALD)법을 이용하여, 상기 제2 게이트 전극들의 측면 위에, 상기 제1 게이트 전극들의 측면 간에 간격들을 두고, 상기 제1 게이트 전극들의 측면 및 상면 위에, 그리고 상기 제2 게이트 전극들의 측면 및 상면 위에 보호 절연막을 형성하는 단계와,
    상기 제1 영역 내의 상기 보호 절연막을 노출시키면서 상기 제2 영역 내의 상기 보호 절연막을 피복하도록 제1 포토레지스트를 형성하는 단계와,
    상기 제1 포토레지스트 및 상기 복수의 제1 게이트 전극을 마스크로서 사용하여 상기 반도체 기판의 상기 제1 영역에 불순물을 주입하는 단계와,
    상기 제1 게이트 전극들의 측면 및 상면 위의, 그리고 상기 제2 게이트 전극들의 측면 및 상면 위의 상기 보호 절연막을 남기면서, H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 상기 제1 포토레지스트를 제거하는 단계와,
    상기 제2 영역 내의 상기 보호 절연막을 노출시키면서 상기 제1 영역 내의 상기 보호 절연막을 피복하도록 제2 포토레지스트를 형성하는 단계와,
    상기 제2 포토레지스트 및 상기 복수의 제2 게이트 전극을 마스크로서 사용하여 상기 반도체 기판의 상기 제2 영역에 불순물을 주입하는 단계와,
    상기 제1 게이트 전극들의 측면 및 상면 위의, 그리고 상기 제2 게이트 전극들의 측면 및 상면 위의 상기 보호 절연막을 남기면서, H2SO4와 H2O2의 혼합 용액을 사용하는 웨트 에칭으로 상기 제2 포토레지스트를 제거하는 단계를 포함하고,
    상기 보호 절연막은 상기 혼합 용액을 사용하는 웨트 에칭 조건하에서 상기 제1 및 제2 포토레지스트에 대하여 1:100 이상의 에칭 선택비를 갖는, 반도체 기억 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 복수의 제1 게이트 전극을 형성하는 단계는,
    상기 제1 게이트 절연막 위에 상기 전하 축적층으로서 기능하는 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 위에 상기 블록층으로서 기능하는 제2 절연막을 형성하는 단계와,
    상기 제2 절연막 위에 상기 제어 게이트 전극으로서 기능하는 도전막을 형성하는 단계와,
    상기 도전막과 상기 제1 및 제2 절연막을 상기 복수의 제1 게이트 전극의 패턴으로 패터닝하는 단계
    를 포함하고,
    상기 패터닝은 상기 제1 게이트 절연막의 일부가 제거될 때까지 수행하는, 반도체 기억 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 게이트 절연막은 상기 복수의 제1 게이트 전극의 아래 부분에서 더 두껍고, 상기 복수의 제1 게이트 전극 사이의 부분에서 더 얇은, 반도체 기억 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 복수의 제1 게이트 전극을 형성하는 단계는,
    상기 제1 게이트 절연막 위에 상기 전하 축적층으로서 기능하는 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 위에 상기 블록층으로서 기능하는 제2 절연막을 형성하는 단계와,
    상기 제2 절연막 위에 상기 제어 게이트 전극으로서 기능하는 도전막을 형성하는 단계와,
    상기 도전막과 상기 제2 절연막을 상기 복수의 제1 게이트 전극의 패턴으로 패터닝하는 단계
    를 포함하고,
    상기 패터닝은 상기 제1 절연막의 일부가 제거될 때까지 수행하는, 반도체 기억 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 절연막은 상기 복수의 제2 게이트 전극의 아래 부분에서 더 두껍고, 상기 복수의 제1 게이트 전극 사이의 부분에서 더 얇은, 반도체 기억 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 전하 축적층은 실리콘 산화막보다 유전율이 높은 고유전율막을 포함하고,
    상기 고유전율막은, A12O3, MgO, SrO, BaO, TiO, Ta2O5, BaTiO3, BaZrO, ZrO2, HfO2, Y2O3, ZrSiO, HfSiO 및 LaAlO 중 적어도 하나로 형성하고,
    상기 전하 축적층은, SiN막, 상기 고유전율막 및 SiN막이 순서대로 적층되는 구조와, HfAlO막, 상기 고유전율막 및 SiN막이 순서대로 적층되는 구조와, SiN막, 상기 고유전율막 및 HfAlO막이 순서대로 적층되는 구조와, HfAlO막, 상기 고유전율막 및 HfAlO막이 순서대로 적층되는 구조 중 하나를 포함하는, 반도체 기억 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 블록층은, 실리콘 산화막보다도 유전율이 높은 고유전율막과, 상기 실리콘 산화막 및 상기 고유전율막을 포함하는 적층막 중 하나이고,
    상기 고유전율막은, A12O3, MgO, SrO, SiN, BaO, TiO, Ta2O5, BaTiO3, BaZrO, ZrO2, HfO2, Y2O3, ZrSiO, HfSiO 및 LaAlO 중 적어도 하나로 형성하고,
    상기 적층막은, 상기 실리콘 산화막, 상기 고유전율막 및 상기 실리콘 산화막이 순서대로 적층되는 구조와, 상기 실리콘 산화막 및 상기 고유전율막이 순서대로 적층되는 구조와, 상기 고유전율막 및 상기 실리콘 산화막이 순서대로 적층되는 구조와, 상기 고유전율막, 상기 실리콘 산화막 및 상기 고유전율막이 순서대로 적층되는 구조 중 하나를 포함하는, 반도체 기억 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 보호 절연막의 막 두께는 2 내지 10㎚인, 반도체 기억 장치의 제조 방법.
  19. 제11항에 있어서,
    상기 반도체 기판의 상기 제1 영역 위에 상기 제1 게이트 절연막을 개재하여 제3게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제3 게이트 전극은 상기 제어 게이트 전극으로서 기능하는 도전막으로 형성하는, 반도체 기억 장치의 제조 방법.
  20. 제11항에 있어서,
    상기 반도체 기판의 상기 제1 영역 위에 상기 제1 게이트 절연막을 개재하여 제3 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제3 게이트 전극은 상기 전하 축적층으로서 기능하는 제1 절연막, 상기 블록층으로서 기능하는 제2 절연막 및 상기 제어 게이트 전극으로서 기능하는 도전막으로 형성하는, 반도체 기억 장치의 제조 방법.
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