KR100884151B1 - 반도체 장치, 반도체 장치 제조 방법 및 플래쉬 메모리어레이 동작 방법 - Google Patents
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Abstract
플래쉬 메모리 장치 구조 및 그의 제조 방법이 개시된다. 플래쉬 메모리 장치는 실리콘-온-절연체(SOI) 기판 상에 제조된다. SOI 기판의 얕은 트렌치 격리(STI) 영역 및 매립 산화물층은 인접 장치들을 서로 격리시키는데 이용된다. 제조 방법은 보다 적은 수의 리소그래피 마스크를 필요로 하고, 독립형 플래쉬 메모리 장치, 내장형 플래쉬 메모리 장치 및 SoC(System on Chip) 플래쉬 메모리 장치로 구현된다.
Description
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 여러 제조 단계 중의 내장형 플래쉬 메모리 장치의 단면도,
도 11은 본 발명의 실시예에 따라 제조된 내장형 플래쉬 메모리 장치의 평면도,
도 12는 도 11에 도시된 플래쉬 메모리 어레이 영역의 일부를 나타내는 단면도.
서로 다른 도면의 대응하는 참조 번호 및 기호는 다른 언급이 없다면 동일한 부분을 지칭한다. 도면들은 바람직한 실시예의 관련 측면을 명확하게 나타내도록 도시되었으며, 반드시 실제 축적대로 도시된 것은 아니다.
본 발명은 전반적으로 반도체 장치의 제조에 관한 것이며, 보다 구체적으로 는 플래쉬 메모리 장치(flash memory devices)를 제조하는 방법 및 그에 대한 구조에 관한 것이다.
반도체 장치는 많은 전자 제품 및 다른 응용에 이용된다. 반도체 장치는 집적 회로 형성을 위해 반도체 웨이퍼 상에 다양한 유형의 박막 물질을 증착하고 박막 물질을 패터닝함으로써 반도체 웨이퍼 상에 형성되는 집적 회로를 구비한다.
반도체 장치의 한가지 유형으로는 메모리 장치가 있으며, 메모리 장치에서는 전형적으로 데이터가 로직 "0" 또는 "1"로서 저장된다. 메모리 장치는 정적(static)이거나 동적(dynamic)이다. 동적 메모리 장치는 데이터를 "기억"하기 위해 리프레쉬될 필요가 있지만, 정적 메모리 장치는 저장된 데이터를 유지시키기 위해 리프레쉬될 필요가 없다.
본 분야에 있어서 비 휘발성 메모리(Non-Volatile Memory : NVM) 장치라고 불리우는 정적 메모리 장치의 한가지 유형으로는 플래쉬 메모리 장치가 있다. 플래쉬 메모리 장치는 전기적으로 소거가능하며 프로그램가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory : EEPROM)로서, 이러한 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템 및 메모리 스틱(memory stick)에 통상적으로 이용되지만, 다른 응용에도 또한 이용될 수 있다. 플래쉬 메모리 장치는 저장된 데이터를 유지하기 위한 전력을 필요로 하지 않으며, 전원이 접속 해제된 경우에도 데이터를 유지시킨다. 플래쉬 메모리 장치에서는, 예로서 내부 회로 배선(in-circuit wiring)을 이용하여 전체 칩에 전계를 인가함으로서 칩의 사전결정된 섹션 또는 블럭을 소거한다.
플래쉬 메모리 장치는, 전형적으로, 플래쉬 메모리 셀들의 어레이를 구비한다. 플래쉬 메모리 셀에서는 플래쉬 메모리 셀 어레이에 결합된 워드라인 및 비트라인 어레이가 데이터를 프로그래밍하고 검색하기 위한 액세스를 할 수 있다. 각 플래쉬 메모리 셀은 부동 게이트와 제어 게이트를 구비하는데, 이들은 얇은 절연체에 의해 분리된다. 플래쉬 메모리 셀은 제어 게이트에 전압을 인가함으로써 프로그래밍된다. 플래쉬 메모리 셀은 플로팅 게이트 내에 전하를 저장하고, 채널 또는 소스 및 드레인 영역으로부터의 파울러-노드하임(Fowler-Nordheim) 터널링 또는 채널 핫 전자 주입을 이용하여 프로그래밍된다.
최근의 플래쉬 메모리 응용은 "내장형 플래쉬 메모리"와, 시스템 온 칩(System on Chip : SoC) 장치를 포함하며, 플래쉬 메모리 셀 어레이와 플래쉬 메모리 셀을 위한 주변 회로는 단일의 칩 또는 집적 회로 상에 형성된다. 주변 회로는 고전압 회로, 마이크로제어기 또는 프로세서를 위한 로직 회로 및 다른 유형의 장치를 포함할 수 있는데, 다른 유형의 장치는 트랜지스터, 다이오드, 밴드갭 장치(bandgap device), 커패시터, 인덕터 및 선형 장치를 구비하지만, 주변 회로에 포함될 수도 있다.
내장형 플래쉬 메모리 장치 및 SoC 장치는 제조가 보다 어려우며, 그들을 생산하기 위해서는 보다 많은 제조 프로세스 단계 및 리소그래픽 마스크를 필요로 한다.
본 분야에 필요한 것은, 전용 리소그래픽 마스크와, 칩의 플래쉬 메모리 부분을 위한 프로세싱 단계가 보다 줄어든 내장형 플래쉬 메모리 장치의 개선된 제조 방법 및 그의 구조이다.
또한, 플래쉬 메모리는 비교적 신규한 기술이며, 그 산업의 오늘날의 고안에서는 플래쉬 메모리 셀의 크기를 추가 감소시키는데 한계가 있다. 플래쉬 메모리는, 예를 들어, DRAM과 같은 메모리의 전통적인 형성보다 제조 비용이 비싸다.
따라서, 본 분야에 필요한 것은 제조 원가가 낮고 크기가 줄어든 개선된 플래쉬 메모리 고안이다.
실리콘-온-절연체(Silicon-on-Insulator : SOI) 기판은 반도체 산업에서 플래쉬 메모리 장치와는 다른 장치에 이용되어, SoC 응용에 있어서 고성능 및 낮은 전력 낭비를 달성하였다. 예를 들어, International Business Machines(IBM) Corporation에 의한 PowerPCTM microprocessor가 SOI 기판 상에 제조된다. 그러나, SOI 기판은 아직 플래쉬 메모리 장치에 성공적으로 이용되지 못하고 있는데, 그 이유는 플래쉬 메모리 셀의 성능 및 신뢰성에 악 영향을 주는 부동 바디 효과(floating body effect) 때문이며, 이에 대한 것은 후술할 것이다.
따라서, 본 분야에 필요한 것은, 전력 낭비가 낮고 성능이 증가되도록 SoC 장치를 위한 SOI 기판 상에 플래쉬 메모리 장치를 집적화하는 수단이다.
본 발명의 바람직한 실시예에 의해 이들 문제 및 다른 문제가 전반적으로 해결되거나 방지되며, 기술적 장점이 달성된다. 본 발명의 바람직한 실시예에서는, 플래쉬 메모리 셀이 SoC 응용을 위해 SOI 기판 상에 형성된다. SOI 기판의 매립 산화물은 인접 플래쉬 메모리 셀의 격리를 촉진하기 위해 이용된다. 플래쉬 메모리 셀의 웰이 바이어싱되어, GIDL 누설을 감소시키고, 보다 나은 격리 및 신뢰성을 달성하고, 성능을 개선시킨다.
본 발명의 바람직한 실시예에 따르면, 반도체 장치는 기판을 구비한 SOI 기판, 기판 상에 배치된 매립 절연층, 및 매립 절연층상에 배치된 반도체 물질층을 포함한다. 반도체 장치는 반도체 물질층에 배치된 다수의 격리 영역을 포함하는데, 각 격리 영역은 반도체 물질층을 완전히 통과하여 연장된다. 반도체 장치는 SOI 기판 상에 형성된 다수의 플래쉬 메모리 셀을 포함하는데, 각 플래쉬 메모리 셀은 바디를 가지며, 다수의 플래쉬 메모리 셀은 로우(row) 및 컬럼(column) 어레이로 배열된다. 플래쉬 메모리 셀의 각 컬럼은 반도체 층의 연속 영역에 형성되고, 격리 영역에 의해 플래쉬 메모리의 인접 컬럼으로부터 분리되며, 그에 따라 소정 컬럼에 있는 각 플래쉬 메모리의 바디는 그 컬럼에 있는 각각의 다른 플래쉬 메모리 셀의 바디에 전기적으로 결합되지만, 다른 컬럼에 있는 각 플래쉬 메모리 셀의 바디로부터는 전기적으로 절연된다.
본 발명의 다른 바람직한 실시예에 따르면, 반도체 장치를 제조하는 방법은, 기판을 포함하는 SOI 기판과, 기판 상에 배치된 매립 절연층 및 매립 절연층상에 배치된 반도체 물질층을 제공하는 것을 포함한다. 다수의 격리 영역은 반도체 물질층에 형성되고, 각 격리 영역은 반도체 물질층을 완전히 통과하여 연장된다. 플래쉬 메모리 셀의 로우 및 컬럼 어레이는 SOI 기판 상에 형성되고, 각 플래쉬 메모리 셀은 바디를 포함하며, 플래쉬 메모리 셀의 각 컬럼은 반도체층의 연속적 영역에 형성되고 격리 영역에 의해 플래쉬 메모리 셀의 인접 컬럼으로부터 분리된다. 플래쉬 메모리 셀의 각 컬럼에 전기적 접속이 제공되어 임의 컬럼에 있는 각 플래쉬 메모리 셀의 바디는 플래쉬 메모리 셀의 다른 컬럼에 대해 독립적으로 바이어싱될 수 있다.
본 발명의 또 다른 바람직한 실시예에 따르면, 플래쉬 메모리 어레이를 작동시키는 방법은 로우 및 컬럼으로 배열된 플래쉬 메모리 셀의 어레이를 제공하는 것을 포함하며, 각 플래쉬 메모리 셀은 바디를 가지며, 플래쉬 메모리 셀의 각 컬럼은 매립 절연체 위에 놓인 반도체의 연속 영역에 형성된다. 각 컬럼은 격리 영역에 의해 플래쉬 메모리 셀의 인접 컬럼으로부터 분리된다. 플래쉬 메모리 셀은 컬럼들중 한 컬럼에서 선택되고, 컬럼들 중 한 컬럼에 있는 각 플래쉬 메모리 셀의 바디에 제 1 전압이 인가된다. 컬럼들 중 한 컬럼에 바로 인접한 소정 컬럼에 있는 각 플래쉬 메모리 셀의 바디에 제 2 전압이 인가되고, 선택된 플래쉬 메모리 셀이 액세스된다.
본 발명의 바람직한 실시예의 장점은 스케일링이 가능하고 개선된 성능을 가진 플래쉬 메모리 셀 고안을 제공하는 것을 포함한다. 본 명세서에서 설명한 플래쉬 메모리 장치를 제조하는 신규한 방법 및 그의 구조에서는 제조 프로세서 단계들의 수가 감소되고, 요구되는 리소그래피 마스크의 수가 보다 줄어들며, 제조 원가가 감소된다. 성능 향상을 위해 SOI 기판을 이용하는 내장형 플래쉬 메모리 장치 및 SoC 장치는 본 명세서에서 설명한 구조 및 방법을 이용하여 제조된다. 플래쉬 메모리 셀은 트윈(twin) 웰 또는 트리플(triple) 웰을 구비한다.
상기에서는 이하의 본 발명의 상세한 설명을 보다 잘 이해시키기 위해 본 발명의 실시예의 특징 및 기술적 장점을 보다 넓게 약술하였다. 본 발명의 청구항들의 주제를 형성하는 본 발명의 실시예의 추가적인 특징 및 장점은 이하에서 설명될 것이다. 당업자라면, 개시된 개념 및 특정 실시예가 본 발명과 동일한 목적을 실행하는 다른 구조 또는 프로세스를 정정하거나 고안하기 위한 기초로서 쉽게 이용될 수 있음을 알 것이다. 당업자라면, 그러한 등가의 구성이 첨부된 청구항에 설명된 본 발명의 사상 및 범주를 벗어나지 않음을 알 것이다.
첨부된 도면과 함께 이하의 설명을 참조한다면, 본 발명 및 그의 장점에 대해 보다 완벽하게 이해할 것이다.
본 명세서의 바람직한 실시예의 제조 및 이용을 이하에서 상세히 설명할 것이다. 그러나, 본 발명이 특정 상황의 폭넓은 변형으로 구현될 수 있는 응용 가능한 신규한 개념을 제공함을 알아야 한다. 설명된 특정 실시예는 본 발명을 제조하고 이용한 특정 방식을 단지 예시한 것으로 본 발명의 범주를 제한하기 위한 것은 아니다.
플래쉬 메모리 장치는, 전형적으로 벌크 기판(bulk substrate)에서 트리플 웰 구성(triple well configuration)을 이용하여 형성되고, 기판은 제 1 도펀트 유형, 예를 들어, P형을 가지며 제 1 웰로 간주되고, 제 2 웰은 제 2 도펀트 유형, 예를 들어, N형 웰로서, 기판에 형성되며, 제 3 웰은 제 2 웰내에 형성되는 제 1 도펀트 유형, 예를 들어, P형 웰이다. 이와 달리, 제 1 웰과 제 3 웰은 N형으로 구성되며, 제 2 웰은, 예를 들어, P형으로 구성된다. 플래쉬 메모리 장치의 제 3 웰은, 당 분야에서 예를 들어, "바디"라고 지칭되기도 한다.
플래쉬 메모리 장치 제조에서는, 인접한 제 3 웰, 예를 들어, 상술한 제 1 예시의 P-웰을 격리하는 것이 필요하다. 2005년 6월 21일 발행된 Shum등에 의한 "One Transistor Flash Memory Cell"이란 제목의 미국특허번호 제6,909,139호에는 EEPROM의 P-웰이 깊은 트렌치에 의해 서로 격리되는 플레시 메모리 고안이 개시되어 있으며, 그 특허는 본 명세서에서 참조로서 인용된다. 그러나, 이러한 방법은 깊은 트렌치를 패터닝하기 위해 추가적인 리소그래피 마스크를 필요로 하고, 깊은 트렌치를 에칭하고 절연 물질로 깊은 트렌치를 충진하기 위해 추가적인 에칭 및 침착 단계를 필요로 하며, 그에 따라 원가를 증가시키고 제조 프로세스에 대한 복잡도를 증가시킨다.
P-웰을 격리시키기 위한 다른 방법은 2002년 8월 20일자 발행된 HU등에 의한 "Non-Volatile Memory, Method of Manufacture, and Method of Programming"란 제목의 미국특허번호 제6,438,030호에 개시되어 있으며, 그 특허는 본 명세서에서 참조로서 이용된다. 얕은 또는 깊은 트렌치 격리가 이용되어 메모리 셀의 P-웰을 격리시킨다. 그러나, 이 고안의 P-웰은 너무 얕고, 플래쉬 메모리 작동을 위해 예를 들어, 약 12 볼트 이상의 높은 접합 항복 전압을 필요로 하는 고 전압(HV) 장치 고안과 호환되지 못한다. 그에 따라, 이러한 종래 기술의 고안은 높은 접합 항복 전압을 전달하기 위해, 예를 들어, n 채널 전계 효과 트랜지스터(NFET)와 p 채널 전 계 효과 트랜지스터(PFET)를 위한 2개의 HV 웰을 형성하도록 2개의 추가적인 HV 웰 마스크를 요구한다.
IEEE, 1998년 IEDM 98의 983-986 페이지에 공개된 "An Advanced Flash Memory Technology on SOI"란 제목의 논문에서는 플래쉬 메모리 셀이 SOI 기판을 이용하여 형성되며, 그 논문은 본 명세서에서 참조로서 인용된다. LOCOS(LOCal Oxidation of Silicon)형 격리가 이용되며, DiNOR-유형 바이어스(낮은 Vt 상태로 기록 및 높은 Vt 상태에서의 FN-FN 소거에 있어서 드레인-측면 바이어스)에 따라 열적 성장한 실리콘 이산화물의 두꺼운 층이 인접 장치를 분리시키는데 이용된다. 그러나, 이러한 구조는 SOI 기판에 매립 산화물(BOX)의 상부 상에 형성된 부동 바디를 수반한다. 부동 바디는 공통 P-웰(예를 들어, 제 3 웰 또는 플래쉬 메모리 셀의 바디)에 접속되지 않는다. 즉, 플래쉬 메모리 셀의 P-웰은 바이어싱되지 않는다. SOI(예를 들어, BOX와 STI의 조합)는 P-웰을 절연시킴으로서, 플래쉬 셀이, 예를 들어, 전기적으로 부동 상태인 부동 P-웰을 갖게 한다. 이러한 부동 바디는 핫 홀(hot hole)을 생성시키고, 신뢰성과 관련된 용량성 결합에 의해 충전될 수 있다. 핫 홀이 생성되면 터널 산화물 열화로 인해 장치 고장을 일으킨다.
부동 바디로 인한 문제점은 Chan에 의한 논문인 "Effects of Floating Body on Double Polysilicon Partially Depleted SOI Nonvolatile Memory Cell," IEEE Electron Device Letters, 2003, pp. 1-3, 0741-3103/03, IEEE에 설명되어 있으며, 이 논문은 본 명세서에서 참조로서 인용된다. 부동 바디 효과가 감지되면, 드레인 전류값에 불안정성을 나타내고 프로그래밍시에 외부 핫-정공 게이트 전류값에 불안정성을 나타내어, 플래쉬 메모리 셀에 대한 판독 및 기록 동작에 좋지 않은 영향을 준다.
본 분야에 필요한 것은 부동 바디 효과를 방지하며 플래쉬 메모리 장치의 P-웰을 격리시키는 수단으로서, 격리 형성은 비싸지 않고 복잡도가 낮다. 또한, 필요한 것은 (예를 들어, 약 12V의 동작 전압보다 큰) 고 전압 CMOS 장치를 포함하는 내장형 플래쉬 메모리 장치에 집적화될 수 있는 그러한 격리를 형성하는 수단이다.
본 발명의 실시예는 SOI 기판 상에 형성된 플래쉬 메모리 장치에 대한 제조 프로세스 및 구조를 제공한다. 이러한 제조 프로세스 흐름은 보다 효율적이고 원가가 낮으며, 리소그래피 마스크의 개수 및 제조 프로세스 단계의 수가 적고, 플래쉬 메모리 셀의 크기를 추가로 줄일 수 있는 기능을 제공한다. SOI 기판 상에 형성된 플래쉬 메모리 셀의 바디 또는 웰은 바이어싱되며, 그에 따라 부동 바디 효과가 방지된다.
본 발명은 내장형 플래쉬 메모리 장치에 구현되는 특정 상황에서의 바람직한 실시예에 대해 설명될 것이다. 그러나, 본 발명은, 예를 들어, 빌트-인(built-in) 또는 온-칩 지원 회로와 장치를 갖지 않은 독립형 플래쉬 메모리 어레이와 같은 다른 응용에 적용될 수도 있다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 여러 제조 단계의 반도체 장치(100)의 단면도이다. 먼저, SOI 기판(102)을 구비한 워크피스(workpiece)(102)를 제공한다. SOI 기판(102)은, 바람직하게, 예를 들어, 매립 산화물 층(106)에 부착된 실리콘을 포함하는 제 1 반도체 물질층(104)을 포함한다. 매립 산화물층(106)은 실리콘 이산화물 또는 다른 절연 물질을 포함하며, 본 명세서에서는 매립 절연층이라고 한다. 제 2 반도체 물질층(108)은, 도시된 바와 같이, 매립 산화물층(106)의 다른 측면상에 배치된다. 제 2 반도체 물질층(108)은, 전형적으로, 예를 들어, 제 1 반도체 물질층(104)보다 더 얇다. 반도체 물질층(104,108)은, 예를 들어, Si, SiGe, Ge 또는 다른 반도체 물질이나 반도체 물질의 조합으로 이루어질 수 있다.
제 1 반도체 물질층(104)은 약 400㎛ 이상의 두께로 이루어진 기판을 포함하고, 매립 산화물층(106)은 약 0.3㎛ 이하의 두께로 이루어지며, 제 2 반도체 물질층(108)은 약 0.2㎛ 이하의 두께로 이루어지지만, 이 층들은 그외의 다른 치수로 이루어질 수도 있다. 제 2 반도체 물질층(108)은, 예를 들어, 그의 두께에 따라 부분적으로 공핍되거나 전체적으로 공핍된다. 예를 들어, 일반적으로 두꺼운 층(108)은 부분 공핍 SOI인 것으로 간주되고, 얇은 층(108)은 전체 공핍 SOI인 것으로 간주된다. 제 1 반도체 물질층(104)과 제 2 반도체 물질층(108)에는 도펀트가 주입되며, 예를 들어, 그들은 N형 또는 P형일 수 있다. 도시된 예시에서, 제 1 반도체 물질층(104)과 제 2 반도체 물질층(108)은 N채널 플래쉬 메모리를 형성하기 위해 P-형이다. 그러나, 본 발명의 실시예들은, 예를 들어, P-채널 플래쉬 메모리 장치를 형성하는 N-형 층(104,108)으로 이루어질 수 있다.
패드 산화물(110)과 패드 질화물(112)을 제 2 반도체 물질층(108) 위에 형성한다. 패드 산화물(110)은 약 5㎚의 두께로 이루어지며, 패드 질화물(112)은, 예를 들어, 약 100 내지 150㎚로 이루어질 수 있지만, 그와 달리, 패드 산화물(110)과 패드 질화물(112)은 다른 치수로 이루어질 수 있다.
반도체 장치는 제 1 영역(114)과 제 2 영역(116)을 포함한다. 제 1 영역(114)은 주변 장치가 형성될 영역을 포함하며, 제 2 영역(116)은 플래쉬 메모리 셀이 형성될 영역을 포함한다. 주변 장치는, 예를 들어, 플래쉬 메모리 셀을 위한 지원 회로 및 장치를 포함한다. 주변 장치는, 예를 들어, 마이크로제어기나 프로세서, 고전압 장치, 저전압 장치, 전력 장치, 플래쉬 메모리 셀에 대한 판독 및 기록을 위한 제어 장치, 및/또는 그의 조합을 위한 로직과 같은 로직 장치를 포함한다. 제 1 영역(114)의 주변 장치는 제 2 영역(116)의 플래쉬 메모리 셀에 동작 가능하게 결합된다. 일부 실시예에 있어서, 주변 장치는, 예를 들어, 플래쉬 메모리 셀로/로부터의 정보 액세스와 관련없는 기능을 수행한다.
제 2 영역(116)의 플래쉬 메모리 셀은 로우 및 컬럼 어레이로 형성될 것이며, 워드 라인 및 비트 라인이라고 하는 로우 및 컬럼으로 배열된 도전 라인을 이용하여 어드레싱될 것이다. 플래쉬 메모리 셀의 각 컬럼은 제 2 반도체 물질층(108)의 연속 영역 내에 형성되고, 격리 영역에 의해 플래쉬 메모리 셀의 인접 컬럼으로부터 분리되며, 그에 따라 소정 컬럼의 각 플래쉬 메모리 셀의 바디는 그 컬럼에 있는 각각의 다른 플래쉬 메모리 셀의 바디에 전기적으로 결합되지만, 다른 컬럼에 있는 각 플래쉬 메모리 셀의 바디로부터는 전기적으로 절연되며, 이에 대한 것은 본 명세서에서 추가로 설명될 것이다. 도 1 내지 도 10에 있어서, 제 1 영역(114)에는 상보형 구조로 형성된 2개의 트랜지스터, 예를 들어, 상보형 금속 산화물 반도체(CMOS) 장치가 도시되며, 제 2 영역(116)에는 단지 하나의 부동 게이트 트랜지스터가 도시된다. 그러나, 제 1 영역(114) 및 제 2 영역(116)에는 수백 또는 수천의 장치들이 형성되어 있다. 도면에 도시되지는 않았지만, SOI 기판(102) 상에는 2 이상의 제 1 영역(114)과 2 이상의 제 2 영역(116)이 형성된다.
패드 질화물(112), 패드 산화물(110) 및 제 2 반도체 물질층(108)은 워크 피스(102)의 제 1 영역(114) 및 제 2 영역(116)에서 STI(Shallow Trench Isolation)를 위한 패턴으로 패터닝된다. 예를 들어, (도시되지 않은) 포토레지스트 층(a layer of photoresist)을 패드 질화물(112) 위에 침착하고, 포토레지스트 층을 리소그래피를 이용하여 패터닝한다. 패터닝된 포토레지스트 층을 마스크로서 이용하며, 패드 질화물(112)과 패드 산화물(110)의 노출 부분을 에칭 제거한다. STI의 패턴은 제 2 반도체 물질층(108)을 에칭함으로써, 제 2 반도체 물질층(108)으로 STI의 패턴이 전달된다. 따라서, STI의 패턴은 패드 질화물(112), 패드 산화물(110) 및 제 2 반도체 물질층(108)에 형성된 트렌치들을 포함하며, 그 트렌치들은 매립 산화물층(106)의 상부 표면으로 완전히 연장된다. 제 2 반도체 물질층(108)의 에칭 프로세스는, 예를 들어, 매립 산화물층(106)에 도달하면 중지된다. 상술한 레지스트 마스크를 대신하는 다른 잘 알려진 패터닝 방법에서는 예를 들어, 에칭 및 충진을 위해 나노미터 미만 기술 노드 STI 패터닝을 생성하기 위해 하드 마스크(예를 들어, 산화물층)를 이용한다.
STI 트렌치의 측벽 및 하부 표면 상에 선택적 라이너(optional liner : 118)를 형성된다. 라이너(118)는, 20㎚ 이하의 산화물, 예를 들어, 실리콘 이산화물을 포함하지만, 그와 달리, 라이너(118)는 다른 치수 및 다른 물질로 이루어질 수 있다. 라이너(118)는 트렌치의 측벽을 산화시킴으로써, 예를 들어, 산소 및 질소의 혼합물에 상기 장치(100)를 노출시킴으로써, 산화물 또는 옥시나이트리드(oxynitride)를 포함하는 라이너(118)를 형성한다. 라이너(118)는, 예를 들어 도시된 바와 같이, 패드 질화물(112)의 측벽이 아닌 패드 산화물(110)의 측벽 상에 형성된다. 라이너(118)는 선택적인 것으로, 예를 들어, 스트레스 완화를 위해 STI 트렌치 형성을 위한 에칭 프로세스 전에 트렌치의 표면을 보수한다.
선택적 산화물 라이너(118)와 평행한 STI 트렌치를, 예를 들어, 실리콘 이산화물을 포함하는 절연 물질로 충진한다. STI 트렌치는, 예를 들어, HDP(High Density Plasma) 산화물을 침착하거나 흐름 충진 프로세스(flow fill process)에 의해 충진되지만, 다른 방법 및 물질이 이용될 수도 있다. 임의의 초과하는 절연 물질(120)은, 예를 들어, CMP(Chemical Mechanical Polishing) 프로세스를 이용하여 패드 질화물(112)의 상부 표면으로부터 제거한다. 라이너(118) 및 절연 물질(120)은 제 1 영역(114) 및 제 2 영역(116)에 형성된 인접 장치를 위한 STI 영역(118/120)을 포함하며, 또한, 예를 들어, 제 2 영역(116)에 있는 장치들로부터 제 1 영역(114)에 있는 장치들을 격리시키기 위한 STI 영역(118/120)을 포함한다. 본 명세서에서, STI 영역(118/120)은, 예를 들어, 격리 영역이라 한다. 그 다음 패드 질화물(112)과 패드 산화물(110)을 제거한다.
다음, 도 3을 참조하면, 워드 라인 방향을 따르는 반도체 장치의 단면도(예를 들어, 워드 라인 방향에 실질적으로 수직하게 배치된 비트 라인 방향을 따르는 단면도는 다른 구조를 나타내며, 이에 대해서는 본 명세서에 설명되고 도시될 것이다)가 도시된다. 제 2 반도체 물질층(108)의 노출된 상부 표면에 도펀트를 주입하여, 도시된 바와 같이 제 1 영역(114)에 웰(122a,124)을 형성하고 제 2 영역(116)에 웰(122b)을 형성한다. 예를 들어, 포토 레지스트층을 침착하고 패터닝하며, P형 도펀트를 주입하여 제 1 영역(114) 및 제 2 영역(116)에서 동시에 웰(122a,122b)을 형성한다. 그 다음, 포토레지스트 층을 제거하고, 다른 포토 레지스트층(도시되지 않음)을 침착하고 패터닝하며, N형 도펀트를 주입하여 제 1 영역(114)에 웰(124)을 형성한다. P-웰(122a) 및 N-웰(124)은, 예를 들어, 로직 및/또는 고전압(HV) 장치를 구비하는 CMOS 장치의 웰로 이루어진다. P-웰(122b)은, 예를 들어, 제 2 영역(116)내의 플래쉬 메모리의 "P-웰" 또는 "바디"를 구비함이 바람직하다. 컬럼내의 각 플래쉬 메모리 셀의 바디(122b)는, 본 명세서에서 예를 들어, 반도체층이라고 지칭하는, 제 2 반도체 물질층(108)의 연속 영역내의 연속 웰에 형성됨이 바람직하다.
제 2 반도체 물질층(108)상에 얇은 절연층(126)을 형성함이 바람직하다. 얇은 절연층(126)은 실리콘 이산화물이나 SiON과 같은 산화물로 이루어짐이 바람직하지만, 그와 달리 얇은 절연층(126)은 Al2O3 또는 HfSiON과 같은 높은 k-유전체, 또는 그들의 조합이나 그들의 다수의 층, 또는 실리콘 이산화물을 가진 그들의 조합이나 그들의 다수의 층으로 이루어질 수 있으며, 다른 물질들도 이용될 수 있다. 얇은 절연층(126)은 약 20㎚ 이하의 두께로 이루어짐이 바람직하며, 보다 바람직하기로는, 일 실시예에 있어서, 약 7 내지 10㎚로 이루어지거나 또는 다른 치수로도 이루어질 수 있다. 얇은 절연층(126)은 노출된 제 2 반도체 물질층을, 상온, 전형적으로는 900 내지 1050℃의 산소 또는 산화질화물 환경에서 몇 분동안 열적 산화시켜 형성되지만, 그와 달리 다른 방법으로 형성될 수도 있다. 얇은 절연층(126)은 제 2 영역(116)에 플래쉬 메모리 셀의 부동 게이트 산화물을 형성한다. 얇은 절연층(126)은 STI 영역(118/120)의 상부 표면위에 형성되지 못하는데, 그 이유는 예를 들어 물질(120)과 같은 산화 물질이 도시된 바와 같이 산화시키지 못하기 때문이다.
도전 물질층(128)을, 도 3에 도시된 바와 같이, 얇은 절연층(126) 위에 침착하거나 형성한다. 도전 물질층(128)은, 반도체 물질을 포함하는 것이 바람직하며, 그와 달리, 예를 들어, 금속이나 반도체 물질 및 금속을 포함하다. 일 실시예에 있어서, 도전 물질층(128)은 N 채널 플래쉬 메모리 장치를 위해 N형 도펀트로 얇게 인시튜(in-situ) 도핑된 약 150㎚ 미만, 예를 들어, 약 90㎚의 폴리실리콘을 구비한다. 그와 달리, 도전 물질층(128)은 다른 물질을 포함하고/하거나, 예를 들어, P-채널 플래쉬 메모리 장치를 위해 P형 도펀트로 얇게 인시츄(in-situ) 도핑되고, 도전 물질층(128)은 다른 치수로 이루어질 수 있다. 도전 물질(128)은 제 2 영역(116)내에 플래쉬 메모리 셀의 부동 게이트를 형성한다.
포토레지스트 층(130)을, 도 3에 도시된 바와 같이, 도전 물질층(128)의 상부 표면 상에 형성한다. 포토레지스트 층(130)은 제 2 영역(116)에 비트 라인 방향으로 플래쉬 메모리 셀의 부동 게이트를 형성하기 위한 마스크로서 작용하며, 따라서 포토레지스트 층(130)을 "부동 게이트 마스크"라고도 한다. 포토레지스트 층(130)을 패터닝하여, 도시된 바와 같이, 제 2 영역(116)과 제 1 영역(114)의 일부에 있는 STI(118/120)의 상부로부터 포토레지스트 층(130)의 일부를 제거하고, 제 2 영역(116) 및 제 1 영역(114)의 일부에 있는 STI의 상부상의 도전 물질층(128)의 일부를 노출시킨다. 제 2 영역(116)과 제 1 영역(114)의 일부에 있는 노출된 도전 물질층(128)은, 예를 들어, RIE(Reactive Ion Etch)를 이용하고, 포토레지스트 층(130)을 마스크로서 이용한 에칭 프로세스에 의해 STI(118/120)의 상부로부터 제거되지만, 다른 에칭 프로세스가 이용될 수도 있다. 에칭 프로세스는 얇은 절연층(126)상에서 정지하고, 도전 물질층(128)에 있는 (본 명세서의 본문이 인쇄된 용지와 같은) 본 명세서 페이지의 내외 방향으로 연장된 슬롯을 형성하여, 예를 들어, 도 4에 도시된 바와같이, 각 플래쉬 메모리 셀에 대한 개별적 부동 게이트(128)를 형성한다. 제 2 영역(116)에 있는 도전 물질(128)은, 예를 들어, 본 명세서 용지의 내외 방향과 같은 비트 라인 방향으로 진행하는 도전 물질(128)의 스트립을 구비한다. 그 다음 포토레지스트 층(130)을 제거한다.
도 4를 참조하면, 워드 라인 방향을 따르는 반도체 장치(100)의 단면도가 도시되며, 절연층(132)은 도전 물질층(128)의 위 및 STI 영역(118/120)의 노출 부분 위에 형성된다. 절연층(132)은 약 12 내지 25㎚ 두께로 이루어짐이 바람직하며, 일 실시예에 있어서, 예를 들어, ONO(Oxide/Nitride/Oxide)의 3층으로 이루어지지만, 그와 달리 HfSiO2, HfSiON, Al2O3 등과 같은 높은 k 유전 물질 및 다른 치수로 이루어질 수 있다. 절연층(132)은 제 2 영역(116)내의 플래쉬 메모리의 부동 게이트와 제어 게이트 사이에 절연층을 형성할 것이며, 이에 대한 것은 추가로 설명될 것이다. 본 명세서에서, 절연층(132)은 인터폴리(interpoly) 유전체(132) 또는 ONO 층(132)이라 한다.
일 실시예에 있어서, 절연층(132)은 저온 폴리실리콘 산화물로 이루어진 제 1층과, 제 1 층상에 배치된 저온 화학적 기상 증착(LPCVD) 질화물로 이루어진 제 2층, 제 2 층상에 배치된 고온 산화물로 이루어진 제 3 층을 구비한다. 예를 들어, 제 1 층은 반도체 장치(100)를 약 900℃로 열산화시키고, 도전 물질(128)을 산소에 노출시킴에 의해 형성되고, 제 2 층은 LPCVD를 이용하여 실리콘 질화물을 침착함에 의해 형성되며, 제 3 층은 제 2 층을 산화시키기 위해 스팀 환경에서 약 900℃의 온도로 반도체 장치(100)를 가열하고 및/또는 실리콘 이산화물을 형성하기 위해 산화물을 침착하거나 질화물로 된 제 2 층을 재 산화시킴으로서 형성된다.
다른 포토레지스트 층(134)을, 도 4에 도시된 바와 같이, 절연층(132)위에 침착한다. 포토레지스트 층(134)을 패터닝하여 워크피스(102)의 제 1 영역(114)을 노출시킨다.
제 1 영역(114)의 노출된 절연 영역(132), 도전 물질(128) 및 절연층(126)을, 도 5의 워드 라인 방향의 반도체 장치(100)의 단면도에 도시된 바와 같이, 포토레지스트 층(134)을 마스크로 이용하여 에칭 제거하여, 제 1 영역(114)의 웰(122a,124)과 제 2 반도체 물질층(108)을 노출시킨다. 절연층(136)은, 예를 들어, 웰(122a,124)과 제 1 반도체 물질층(108)의 상부 표면을 산화시키기 위해 반도체 장치(100)를 산소에 노출시킴으로서, 제 1 영역(114)의 웰(122a,124)과 제 2 반도체 물질층(108)위에 형성되지만, 그와 달리, 절연 물질층(136)은 다른 방법으로 형성될 수도 있다.
절연층(136)을 제 1 영역(114)에 고전압 회로(도시되지 않음)를 위한 두꺼운 게이트 산화물을 형성하는데 이용할 것이면, 절연층(136)위에 다른 포토레지스트 층(도시되지 않음)을 침착하고 패터닝하여, 제 1 영역(114)에 저전압 회로 영역(도시되지 않음)만을 노출시키고, 그 다음에 습식 에칭과 레지스트 스트립(resist strip)을 수행하며, 다른 절연층(136)을 제 1 영역(114)의 웰(122a,124)과 제 2 반도체 물질층(108)위에 열적 성장시킨다. 따라서, 예를 들어, 주변 회로의 유형에 따라, 제 1 영역(114)의 주변 장치를 위한 두껍고 얇은 게이트 산화물이 이러한 방식으로 형성된다.
바람직하게, 절연층(136)은, 예를 들어, 실리콘 이산화물 또는 다른 절연 물질로 이루어질 수 있다. 절연층(136)은, 예를 들어, 반도체 장치(100)의 제 1 영역(114)의 장치 또는 회로의 유형에 적합한 두께를 가짐이 바람직하다. 특히, 고 전압 장치 및 회로를 포함하는 제 1 영역(114)의 주변 장치의 경우, 절연층(136)은, 예를 들어, 고 전압 회로에 대해 약 12 내지 24㎚의 두께를 가짐이 바람직하다. 저전압 장치 및 회로를 포함하는 제 1 영역(114)의 주변 장치의 경우, 절연층(136)은, 예를 들어, 약 1.5 내지 2.5㎚의 두께로 이루어진다. 보다 구체적으로, 예를 들어, 저 누설 장치를 포함하는 제 1 영역(114)의 저 전압 장치는 바람직하기로는 약 2 내지 2.5㎚ 두께, 더욱 바람직하기로는 2.1 내지 2.3㎚ 두께의 절연층(136)으로 이루어지고, 고성능 장치를 포함하는 제 1 영역(114)의 저 전압 장치는, 예를 들어, 1.6 내지 1.8㎚ 두께의 절연층(136)으로 이루어짐이 바람직하지만, 그와 달리 다른 두께가 이용될 수 있다. 예를 들어, 고성능 장치는 NFET 장치에 대해 90 ㎚ 이하 기술 노드(90 ㎚ technology node and below)에서 800㎂/㎛ 보다 큰 Ion(사전결정된 Vdd에서의 드라이브 전류)을 가질 수 있으며, 예를 들어, PFET 장치의 경우, 90㎚ 이하에서 800㎂/㎛ 보다 큰 Ion을 가질 수 있다. 그러나, 그와 달리, 절연층(136)은, 본 발명의 실시예에 따라 다른 치수 및 물질로 이루어질 수 있다.
제 1 영역(114)의 저 전압 영역의 장치, 예를 들어, 약 3.0V 이하의 동작 전압을 가진 저 전압 회로가 로직 응용을 포함하면 제 1 영역(114)의 장치가 2개의 누설 영역으로 추가 분할된다. 이 경우, 절연층(136)상에 고전압 영역을 형성한 후 또 다른 포토레지스트 층(도시되지 않음)을 침착한다. 추가적인 포토레지스층을 패터닝하여 워크피스(102)의 제 1 영역(114)에 있는 저 누설 영역만을 노출시키고, 습식 에칭 및 레지스트 스트립을 수행한다. 그 다음, 또 다른 절연층(136)을 웰(122a,124) 위 및 제 1 영역(114)의 제 2 반도체 물질층(108)위에 열적 성장시킨다. 그 다음 상술한 저 전압 장치 절연층(136)의 형성을 진행하도록 프로세싱 시퀀스를 재개한다. 절연층(136)의 이중 형성을 본 분야에서는 "이중 게이트 산화물(Dual Gate Oxide : DGO)"(136) 형성 프로세스라고 한다. 저 누설 영역을 위한 절연층(136)은, 본 발명의 일부 실시예에 따르면, 약 2 내지 2.5㎚ 두께로 이루어짐이 바람직하고, 보다 바람직하기로는 약 2.1 내지 2.3㎚ 두께로 이루어지며, 그에 따라, 제 1 영역(114)의 선택적 저 전압 회로 영역에 있어서의 낮은 누설 및 매체 성능 트랜지스터가 최적화된다.
따라서, 절연층(136)은, 제 1 영역(144)에 형성된 특정 유형의 장치에 필요한 절연층(136)에 의거하여, 워크피스(102)의 제 1 영역(114)에 1개 이상, 2개 이상, 또는 3개 이상으로 구성될 수 있다. 절연층(136)은, 예를 들어, 주변 또는 제 1 영역(114)에 형성된 장치를 위한 게이트 유전 물질을 포함한다.
고 전압 회로 산화물을 위한 절연층(136)을 형성하는 시퀀스 및 이중 게이트 프로세스는 중요하며, 두꺼운 산화물로 시작하여 얇은 산화물로 종료됨으로서, 속도 경로 회로에서 요구되는 얇은 산화물 품질이 유지됨을 알아야 한다. 최종적인 산화물(136) 두께를 이루기 위해서는, 각 레지스트 스트립 및 세정 단계 동안의 부분 산화물 제거와, 각 열적 성장 사이클 동안의 각 영역의 상부 상에서의 추가적인 산화물 성장을 고려해야 한다. 제 2 영역(116)의 절연층(132)은 ONO 층(132)의 상부 산화물상에서 상술한 바와 유사하게 성장하지만, 본 발명의 실시예에 따르면,최종 ONO 층(132) 두께는 제 1 영역(114)에 절연층(136)을 형성한 후, 제 2 영역(116)에서 변경되지 않는 것이 바람직하다.
도 6에 도시된 바와 같이, 제 1 영역(114)의 산화물층(136)과 STI 영역(118/120)의 위 및 제 2 영역(116)의 절연층(132) 및 STI 영역(118/120)의 위에 또 다른 도전층(140)을 형성한다. 도전층(140)은 폴리실리콘과 같은 반도체 물질을 포함함이 바람직하고, 예를 들어, 약 90 내지 110㎚의 두께로 이루어짐이 바람직하지만, 그와 달리, 도전층(140)은 다른 물질 및 치수로 이루어질 수도 있다. 도전층(140)은 인터폴리 유전체(132) 위 및 제 2 영역(116)에 플래쉬 메모리 셀의 제어 게이트를 형성한다. 워드 라인 방향의 반도체 장치(100)의 단면을 나타낸 도 6에 도시된 바와 같이, 인터폴리 유전체(132)의 아래에 배치된 도전 물질(128)은 플래쉬 메모리 셀의 부동 게이트를 형성하며, 도전 물질(128)의 아래에 배치된 절연층(126)은 제 2 영역(116)에 플래쉬 메모리 셀의 부동 게이트 산화물을 형성한다.
도전층(140)위에 절연층(142)을 침착한다. 절연층(142)은, 예를 들어, 약 10 내지 100㎚ 두께의 TEOS(Tetra Ethyl Oxysilane)로 이루어짐이 바람직하지만, 다른 물질 및 다른 치수로 이루어질 수도 있다. 절연층(142) 위에 포토레지스트 층(144)을 침착하여 제 2 영역(116)의 플래쉬 메모리 셀의 제어 게이트를 위한 원하는 패턴으로 패터닝한다. 포토레지스트 층(144)/절연층(142) 스택에는 반사 방지 코팅(도시되지 않음)이 포함될 수 있다. 절연층(142)은, 예를 들어, 플래쉬 메모리 셀 제어 게이트(140)를 패터닝하기 위한 하드 마스크를 포함한다.
포토레지스트 층(144)을 마스크로 이용하여, 절연층(142)을 패터닝한다. 워드라인 방향의 제어 게이트 및 부동 게이트를 패터닝하기 위한 포토레지스트 층(144)을 마스크로 이용하는데, 이를 "스택형 게이트 마스크"라 한다. 포토레지스트 층(144)은 제거될 수도 있고 그렇지 않을 수도 있다. 비트 라인 방향의 반도체 장치(100)를 나타낸 도 7의 단면도에 도시된 바와 같이(이전 도면은 워드 라인 방향의 반도체 장치(100)를 도시함), 절연층(142) 및 선택적으로 포토레지스트(144)를 마스크로 이용하여 도전층(140), 인터폴리 유전체(132) 및 제 1 도전층(128)을 패터닝하고, 제 2 영역(116)의 절연층(126)상에서 에칭 프로세스를 중단한다. 예를 들어, RIE 프로세스를 이용하여, 도전층(140), 인터폴리 유전체(132) 및 도전층(128)을 패터닝한다. 스택형 게이트 마스크 에칭 프로세스 이후의 제 2 영역의 플래쉬 메모리 셀 게이트는, 예를 들어, 워드 라인 방향의 직사각형 부동 게이트(128)와, 워드 라인 방향을 따르는 도전 물질(140)의 비교적 긴 스트립을 포함한 제어 게이트(140)를 포함한다.
다음, 주입 프로세스를 이용하여, 도 7에 도시된 바와 같이, 예를 들어, 절연층(126)을 통해, 제 2 영역(116)의 웰(122b)내에 소스 및 드레인 영역(146)을 형성한다. 예를 들어, 웰(122b)이 P-웰로 이루어지면, 소스 및 드레인 영역(146)은 N 접합으로 이루어진다. 그 다음, 예를 들어, 반도체 장치(100)를 어닐링하여 주입된 도펀트를 확산시키고, 소스 및 드레인 영역(146)을 형성한다. 예를 들어, 제 1 영역(114) 및 제 2 영역(116)에서 RIE 또는 다른 제거 프로세스를 이용하여, 하드 마스크를 포함하는 절연층(142)을 제거한다. 절연층(126) 중 게이트 스택(140/132/128/126)과는 다른 영역내의 부분들을 또한 제거한다.
비트라인 방향의 반도체 장치(100)의 단면을 도시한 도 8을 참조하면, 하드 마스크(142)를 제거한 후, 노(furnace)내의 산소 함유 물질에 반도체 장치(100)를 노출시킴으로서, 제어 게이트(140), 인터폴리 유전체(132), 부동 게이트(128) 및 부동 게이트 산화물(126)의 측벽상에 측벽 절연체(148)를 형성하지만, 다른 방법이 이용될 수도 있다. 예를 들어, 게이트 스택(140/132/128/126)과는 다른 영역에 있는 노출된 Si 표면과, 영역(114,116)에 있는 층(140)의 상부 위에 소량의 산화물을, 예를 들어, 약 10 내지 20㎚ 성장시킨다.
도 8에 도시된 바와 같이, TEOS 또는 다른 하드 마스크 물질을 포함하는 절연층(150)을 제 2 영역(116)의 측벽 절연체(148)의 위, 제 1 영역(114)의 도전층(140)의 위, 제 2 반도체 물질층(108)과 도전층(140)의 노출 부분에 침착하지만, 예를 들어, 다른 물질이 이용될 수도 있다. 포토레지스트 층(152)을 절연층(150) 위에 침착하고, 제 1 영역(114)의 주변 장치의 게이트를 위한 원하는 패턴으로 포토레지스트 층(152)을 패터닝한다. 포토레지스트 층(152)의 패턴을 절연층(150)으로 이송하고, 도 9에 도시된 바와 같이, 도전층(140) 및 절연층(136)의 일부를 에칭 제거하여, 제 1 영역(114)에 있는 주변 장치(162)의 게이트 산화물(136) 및 게이트(140)를 형성할 때, 포토레지스트 층(152) 및/또는 절연층(150)을 마스크로 이용한다. 예를 들어, 주변 장치(162)가 고 전압 장치를 포함하는 경우, 얇게 도핑된 드레인(Lightly Doped Drain : LDD) 연장부(154,156)를 형성하기 위해 제 2 반도체 물질층(108)의 노출 부분을 도펀트로 주입한다. 예를 들어, LDD 연장부(154)는 P-웰(122a)에 형성된 N-도핑 영역으로 이루어짐이 바람직하고, LDD 연장부(156)는 N-웰(124)에 형성된 P-도핑 영역으로 이루어짐이 바람직하다. 마지막으로, 하드 마스크층(150)을 영역(114,116)으로부터 제거한다.
제 1 영역(114)에 있는 주변 장치(162)의 게이트 산화물(136) 및 산화물(140)의 측벽상에 측벽 절연체(158)를 형성한다. 예를 들어, 제 2 영역(116)에 있는 플래쉬 메모리 장치를 위한 측벽(148)의 형성보다 훨씬 낮은 열적 버짓(thermal budget)을 가진 RTA(Rapid Thermal Anneal) 프로세스에 의해, 측벽 절연체(158)를 형성함이 바람직하다. 반도체 장치(100)의 프로세싱을 계속하여, 도 10에 도시된 바와 같이, 추가적인 스페이서를 선택적으로 형성하고, 소스 및 드레인 주입 프로세스와 어닐링 프로세스를 수행하고, 제 1 및 제 2 영역(114,116)에 있는 게이트(140)상에 실리사이드(도시되지 않음)를 형성하고, 절연 물질(164)을 침착하고, 층(146)상에 랜딩(landing)하는 소스 및 드레인 콘택트(도시되지 않음)를 형성하고, P-웰(122b)위의 P+ 확산 영역상에 랜딩하는 P-웰을 형성하고, 도 11에 도시된 바와 같이, 워크피스(102)내의 P 기판위에 P-기판 콘택트(172)를 형성한다.
바람직하게, P-웰 콘택트(166)는 플래쉬 메모리 셀의 각 컬럼 또는 비트라인마다, 제 2 영역(116)에 있는 플래쉬 메모리 장치(160)의 바디 또는 P-웰(122b)에 전기적 접속을 제공하고, 그에 따라, P-웰(122b)은 사전결정된 전압 레벨로 바이어싱되거나 접속된다. 예를 들어, P-웰(122b)은 약 +/-10볼트 이하의 전압 레벨로 바이어싱됨이 바람직하며, 선택 또는 미선택 비트 라인에 따라, +/- 3볼트 내지 9볼트의 전압 레벨로 바이어싱됨이 보다 바람직하다. 예를 들어, 비트 라인 또는 컬럼이 선택되면, 비트 라인을 선택하지 않았을 경우보다 네가티브(negative)적인 네가티브 전압을 이용하여 플래쉬 메모리 셀의 선택된 컬럼의 선택된 P-웰(122b)을 바이어싱하며, 그 경우, 포지티브 극성의 동일 전압이 이용되어, 플래쉬 메모리 셀의 선택되지 않은 컬럼의 선택되지 않은 P-웰(122b)을 바이어싱한다. 그러나, 그와 달리, P-웰(122b)이 다른 전압 레벨로 바이어싱될 수 있다.
P-웰이 네가티브적으로 바이어싱되면, P-웰(122b)의 채널 영역으로부터 부동 게이트로의 전자 터널링을 위한 바람직한 조건인, 전체적인 수직 필드(예를 들어, 게이트-웰 필드간 합)가 개선된다. 그러나, P-웰(122b)이 포지티브하게 바이어싱되면, 전자 터널링의 발생을 억제하는데 필요한 조건인, 억제 효과라고 하는 전체 게이트-웰간 수직 필드가 감소되어, 예를 들어, 선택되지 않은 컬럼에 있어서, "프로그램 장애"라고 하는 효과를 감소시킨다. 따라서, 본 발명의 실시예의 추가적인 장점은, P-웰(122b)이 SOI 기판(102)의 매립 산화물 층(106)의 상부에서 그와 바로 인접하게 배치된 플래쉬 메모리 장치(100) 고안을 제공함으로써, 트리플 웰 구성을 대체하고, P-웰의 바이어스 가요성을 이루는데 충분한 격리를 제공한다는 것이다.
그 다음, 반도체 장치(100)의 추가적인 프로세싱을 계속한다. 예를 들어, 제 1 영역(114) 및 제 2 영역(116)에 있는 절연 물질(164)내의 게이트에 대한 콘택트를 형성하기 위해 콘택트(도시되지 않음)가 형성될 수 있다.
본 발명의 실시예는, 도 1 내지 도 9에 도시된 바와 같이, 트윈-웰로 이루어진 플래쉬 메모리 셀 구조로 구현되지만, 그와 달리, 트리플 웰 구성으로 구현될 수 있다. 예를 들어, 도 10에 있어서, 트리플 웰(168)은 제 2 반도체 물질층(108)에 형성된다. 그러나, 바람직하게, 본 발명의 실시예에서는 단지 트윈-웰만을 포함하고, 깊지 않은 트렌치 격리 모듈을 필요로 하며, 그에 따라 제 3 웰(예를 들어, 트리플 웰)과 깊은 트렌치 격리 모듈을 형성하는데 필요한 많은 프로세싱 단계가 제거된 플래쉬 메모리 셀의 제조가 가능하다.
도 11에는, 본 발명의 실시예에 따라 제조되는, (예를 들어, 제 2 영역(116)에 있는) 플래쉬 메모리 셀의 어레이에 인접하게 형성된 (예를 들어, 제 1 영역(114a,114b,114c)에 있는) 주변 장치를 포함하는 내장형 플래쉬 메모리 셀의 평면도(170)가 도시되며, 그 도면에서는 금속층이 생략된다(예를 들어, 비트 라인은 114a에 수직하게 연장되고, 워드 라인은 도시되지는 않았지만 114b에 수직하게 연장된다). 도 12에는 워드 라인을 따르는 제 2 영역(116)의 일부에 대한 단면이 도시된다. 그 평면도(170)에는 어레이로 배열된 다수의 플래쉬 메모리 셀(160)로 이루어진 제 1 영역(116)이 도시되며, 플래쉬 메모리 셀(160)의 능동 영역의 컬럼은, 예를 들어, (본 명세서 도 11이 도시된 페이지의 내외 방향으로) 함께 결합된 122b에 있는 격리 영역(118/120)에 의해 좌우로 이격된다. 주변 장치(162)는 제 1 영역(114a)에 있는 컬럼 디코더 및 컬럼 드라이버와, 제 1 영역(114b)에 있는 로우 디코더 및 로우 드라이버와, 제 1 영역(114c)에 있는 웰 디코더를 포함하며, 주변 장치(162)는 예를 들어 고 전압 부품을 포함한다. 예를 들어, 장치내에 로직 또는 전력 회로를 포함하는 다른 제 1 영역(114)이 있을 수 있다(도시되지 않음). 예를 들어, 제 2 반도체 물질층(108) 및 매립 산화물층(106)을 통해 연장되는 컨택트(172)에 의해 SOI 기판의 제 1 반도체 물질층(104)에 대한 컨택트가 형성될 수 있다.
제 2 영역(116)에 있는 어레이의 다수의 플래쉬 메모리 셀(160)의 P-웰(122b)은 STI 격리(118/120) 및 매립 산화물(106)에 의해 이격된다. 그러나, 바람직하게, 콘택트(166)는 P-웰(122b)에 대한 전기적 콘택트를 이루고, 인접한 P-웰(122b)과 무관하게 선택된 P-웰(122b)을 바이어싱할 수 있게 하며, 웰의 순방향 바이어싱으로부터 발생하는 웰간 펀치-쓰루(punch-through)를 방지하기에 충분한 격리를 제공하며, 그에 따라, 워드라인 및 웰(122b) 바이어스에 대한 기록 전압을 분할함에 의한 전하 펌프 감소 및 HV 스케일링을 통해, 낮은 전력 동작 및 전체 영역 감소가 가능하도록, 부동 바디 효과를 방지하고 GIDL 누설 전류를 차단함에 의해 플래쉬 메모리 셀(160)의 성능 및 신뢰성이 개선된다.
예를 들어, 각 컬럼에 있어서 플래쉬 메모리 셀(160)의 바디 또는 P-웰은, STI 영역(118/120) 사이에 배치된 콘택트(166)를 이용하여 전압 공급 단말에 결합됨으로서, 플래쉬 메모리 셀(160)의 바디(122b)에 대한 독립적인 바이어스 스킴을 형성한다. 예를 들어, 주변 또는 제 1 영역(114c)에 형성된 웰 디커플러 회로(well decoupler circuit)는 플래쉬 메모리 셀(160)의 각 컬럼에 결합되고, 웰 디커플러 회로는, 예를 들어, 다른 컬럼에 대해 독립적으로 소정 컬럼에 있는 각 플래쉬 메모리 셀(160)의 바디(122b)를 래치한다.
본 발명의 실시예는 반도체 장치의 구조 및 그의 제조 방법을 포함한다. 요약하면, 반도체 장치는 SOI 기판 상에 형성된 다수의 플래쉬 메모리 셀을 포함하며, 각 플래쉬 메모리 셀은 바디를 포함하고, 다수의 플래쉬 메모리 셀은 로우 및 컬럼 어레이로 배열된다. 플래쉬 메모리 셀의 각 컬럼은 SOI 기판의 반도체 층의 연속 영역(예를 들어, 영역(108))에 형성되고, 격리 영역에 의해 플래쉬 메모리 셀의 인접 컬럼으로부터 이격되며, 그에 따라 소정 컬럼에 있는 각 플래쉬 메모리 셀의 바디는 그 컬럼에 있는 각각의 다른 플래쉬 메모리 셀의 바디에 전기적으로 결합되지만, 다른 컬럼에 있는 각 플래쉬 메모리 셀의 바디와는 전기적으로 절연된다. 소정 컬럼에 있는 각 플래쉬 메모리 셀의 바디는 반도체 층의 연속 영역내의 연속 웰에 형성된다.
일부 실시예에 있어서, 각 플래쉬 메모리 셀의 바디는 제 1 도전형의 제 1 웰을 포함하며, 각 플래쉬 메모리 셀은 제 1 웰내에 형성된 제 2 웰을 포함하고, 제 2 웰은 제 1 도전형과는 다른 제 2 도전형으로 도핑된다. 일부 실시예에 있어서, 각 플래쉬 메모리 셀의 바디는 제 3 웰에 형성되고, 제 3 웰은, 예를 들어, 제 2 도전형으로 도핑된다.
바람직하게, 메모리 셀의 각 컬럼에 전기적 접속이 제공되고, 그에 따라, 임의의 컬럼에 있는 각 메모리 셀의 바디는 메모리 셀의 다른 컬럼에 무관하에 바이어싱될 수 있다. 예를 들어, 각 컬럼에 있는 각 플래쉬 메모리 셀의 바디는 소정 전위에 의해 결합되며, 선택된 컬럼은 제 1 전위로 바이어싱되고, 선택되지 않은 컬럼은 제 1 전위와는 다른 제 2 전위로 바이어싱된다. 제 1 전위는 그라운드 전위 미만이며, 제 2 전위는 그라운드 전위보다 크지만, 다른 구성도 이용될 수 있다. 예를 들어, 제 1 전위는 약 -3V이고, 제 2 전위는 약 +3V이다.
일부 실시예에 있어서, 입력/출력 트랜지스터는 플래쉬 메모리 셀의 어레이가 형성된 영역과 동일한 영역, 예를 들어, 영역(116)의 일부(도시되지 않음)에 형성되며, 입력/출력 트랜지스터는 이중 게이트 산화물을 가진다.
본 발명의 실시예는 플래쉬 메모리 어레이를 동작시키는 방법을 포함한다. 예를 들어, 플래쉬 메모리 셀의 어레이가 우선적으로 제공되는데, 플래쉬 메모리 셀의 어레이는 로우 및 컬럼으로 배열되고, 각 플래쉬 메모리 셀은 바디를 가지며, 플래쉬 메모리 셀의 각 컬럼은 예를 들어 SOI 기판의 매립 절연체위에 놓인 반도체의 연속 영역에 형성되고, 각 컬럼은 격리 영역에 의해 플래쉬 메모리 셀의 인접 컬럼으로부터 분리된다. 플래쉬 메모리 어레이를 동작시키는 것은, 컬럼들 중 한 컬럼에 있는 플래쉬 메모리 셀을 선택하고, 컬럼들 중 한 컬럼에 있는 각 플래쉬 메모리 셀의 바디에 제 1 전압을 인가하며, 컬럼들 중 한 컬럼에 바로 인접한 컬럼에 있는 각 플래쉬 메모리 셀의 바디에 제 2 전압을 인가하고, 선택된 플래쉬 메모리 셀을 액세스하는 것을 포함한다. 선택된 플래쉬 메모리 셀을 액세스하는 것은, 예를 들어, 선택된 플래쉬 메모리 셀을 프로그래밍하는 것을 포함한다. 예를 들어, 제 1 전압은 그라운드 전위 미만이고, 제 2 전압은 그라운드 전위보다 크다.
표 1에는 본 발명의 실시예에 따라 제조되는 내장형 플래쉬 메모리 장치(160)을 동작시키는데 이용되는 예시적인 전압 레벨들이 도시된다. 본 명세서에서는 단지 특정의 전압이 하나의 특정 메모리 어레이가 동작할 수 있는 방법에 대한 예시로서 제공되지만, 다른 예시도 가능하다.
본 발명의 실시예는, 도면에 도시되고 설명된 바와 같이, 예를 들어, SRAM 또는 DRAM 장치와 같은 다른 내장형 메모리를 가진 저 전력 휴대형 응용을 위한 DSP, 마이크로제어기 또는 고성능 응용을 위한 마이크로프로세서와 같은 SoC(System on Chip) 장치에 있어서 내장형 플래쉬 메모리 장치에 구현될 수 있다. 본 발명의 실시예는 독립형 플래쉬 메모리 어레이에 이용될 수 있다. 예를 들어, 도면에 도시된 제 2 영역(116)에 대해 설명한 제조 프로세스는 플래쉬 메모리 장치의 제조를 위해 구현될 수 있다.
본 명세서에서 설명한 프로세싱 흐름은 종래 기술의 프로세스에 비해 감소된 수의 리소그래피 마스크를 필요로 한다. 예를 들어, SOI 기판이 이용되기 때문에, 얕은 트렌치 격리(118/120)는 플래쉬 메모리 셀(160)의 인접 컬럼들을 서로간에 격리시키기에 충분하며, 그에 따라 깊은 트렌치를 형성하기 위한 마스크 및 리소그래피 프로세스는 필요치 않게 된다. 또한, 제 1 영역(114)의 주변 장치가 고 전압 장치를 포함하는 응용의 경우에는, 2개의 리소그래피 마스크가 필요치 않는데, 그 이유는 제 1 영역(114)에서 약 12볼트 이상의 동작 전압을 가진 고전압(HV) CMOS 장치가, SOI 기판(102)이 있는 로직 CMOS 장치를 가진 트윈-웰에 대해 동일한 마스크를 공유하기 때문이다.
SOI 기판(102)을 이용하면, 부동 바디 효과를 방지하고 GIDL 누설 전류를 차단함으로써, 제 2 영역(116)의 플래쉬 메모리 셀(160)에 대한 내구성이 개선되어, 저 전력 동작이 가능하게 된다. 이에 따라, 예를 들어, 워드 라인 및 웰 바이어스에 대한 기록 전압을 분할함에 의한 전체적인 HV 스케일링 때문에, 제 1 영역(114)에 있는 고 전압 주변 장치(162)에 대한 항복 전압이 낮아지게 된다. 플래쉬 메모리 셀(160)은 트리플 웰이 아닌 트윈 웰을 포함함으로서, 트리플 웰을 형성하는데 필요한 추가적인 프로세싱 및 트리플 웰을 형성하기 위한 복잡성이 제거된다. 바디(웰(122b))들이 서로 결합되어 사전결정된 전압 레벨로 바이어싱되기 때문에, 핫 정공 생성이 방지된다.
본 발명의 실시예에 따라 제조된 장치는 낮은 게이트 유도 드레인 누설(Gate Induced Drain Leakage : GIDL)과 스트레스 유도 누설 전류(Stress Induced Leakage Current : SILC)를 가지며, 그에 따라 플래쉬 메모리 셀은 전하를 보다 길게 보유하고 보다 신뢰성이 높아진다. 바람직하게, 플래쉬 메모리 셀(160)에 대한 얕은 트렌치 격리(118/120)는 주변 장치(162)에 대한 얕은 트렌치 격리(118/120)의 형성과 동시에 형성된다. 본 발명의 실시예에 따르면, SOI 기판 상에 신규한 플래쉬 메모리 장치를 형성하는데 보다 적은 수의 전용 프로세스 흐름을 요구함으로서, 제조 시간 및 제조 비용이 절약된다. 또한, 제 2 영역(116)에 있는 플래쉬 메모리 장치와 제 1 영역(114)에 있는 고 전압 장치 및 로직 장치는 트윈 웰(예를 들어, NFET와 PFET)을 포함하는데, 플래쉬 메모리 장치, 고 전압 장치 및 로직 장치의 NFET와 PFET를 형성하는데 동일한 리소그래피 마스크가 이용된다. 이에 따라, 예를 들어, 고 전압 장치를 형성하는데 필요한 트윈-웰을 형성하기 위해 고 에너지 주입기를 이용할 필요가 없어진다.
일부 실시예에 있어서, 고 전압 장치는 적어도 하나의 제 1 영역(114)에 형성되고, 고 전압 장치는, 예를 들어, 적어도 하나의 제 1 영역(114)에서, 저 전압 장치와 함께 웰(122a, 124)을 공유한다(도시되지 않음).
본 발명의 실시예와 그들의 장점을 상세하게 설명하였지만, 첨부된 청구항에 정의된 본 발명의 사상 및 범주를 벗어나지 않고도 다양한 변경, 대체 및 대안이 이루어질 수 있음을 알 것이다. 예를 들어, 당업자라면, 본 명세서에서 설명된 많은 특징, 기능, 프로세스 및 물질이 본 발명의 범주내에서 변경될 수 있음을 쉽게 알 수 있을 것이다. 또한, 본 출원의 범주는 상세한 설명에 설명된 프로세스, 기계, 제조, 성분 합성물, 수단, 방법 및 단계들의 특정 실시예에 국한되지 않는다. 당업자라면 본 명세서로부터 쉽게 알 수 있는 바와 같이, 본 명세서에서 설명된 대응하는 실시예와 동일한 결과를 달성하고 동일한 기능을 수행하며, 기존에 존재하거나 추후에 구현될 프로세스, 기계, 제조, 성분 합성물, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있을 것이다. 따라서, 프로세스, 기계, 제조, 성분 합성물, 수단, 방법 또는 단계들은 첨부된 청구항의 범주내에 포함된다.
이상 설명한 바와 같이 본 발명은 플래쉬 메모리 셀의 웰이 바이어싱되어, GIDL 누설을 감소시키고, 보다 나은 격리 및 신뢰성을 달성하고, 성능을 개선시킨다.
Claims (32)
- 기판과, 상기 기판 상에 배치된 매립 절연층 및 상기 매립 절연층 상에 배치된 반도체 물질층을 포함하는 실리콘-온-절연체(Silicon-on-Insulator : SOI) 기판과,상기 반도체 물질층에 배치되어, 각각이 상기 반도체 물질층을 완전하게 통과하여 연장되는 다수의 격리 영역과,상기 SOI 기판 상에 형성되고, 각각이 바디를 가지며, 로우(row) 및 컬럼(column)의 어레이로 배열되는 다수의 플래쉬 메모리 셀을 포함하되,상기 플래쉬 메모리 셀의 각 컬럼은 상기 반도체 층의 연속 영역에 형성되고, 격리 영역에 의해 인접 컬럼의 플래쉬 메모리 셀로부터 분리되며, 그에 따라 하나의 컬럼 내의 각 플래쉬 메모리 셀의 바디는 그 컬럼에 있는 각각의 다른 플래쉬 메모리 셀의 바디에 전기적으로 결합되지만, 다른 컬럼에 있는 각 플래쉬 메모리 셀의 바디와는 전기적으로 절연되는반도체 장치.
- 제 1 항에 있어서,하나의 컬럼 내의 각 플래쉬 메모리 셀의 바디들은 상기 반도체층의 연속 영역에 있는 연속 웰(a continuous well)에 형성되는반도체 장치.
- 제 2 항에 있어서,하나의 컬럼 내의 각 플래쉬 메모리 셀의 바디들은 사전결정된 전압으로 바이어싱되는반도체 장치.
- 제 3 항에 있어서,상기 사전결정된 전압은 -10≤V<0 및 0<V≤+10의 범위를 갖는반도체 장치.
- 제 1 항에 있어서,상기 각 플래쉬 메모리 셀의 바디는 제 1 도전형의 제 1 웰을 포함하고, 상기 각 플래쉬 메모리 셀은 상기 제 1 웰 내에 형성된 제 2 웰을 포함하고, 상기 제 2 웰은 상기 제 1 도전형과는 다른 제 2 도전형으로 도핑되는반도체 장치.
- 제 5 항에 있어서,상기 각 플래쉬 메모리 셀의 바디는 상기 제 2 도전형으로 도핑된 제 3 웰에 형성되는반도체 장치.
- 제 1 항에 있어서,상기 반도체 장치는 적어도 하나의 제 1 영역과, 적어도 하나의 제 2 영역을 포함하고, 상기 적어도 하나의 제 1 영역에 다수의 주변 장치가 형성되고, 상기 적어도 하나의 제 2 영역에 다수의 플래쉬 메모리 셀이 형성되며, 상기 다수의 주변 장치는 상기 다수의 플래쉬 메모리 셀에 결합되고, 상기 주변 장치는 상기 플래쉬 메모리 셀로의 정보 액세스나 상기 플래쉬 메모리 셀로부터의 정보 액세스와는 무관한 기능을 수행하는반도체 장치.
- 제 7 항에 있어서,상기 다수의 주변 장치는 고 전압 장치와 저 전압 장치를 포함하며, 상기 고 전압 장치는 12㎚ 내지 24㎚ 두께의 게이트 절연 물질을 포함하고, 저 전압 장치는 1.5㎚ 내지 2.5㎚ 두께의 게이트 절연 물질을 포함하는반도체 장치.
- 제 8 항에 있어서,상기 저 전압 장치는 저 누설 장치와 고 성능 장치를 포함하며, 상기 저 누설 장치는 2㎚ 내지 2.5㎚ 두께의 게이트 유전 물질을 포함하고, 상기 고 성능 장치는 1.6㎚ 내지 1.8㎚ 두께의 게이트 유전 물질을 포함하는반도체 장치.
- 제 7 항에 있어서,상기 다수의 주변 장치는 로직 장치와 전력 장치를 포함하는반도체 장치.
- 제 7 항에 있어서,상기 적어도 하나의 제 1 영역 내에 배치되고 상기 플래쉬 메모리 셀의 각 컬럼에 결합되는 웰 디커플러 회로(well decoupler circuit)를 더 포함하고, 상기 웰 디커플러 회로는 하나의 컬럼 내의 각 플래쉬 메모리 셀의 바디를 다른 컬럼들에 대해 독립적으로 래칭하도록(latch) 구성되는반도체 장치.
- 제 1 항에 있어서,상기 반도체 장치는 독립형 플래쉬 메모리 장치를 포함하는반도체 장치.
- 제 1 항에 있어서,상기 플래쉬 메모리 셀의 각 컬럼에 결합된 콘택트(contact)를 더 포함하는반도체 장치.
- 제 1 항에 있어서,상기 격리 영역은 얕은 트렌치 격리 영역을 포함하는반도체 장치.
- 반도체 장치 제조 방법으로서,기판과, 상기 기판위에 배치된 매립 절연층 및 상기 매립 절연층위에 배치된 반도체 물질층을 포함하는 실리콘-온-절연체(Silicon-on-Insulator : SOI) 기판을 제공하는 단계와,각각이 상기 반도체 물질층을 완전하게 통과하여 연장되는 다수의 격리 영역을 상기 반도체 물질층에 형성하는 단계와,상기 SOI 기판 상에 플래쉬 메모리 셀의 로우 및 컬럼 어레이 - 각 플래쉬 메모리 셀은 바디를 포함하고, 상기 플래쉬 메모리 셀의 각 컬럼은 반도체 층의 연속 영역에 형성되고 격리 영역에 의해 상기 플래쉬 메모리 셀의 인접 컬럼으로부터 분리됨 - 를 형성하는 단계와,임의 컬럼에 있는 각 플래쉬 메모리 셀의 바디가 상기 플래쉬 메모리 셀의 다른 컬럼에 대해 독립적으로 바이어싱될 수 있도록 상기 플래쉬 메모리 셀의 각 컬럼에 전기적 접속을 제공하는 단계를 포함하는반도체 장치 제조 방법.
- 제 15 항에 있어서,각 컬럼에 있는 각 플래쉬 메모리 셀의 바디들을 전위에 연결시키는 단계를 더 포함하되, 하나의 선택된 컬럼이 제 1 전위에 바이어싱되고, 선택되지 않은 컬럼들이 상기 제 1 전위와는 다른 제 2 전위에 바이어싱되는반도체 장치 제조 방법.
- 제 16 항에 있어서,상기 제 1 전위는 -10≤V<0의 범위를 가지며, 상기 제 2 전위는 0<V≤+10의 범위를 가지는반도체 장치 제조 방법.
- 제 17 항에 있어서,상기 제 1 전위는 -3V이고, 상기 제 2 전위는 +3V인반도체 장치 제조 방법.
- 제 15 항에 있어서,상기 SOI 기판은 적어도 하나의 제 1 영역과 적어도 하나의 제 2 영역을 포함하고, 상기 어레이를 형성하는 단계는 적어도 하나의 제 1 영역에 다수의 플래쉬 메모리 셀을 형성하는 단계를 포함하며, 상기 반도체 장치 제조 방법은 적어도 하나의 제 2 영역에 다수의 주변 장치를 형성하는 단계를 더 포함하고, 상기 다수의 주변 장치는 상기 다수의 플래쉬 메모리 셀에 동작 가능하게 결합되며, 상기 주변 장치는 상기 플래쉬 메모리 셀로의 정보 액세스나 상기 플래쉬 메모리 셀로부터 정보 액세스와 무관한 기능을 실행하는반도체 장치 제조 방법.
- 제 19 항에 있어서,상기 다수의 격리 영역을 형성하는 단계는 다수의 STI 영역을 형성하는 단계를 포함하는반도체 장치 제조 방법.
- 제 19 항에 있어서,상기 적어도 하나의 제 1 영역에 다수의 주변 장치를 형성하는 단계는 하나의 전력 장치와 고 전압 장치 중 적어도 하나의 로직 장치를 형성하는 단계를 포함하는반도체 장치 제조 방법.
- 제 21 항에 있어서,상기 적어도 하나의 제 1 영역의 일부에 이중 게이트 산화물(a dual gate oxide)을 가진 입력/출력 트랜지스터를 형성하는 단계를 더 포함하는반도체 장치 제조 방법.
- 제 21 항에 있어서,상기 적어도 하나의 제 1 영역에 다수의 주변 장치를 형성하는 단계는, 저 전압 장치 및 고 전압 장치를 형성하는 단계를 더 포함하고, 상기 고 전압 장치를 형성하는 단계는 저 전압 장치와 웰을 공유하는 고 전압 장치를 형성하는 단계를 더 포함하는반도체 장치 제조 방법.
- 제 19 항에 있어서,상기 다수의 주변 장치를 형성하는 단계는, 상기 적어도 하나의 제 1 영역에 고 전압 장치 및 로직 장치를 위한 트윈-웰(twin-well)들을 가진 장치를 형성하는 단계를 포함하고, 상기 트윈 웰들 각각을 형성하기 위해 단일 공통 리소그래피 마스크가 이용되는반도체 장치 제조 방법.
- 제 24 항에 있어서,상기 고 전압 장치 및 로직 장치를 위한 트윈-웰은 NFET 및 PFET를 포함하고, 고 전압 장치 및 로직 장치의 NFET는 제 1 리소그래피 마스크와 함께 형성되 며, 고 전압 장치 및 로직 장치의 PFET는 제 2 리소그래피 마스크와 함께 형성되는반도체 장치 제조 방법.
- 제 25 항에 있어서,상기 다수의 메모리 셀의 어레이를 형성하는 단계는, 트윈-웰들을 가진 플래쉬 메모리 셀을 형성하는 단계를 포함하고, 상기 플래쉬 메모리 셀의 트윈-웰은 NFET와 PFET를 포함하고, 상기 플래쉬 메모리 셀의 NFET는 상기 제 1 리소그래피 마스크와 함께 형성되고, 상기 플래쉬 메모리 셀의 PFET는 상기 제 2 리소그래피 마스크와 함께 형성되는반도체 장치 제조 방법.
- 제 15 항에 있어서,상기 플래쉬 메모리 셀의 어레이를 형성하는 단계는, 트윈-웰 또는 트리플 웰을 가진 플래쉬 메모리 셀을 형성하는 단계를 포함하는반도체 장치 제조 방법.
- 제 15 항에 있어서,상기 반도체 장치 제조는 독립형 플래쉬 메모리 장치를 제조하는 단계를 포함하는반도체 장치 제조 방법.
- 플래쉬 메모리 어레이 동작 방법으로서,로우 및 컬럼으로 배열된 플래쉬 메모리 셀의 어레이 - 각 플래쉬 메모리 셀은 바디를 가지며, 상기 플래쉬 메모리 셀의 각 컬럼은 기판 상에 배치된 매립 절연체 위에 놓인 반도체 물질층의 연속 영역에 형성되고, 각 컬럼은 격리 영역에 의해 상기 플래쉬 메모리 셀의 인접 컬럼으로부터 분리되며, 상기 격리 영역은 상기 반도체 물질층에 배치되어 각각이 상기 반도체 물질층을 완전하게 통과하여 연장됨 - 를 제공하는 단계와,상기 컬럼들 중 한 컬럼에 있는 플래쉬 메모리 셀을 선택하는 단계와,상기 컬럼들 중 한 컬럼에 있는 각 플래쉬 메모리 셀의 바디에 제 1 전압을 인가하는 단계와,상기 컬럼들 중 한 컬럼에 바로 인접한 컬럼에 있는 각 플래쉬 메모리 셀의 바디에 제 2 전압을 인가하는 단계와,상기 선택된 메모리 셀을 액세스하는 단계를 포함하는플래쉬 메모리 어레이 동작 방법.
- 제 29 항에 있어서,상기 플래쉬 메모리 셀을 액세스하는 단계는, 상기 선택된 플래쉬 메모리 셀을 프로그래밍하는 단계를 포함하는플래쉬 메모리 어레이 동작 방법.
- 제 30 항에 있어서,상기 제 1 전압은 -10≤V<0의 범위를 가지며, 상기 제 2 전압은 0<V≤+10의 범위를 가지는플래쉬 메모리 어레이 동작 방법.
- 제 30 항에 있어서,상기 제 1 전압은 -3V이고, 상기 제 2 전압은 +3V인플래쉬 메모리 어레이 동작 방법.
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