KR20040093404A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR20040093404A
KR20040093404A KR1020040027430A KR20040027430A KR20040093404A KR 20040093404 A KR20040093404 A KR 20040093404A KR 1020040027430 A KR1020040027430 A KR 1020040027430A KR 20040027430 A KR20040027430 A KR 20040027430A KR 20040093404 A KR20040093404 A KR 20040093404A
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Abstract

반도체장치 내에 있는 각각의 소자의 소자특성을 향상시키면서 간소화 한 공정으로 제조할 수 있는 반도체장치의 제조방법을 제공한다.
메모리 게이트 전극(34), 컨트롤 게이트 전극(42), 게이트 전극(43~45)이 형성되어 있는 반도체 기판(20) 상에, 산화실리콘막(55), 질화실리콘막(56), 산화실리콘막(57)을 순차 형성한다. 계속해서, 게이트 전극(43, 44) 상에 형성되어 있는 산화실리콘막(57)을 웨트 에칭으로 제거한다. 그후 반도체 기판(20) 상에 형성되어 있는 산화실리콘막(57), 질화실리콘막(56), 산화실리콘막(55)을 이방성 드라이 에칭으로 순차 제거하는 것에 의해, 상대적으로 폭이 넓은 사이드월(A, B, E)과 상대적으로 폭이 좁은 사이드월(C, D)을 형성한다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로, 특히 불휘발성 메모리를 가지는 반도체장치 및 그 제조기술에 적용하는 유용한 기술에 관한 것이다.
종래, 반도체 칩(이하, 단순히 칩이라 한다) 상의 회로에 있어서는, 예를 들면 반도체 소자로서 전류 구동력을 필요로 하는 MOS(Metal Oxide Semiconductor)형 트랜지스터와, 상기 MOSFET형 트랜지스터보다도 높은 전압으로 동작하고 고내압을 필요로 하는 MOS형 트랜지스터가 존재하고 있다.
이들 MOS형 트랜지스터를 제조하는 제1의 종래기술로서 이하에 나타내는 바와 같은 것이 있다. 먼저, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극 및 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 형성한 후, 이들 게이트 전극을 덮도록 절연막을 형성한다. 그리고, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 레지스트막으로 덮은 후, 웨트 에칭을 행하며, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 덮도록 형성되어 있던 절연막의 막두께를 감소시킨다. 그리고, 이방성 드라이 에칭을 행하는 것에 의해, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극의 측벽에 상대적으로 폭이 좁은 사이드월을 형성한다. 계속해서, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 덮고 있던 레지스트막을 제거하는 한편, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 레지스트막으로 덮는다. 그후, 이방성 드라이 에칭을 행하는 것에 의해, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극의 측벽에 상대적으로 폭이 넓은 사이드월을 형성한다(예를 들면, 특허문헌 1, 특허문헌 2 참조).
다음에, 제2의 종래기술로서는, 이하에 나타내는 바와 같은 것이 있다. 먼저, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극 및 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 형성한 후, 이들 게이트 전극을 덮도록 산화실리콘막, 질화실리콘막, 산화실리콘막을 순차 형성한다. 그리고, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 레지스트막으로 덮는다. 그후, 웨트 에칭을 행하며, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 덮도록 형성되어 있는 3층째의 산화실리콘막을 제거한다. 계속해서, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 덮도록 형성되어 있는 1층째의 산화실리콘막과 2층째의 질화실리콘막을 이방성 에칭에 의해 제거하여 상대적으로 폭이 좁은 사이드월을 형성한다. 그후, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 레지스트막으로 덮는 한편, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 덮고 있던 레지스트막을 제거한다. 그리고, 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극을 덮도록 형성되어 있는 3층의 막, 즉 산화실리콘막, 질화실리콘막 및 산화실리콘막을 이방성 에칭으로 제거하여 상대적으로 폭이 넓은 사이드월을 형성한다(예를 들면 특허문헌 3 참조).
(특허문헌 1)
일본특허공개 평7-176729호 공보(제4~제5 페이지, 도4~도5)
(특허문헌 2)
일본특허공개 평6-181293호 공보(제9~10 페이지, 도2)
(특허문헌 3)
일본특허공개 평5-102428호 공보(제2~3 페이지, 도10~도13)
여기서, 전류 구동력을 필요로 하는 MOS형 트랜지스터와 고내압을 필요로 하는 MOS형 트랜지스터를 가지는 반도체장치로서, 재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치는 각각의 소자특성, 예를 들면 재기록 가능한 불휘발성 메모리 셀로의 기록 특성의 향상을 도모하면서, 가능한 한 간소화 한 공정으로 제조하는 바램이 있다.
그러나, 상기 한 제1의 종래기술에서는, 전류 구동력을 필요로 하는 MOS형 트랜지스터의 게이트 전극 상에 형성되어 있던 절연막의 막두께를 웨트 에칭에 의해 감소시키고 있지만, 웨트 에칭에 의한 막두께의 제어는 곤란하며, 공정이 복잡화하는 문제점이 있다.
또 상기 한 제2의 종래기술에서는, 사이드월을 형성하는 공정에서, 먼저 고내압을 필요로 하는 MOS형 트랜지스터의 게이트 전극 상에 레지스트막을 형성하는 공정이 존재하고, 그후 공정에서, 전류 구동력을 필요로 하는 MOS형 트랜지스터 상에 레지스트막을 형성하는 공정이 존재한다. 따라서, 동일한 사이드월을 형성하는 경우에 비해 마스크가 2장 증가해 공정이 복잡하게 된다는 문제점이 있다.
본 발명의 목적은, 고속동작을 위해 저전압으로 상대적으로 큰 전류 구동력을 필요로 하는 MOS형 트랜지스터와 고내압을 필요로 하는 MOS형 트랜지스터를 가지는 반도체장치로서, 재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치를, 각각의 소자특성의 향상을 도모하면서 간소화 한 공정으로 제조할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
또 본 발명의 다른 목적은, 고속동작을 위해 저전압으로 상대적으로 큰 전류 구동력을 필요로 하는 MOS형 트랜지스터와 고내압을 필요로 하는 MOS형 트랜지스터를 가지는 반도체장치로서, 재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치에 있어서, 각각의 소자특성의 향상을 도모할 수 있는 반도체장치를 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
도1은 본 발명의 실시형태1인 반도체 칩의 레이아웃 구성을 나타낸 상면도이다.
도2는 EEPROM의 개략 구성을 나타낸 도면이다.
도3은 본 발명의 실시형태1인 반도체장치의 단면도이다.
도4는 도3에서의 MONOS형 트랜지스터를 나타낸 도면이다.
도5는 메모리 셀 내의 트랜지스터 회로를 나타낸 도면이다.
도6은 메모리 셀의 동작시에서 각 부위에 인가되는 전압을 나타낸 표이다.
도7은 본 발명의 실시형태1인 반도체장치의 제조공정을 나타낸 단면도이다.
도8은 도7에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도9는 도8에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도10은 도9에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도11은 도10에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도12는 도11에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도13은 도12에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도14의 (a)는 도13에 계속하는 반도체장치의 제조공정을 나타낸 단면도이며,(b)는 (a)에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도15는 도14의 (b)에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도16은 도15에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도17은 도16에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도18은 도17에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도19는 반도체 칩 상에 패터닝한 레지스트막을 형성한 상태를 나타내는 도면이다.
도20은 도18에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도21은 드라이 에칭장치의 구성을 모식적으로 나타낸 도면이다.
도22는 도21에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도23은 도22에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도24는 도23에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도25는 도24에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도26은 본 발명의 실시형태2인 반도체장치의 제조공정을 나타낸 단면도이다.
도27은 도26에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도28은 도27에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도29는 도28에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도30은 도29에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도31은 도30에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도32는 도31에 계속하는 반도체장치의 제조공정을 나타낸 단면도이다.
도33은 본 발명의 실시형태3인 반도체장치의 제조공정을 나타낸 단면도이다.
(부호의 설명)
1 반도체 칩
2 CPU
3 ROM
4 RAM
5 EEPROM
6 아날로그 회로
7a 정전보호회로
7b 정전보호회로
7c 정전보호회로
7d 정전보호회로
7e 정전보호회로
7f 정전보호회로
7g 정전보호회로
10 메모리 어레이
11 직접 주변회로부
12 간접 주변회로부
20 반도체 기판
21 소자분리영역
22 p형 웰
23 p형 웰
24 n형 웰
25 p형 웰
26 게이트 절연막(제1 게이트 절연막)
27 전하축적막
28 절연막(중간절연막)
29 폴리실리콘막
30 산화실리콘막
31 질화실리콘막
32 산화실리콘막
33 레지스트막
34 메모리 게이트 전극(제1 게이트 전극)
35 게이트 절연막
36 게이트 절연막(제2 게이트 절연막)
37 게이트 절연막(제3 게이트 절연막)
38 게이트 절연막
39 폴리실리콘막(도체막)
40 산화실리콘막
41 레지스트막
42 컨트롤 게이트 전극(제3 게이트 전극)
43 게이트 전극(제2 게이트 전극)
44 게이트 전극(제2 게이트 전극)
45 게이트 전극(제4 게이트 전극)
45a 레지스트막
46 저농도 n형 불순물 확산영역(제1 불순물영역)
47 저농도 n형 불순물 확산영역(제1 불순물영역)
48 저농도 n형 불순물 확산영역
49 저농도 n형 불순물 확산영역(제3 불순물영역)
50 저농도 n형 불순물 확산영역(제3 불순물영역)
51 저농도 p형 불순물 확산영역(제3 불순물영역)
52 저농도 p형 불순물 확산영역(제3 불순물영역)
53 저농도 n형 불순물 확산영역
54 저농도 n형 불순물 확산영역
55 산화실리콘막(제1 절연막)
56 질화실리콘막(제2 절연막)
57 산화실리콘막(제3 절연막)
58 레지스트막
59 고농도 n형 불순물 확산영역(제2 불순물영역)
60 고농도 n형 불순물 확산영역(제2 불순물영역)
61 고농도 n형 불순물 확산영역
62 고농도 n형 불순물 확산영역(제4 불순물영역)
63 고농도 n형 불순물 확산영역(제4 불순물영역)
64 고농도 p형 불순물 확산영역(제4 불순물영역)
65 고농도 p형 불순물 확산영역(제4 불순물영역)
66 고농도 n형 불순물 확산영역
67 고농도 n형 불순물 확산영역
68 코발트 실리사이드막
69 질화실리콘막
70 산화실리콘막
71 콘택트 홀
72 플러그
72a 티탄/질화티탄막
72b 텅스텐막
73 배선
73a 티탄/질화티탄막
73b 알루미늄막
73c 티탄/질화티탄막
100 드라이 에칭장치
101 챔버
102 상부 전극
103 고주파 전원
104 하부 전극
105 고주파 전원
106 직류전원
A 사이드월(제1 사이드월)
B 사이드월(제3 사이드월)
C 사이드월(제2 사이드월)
D 사이드월(제2 사이드월)
E 사이드월(제4 사이드월)
Q1MONOS형 트랜지스터
Q2MIS형 트랜지스터
Q3MIS형 트랜지스터
Q4MIS형 트랜지스터
Q5MIS형 트랜지스터
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명은, 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성한 반도체장치로서, (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극과, (b) 상기 제1 게이트 전극의 측벽에 형성된 제1 사이드월과, (c) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극과, (d) 상기 제2 게이트 전극의 측벽에 형성된 제2 사이드월을 구비하고, 상기 제1 사이드월의 폭은 상기 제2 사이드월의 폭과는 다른 것을 특징으로 하는 것이다.
또 본 발명은, 반도체 기판 상에 형성된 전기적으로 재기록 가능한 불휘발성 메모리 셀을 가지는 반도체장치로서, 상기 불휘발성 메모리 셀은 (a) 상기 반도체 기판 상에 형성된 제1 게이트 절연막과, (b) 상기 제1 게이트 절연막 상에 형성된전하축적막과, (c) 상기 전하축적막 상에 직접 또는 중간 절연막을 통해서 형성된 제1 게이트 전극과, (d) 상기 제1 게이트 전극의 측벽에 형성된 제1 사이드월을 가지고, 상기 제1 사이드월은 질화실리콘막을 포함하는 적층막으로 형성되며, 상기 질화실리콘막과, 상기 반도체 기판, 상기 제1 게이트 전극 및 상기 전하축적막과의 사이에는, 비전하축적막이 개재하고 있는 것을 특징으로 하는 것이다.
또 본 발명은, 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성하는 반도체장치의 제조방법으로서, (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극을 형성하는 공정과, (b) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극을 형성하는 공정과, (c)상기 제1 게이트 전극의 측벽에 제1 사이드월을 형성하고, 상기 제2 게이트 전극의 측벽에 제2 사이드월을 형성하는 공정을 구비하며, 상기 (c) 공정은, (c1) 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 덮도록 제1 절연막을 형성하는 공정과, (c2) 상기 제1 절연막 상에, 제2 절연막을 형성하는 공정과, (c3) 상기 제2 절연막 상에 제3 절연막을 형성하는 공정과, (c4) 상기 제1 게이트 전극을 덮도록 형성되어 있는 상기 제3 절연막을 남기는 한편, 상기 제2 게이트 전극을 덮도록 형성되어 있는 상기 제3 절연막을 제거하는 공정과, (c5) 상기 제1 게이트 전극의 측벽에 상기 제3 절연막을 남기면서 상기 제3 절연막을 제거하는 공정과, (c6) 상기 제2 게이트 전극의 측벽에 형성되어 있는 상기 제2 절연막을 남기면서, 상기 제2 절연막을 제거하는 공정과, (c7) 상기 제2 게이트 전극의 측벽에 형성되어 있는 상기 제2 절연막을 제거함과 동시에, 상기 제1 게이트 전극의 측벽 및 상기 제2 게이트 전극의 측벽에 형성되어 있는 상기 제1 절연막을 남기면서 상기 제1 절연막을 제거하여, 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막으로 이루어지는 상기 제1 사이드월과, 상기 제1 절연막으로 이루어지는 상기 제2 사이드월을 형성하는 공정을 가지는 것이다.
또 본 발명은, (a) 반도체 기판 상의 제1 영역에 제1 게이트 절연막을 형성하는 공정과, (b) 상기 제1 게이트 절연막 상에 전하축적막을 형성하는 공정과, (c) 상기 전하축적막 상에 직접 또는 중간 절연막을 통해서 제1 게이트 전극을 형성하는 공정과, (d) 상기 반도체 기판 상의 제2 영역에 제2 게이트 절연막을 형성하는 공정과, (e) 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 공정과, (f) 상기 제1 영역 및 상기 제2 영역을 포함하는 상기 반도체 기판 상에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 덮도록 제1 절연막을 퇴적하는 공정과, (g) 상기 제1 절연막 상에 제2 절연막을 퇴적하는 공정과, (h) 상기 제2 절연막 상에 제3 절연막을 퇴적하는 공정과, (i) 상기 제3 절연막을 가공하는 공정과, (j) 상기 제2 영역의 가공된 상기 제3 절연막을 제거하는 공정과, (k) 상기 제2 절연막을 가공하는 공정과, (l) 상기 제1 절연막을 가공하여, 상기 제1 게이트 전극의 측벽에 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막으로 이루어지는 제1 사이드월을 형성하고, 상기 제2 게이트 전극의 측벽에 상기 제1 절연막 및 상기 제2 절연막으로 이루어지는 제2 사이드월을 형성하는 것이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한 실시형태를 설명하기 위한 전체 도면에서 동일 기능을 가지는 것은 동일한 부호를 붙여, 그 반복의 설명을 생략한다.
(실시형태 1)
본 실시형태1은, 예를 들면 고속동작을 가능하게 하기 위해 큰 전류 구동력을 필요로 하는 MIS(Metal Insulator Semiconductor)형 트랜지스터(전계효과 트랜지스터)이며, 상대적으로 낮은 전압으로 구동하는 저내압 MIS형 트랜지스터와, 고전압 구동을 가능하게 하기 위해 상대적으로 높은 전압으로 구동하는 고내압 MIS형 트랜지스터를 가지는 반도체장치로서, 재기록 가능한 불휘발성 메모리셀을 포함하는 반도체장치 및 그 제조방법에 본 발명을 적용한 것이다.
도1에서 도3을 참조하여 실시형태1에서의 반도체장치의 구성에 대해서 설명한다.
도1은 칩(반도체 기판)(1)에 형성된 각각의 소자의 레이아웃 구성을 나타낸 상면도이다. 도1에 있어서, 칩(1)은 CPU(Central Processing Unit)(2), ROM(Read Only Memory)(3), RAM(Random Access Memory)(4), EEPROM(Electrically Erasable Programmable Read Only Memory)(5), 아날로그 회로(6), 정전보호회로(7a~7g)를 가지고 있다.
CPU(회로)(2)는 중앙연산처리장치라고도 불리며, 컴퓨터 등의 심장부에 해당한다. 이 CPU(2)는 기억장치에서 명령을 읽어내 해독하고, 그것에 의거하여 다중다양한 연산과 제어를 행하는 것이며, 처리의 고속성이 요구된다. 따라서, CPU(2)를 구성하고 있는 MIS형 트랜지스터에는 칩(1)에 형성되어 있는 소자 중에서, 상대적으로 큰 전류 구동력이 필요하게 된다. 즉 저내압 MIS형 트랜지스터로 형성된다.
ROM(회로)(3)은 기억정보가 고정되어 변경할 수 없는 메모리로, 판독전용 메모리라 불린다. ROM(3)의 구성에는, MIS형 트랜지스터를 직렬로 접속한 NAND형과, MIS형 트랜지스터를 병렬로 접속한 NOR형이 있다. NAND형은, 집적밀도 중시인데 반해, NOR형은 동작속도 중시의 목적으로 사용되는 경우가 많다. 이 ROM(3)도 고속성이 요구되므로 ROM(3)을 구성하고 있는 MIS형 트랜지스터에는 상대적으로 큰 전류 구동력이 필요하게 된다. 즉 저내압 MIS형 트랜지스터로 형성된다.
RAM(회로)(4)은 기억정보를 램덤하게, 즉 수시 기억되어 있는 기억정보를 판독하거나, 기억정보를 새롭게 기록할 수 있는 메모리이며, 수시 기록 판독을 할 수 있는 메모리라고도 불린다. IC 메모리로서의 RAM에는 다이나믹 회로를 이용한 DRAM(Dynamic RAM)과 스택틱 회로를 이용한 SRAM(Static RAM)의 2종류가 있다. DRAM은 기억유지동작이 필요한 수시 기록 판독 메모리이며, SRAM은 기억유지동작이 필요없는 수시 기록 판독 메모리이다. 이들 RAM(4)도 동작의 고속성이 요구되므로, RAM(4)을 구성하고 있는 MIS형 트랜지스터에는 상대적으로 큰 전류 구동력이 필요하게 되어 있다. 즉 저내압 MIS형 트랜지스터로 형성된다.
EEPROM(5)은, 기록동작 및 소거동작도 전기적으로 재기록 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래머블 판독전용 메모리라고도 불린다. 이 EEPROM(5)의 메모리 셀에는 메모리 셀 선택용의 MIS형 트랜지스터와, 기억(메모리)용의 예를 들면 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터와 MNOS(Metal Nitride Oxide Semiconductor)형 트랜지스터로 구성된다. 여기서, 메모리 셀 선택용의 MIS형 트랜지스터는 고내압 MIS형 트랜지스터로 형성되어있다. EEPROM(5)의 기록동작에는, 예를 들면 핫 엘렉트론 주입 또는 파울러 노르드하임(Fowler Nordheim)형 터널현상을 이용하며, 소거동작에는, 파울러 노르드하임형 터널현상 또는 핫 홀 주입을 이용한다. 또한 핫 엘렉트론 주입과, 핫 홀 주입을 반대로 해도 되는 것은 물론이다.
EEPROM(5)의 기록 동작시 등에는, 기억용의 MONOS형 트랜지스터에 높은 전위차(12V 정도)가 생기므로 기억용의 MONOS형 트랜지스터로서, 상대적으로 고내압의 트랜지스터가 필요하게 된다.
아날로그 회로(6)는 시간적으로 연속하여 변화하는 전압과 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들면 증폭회로, 변환회로, 변조회로, 발진회로, 전원회로 등으로 구성되어 있다. 이들 아날로그 회로(6)는 칩(1)에 형성된 소자 중에서 상대적으로 고내압의 MIS형 트랜지스터가 사용된다.
정전보호회로(7a~7g)는 소자와 절연막 등이 대전전하의 방전에 의해 생긴 전압과 발열로, 내부회로가 파괴되는 것을 방지하기 위해 외부단자에 설치된 회로이다. 대전전하로서는, 예를 들면 인체, 물체 등에 축적된 정전기에 의한 것이 있다. 또한 정전보호회로(7a, 7c)는 입출력 단자에 설치되며, 정전보호회로(7b)는 모니터 단자에 설치되어 있다. 또 정전보호회로(7d)는 Vss단자에 설치되며, 정전보호회로(7e)는 CLK(클록) 단자에 설치되어 있다. 또한 정전보호회로(7f)는 RST(리셋)단자에 설치되며, 정전보호회로(7g)는 Vcc단자에 설치되어 있다. 이들 정전보호회로(7a, 7c~7g)에는 고전압이 인가되므로, 칩(1)에 형성된 소자 중에서, 상대적으로 고내압의 MIS형 트랜지스터가 사용된다.
다음에, 도1에 나타낸 EEPROM(5)의 내부 구성의 일예를 도2에 나타낸다. 도2에 있어서, EEPROM(5)은 메모리 어레이(10)와 메모리 어레이를 구동하기 위한 구동회로로서 메모리 어레이(10)의 직접 주변회로부(11) 및 간접 주변회로부(12)를 가지고 있다.
메모리 어레이(10)는 EEPROM(5)의 기억부에 해당하며, 메모리 셀이 종과 횡의 2차원 상으로 다수 배치되어 있다. 메모리 셀은 1비트의 단위정보를 기억하기 위한 회로이며, 기억부인 MONOS형 트랜지스터와 메모리 어레이 중에서 메모리 셀을 선택하기 위한 MIS형 트랜지스터로 구성되어 있다.
구동회로는, 메모리 어레이(10)를 구동하기 위한 회로이며, 직접 주변회로부(11)로서는, 예를 들면 전원전압으로부터 수배의 전압을 생성하는 승압회로, 승압용 클록 발생회로, 전압 클램프 회로, 행과 열을 선택하는 컬럼 디코더와 로 디코더, 컬럼 래치회로 및 WELL 제어회로 등을 가지고 있다. 이들 직접 주변회로부(11)를 구성하는 MIS형 트랜지스터는 칩(1)에 형성되어 있는 소자 중에서, 상대적으로 고내압을 필요로 하는 MIS형 트랜지스터로 형성되어 있다.
또 간접 주변회로부(12)로서는, 메모리 어레이의 재기록 제어회로로서 형성되어 있으며, 설정회로, 통상용 재기록 클록 생성회로, 고속용 재기록 클록 생성회로 및 재기록 타이밍 제어회로 등을 가지는 회로로 이루어진다. 이들 간접 주변회로부(12)를 구성하는 MIS형 트랜지스터는 칩(1)에 형성되어 있는 소자 중에서, 상대적으로 낮은 전압으로 구동하고, 고속동작이 가능한 저내압 MIS형 트랜지스터로 형성되어 있다.
계속해서, 도3에 칩(1) 상에 형성된 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2~Q5)의 단면도를 나타낸다. 도3에 있어서, 좌측의 영역은, EEPROM(5)(재기록 가능한 불휘발성 메모리) 내의 메모리 셀 형성영역을 나타내고 있으며, MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)가 형성되어 있다. 중앙의 영역은 고속동작을 가능하게 하기 위해 큰 전류 구동력을 필요로 하는 저내압 MIS형 트랜지스터(Q3, Q4)가 형성되어 있는 영역을 나타내고 있다. 상기한 바와 같이, 이와 같은 저내압 MIS형 트랜지스터가 형성되는 중앙의 영역으로서는, 예를 들면 CPU(2)와 RAM(4)의 형성영역 등을 생각할 수 있다. 또한 우측의 영역은, 고내압의 MIS형 트랜지스터(Q5)가 형성되어 있는 영역을 나타내고 있으며, 예를 들면 아날로그 회로(6)의 형성영역, 정전보호회로(7a~7g)의 형성영역 또는 EEPROM(5) 내의 구동회로가 형성되어 있는 영역 등을 생각할 수 있다.
칩(1)에 있는 반도체 기판(20)의 각각의 영역에는, 소자를 분리하는 소자분리영역(21)이 형성되어 있으며, 소자분리영역(21)에 의해 분리된 활성영역에는 각각 p형 웰(22, 23, 25) 또는 n형 웰(24)이 형성되어 있다.
메모리 셀 형성영역의 p형 웰(22) 상에는 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)가 형성되어 있다. 이 MONOS 트랜지스터(Q1)는 1비트를 기억하는 기억용의 트랜지스터이며, MIS형 트랜지스터(Q2)는 메모리 셀을 선택하기 위한 선택용 트랜지스터이다.
한편, 중앙 영역의 p형 웰(23) 상에는 MIS형 트랜지스터(Q3)가 형성되고, n형 웰(24) 상에는 MIS형 트랜지스터(Q4)가 형성되어 있다. 이 MIS형 트랜지스터(Q3, Q4)는 저내압 MIS형 트랜지스터이며, 고내압 MIS형 트랜지스터(Q2, Q5)보다도 고속의 동작을 가능하게 하기 위해 전류 구동력을 향상시킨 트랜지스터이다.
또 우측 영역의 p형 웰(25) 상에는, MIS형 트랜지스터(Q5)가 형성되어 있다. 이 MIS형 트랜지스터(Q5)는 저내압 MIS형 트랜지스터(Q3, Q4)보다도 고내압성을 향상시킨 트랜지스터이다.
다음에, 도3에 나타내는 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2~Q5)의 구성에 대해서 설명한다.
먼저, 메모리 셀 형성영역 내에 형성된 MONOS형 트랜지스터(Q1)는 이하에 나타내는 구성을 하고 있다. 즉 반도체 기판(20) 내에 형성된 p형 웰(22) 상에 게이트 절연막(제1 게이트 절연막)(26)이 형성되어 있으며, 이 게이트 절연막(26) 상에 전하축적막(27)이 형성되어 있다. 그리고, 이 전하축적막(27) 상에 절연막(28)(중간절연막)이 형성되며, 절연막(28) 상에 도전막으로 이루어지는 메모리 게이트 전극(제1 게이트 전극)(34)이 형성되어 있다. 메모리 게이트 전극(34)에는 저(低)저항화를 도모하기 위해 폴리실리콘막(29) 상에 실리사이드막으로서, 예를 들면 코발트 실리사이드막(68)이 형성된 적층구조로 구성되어 있으며, 메모리 게이트 전극(34)의 양측의 측벽에는 LDD(Lightly Doped Drain)구조를 형성하기 위해, 예를들면 절연막으로 이루어지는 사이드월(제1 사이드월)(A)이 형성되어 있다. 또한 실리사이드막은 코발트 실리사이드에 한정되지 않고, 티탄 실리사이드 또는 니켈 실리사이드로 구성해도 되는 것은 물론이다.
사이드월(A) 하부의 반도체 기판(20) 내에는, 반도체 영역으로서 저농도 n형 불순물 확산형역(제1 불순물영역)(46, 47)과, 저농도 n형 불순물 확산영역(46, 47)의 외측의 영역에, 고농도 n형 불순물 확산영역(제2 불순물영역)(59, 60)이 형성되어 있다. 고농도 n형 불순물 확산영역(59, 60) 상에는 저저항화를 도모하기 위한 실리사이드막으로서, 예를 들면 코발트 실리사이드막(68)이 형성되어 있다.
상기와 같이 구성된 MONOS형 트랜지스터(Q1)에 있어서, 게이트 절연막(26)은, 예를 들면 산화실리콘막으로 형성되어 있으며, 터널절연막으로서의 기능도 가진다. 예를 들면 이 MONOS형 트랜지스터(Q1)는 반도체 기판(20)에서 게이트 절연막(26)을 통해서 전하축적막(27)에 전자를 주입하거나, 전하축적막(27)에 축적한 전자를 반도체 기판(20)으로 방출하거나 하여 데이터의 기억과 소거를 행하므로, 게이트 절연막(26)은 터널절연막으로서 기능한다. 이와 같은 전자의 터널효과를 사용한 메모리 셀의 기록동작, 소거동작 및 판독동작에 대한 상세는 후술한다.
전하축적막(27)은 데이터 기억에 기여하는 전하를 축적하기 위해 설치된 막이며, 예를 들면 질화실리콘막으로 형성되어 있다.
종래, 전하축적막(27)으로서 폴리실리콘막이 주로 사용되어 왔지만, 전하축적막(27)으로서 폴리실리콘막을 사용한 경우, 전하축적막(27)을 둘러싸는 산화막의어느 일부에 결함이 있으면, 전하축적막(27)이 도체이므로, 이상 누설에 의해 전하축적막(27)에 축적된 전하가 모두 방출되어 버리는 일이 일어날 수 있다.
그래서, 상술한 바와 같이 전하축적막(27)으로서, 절연체인 질화실리콘막이 사용되고 있다. 이 경우, 데이터 기억에 기여하는 전하는 질화실리콘막 중에 존재하는 이산적 트랩준위(포획준위)에 축적된다. 따라서, 전하축적막(27)을 둘러싸는 산화막 중의 일부에 결함이 생겨도, 전하는 전하축적막(27)의 이산적 트랩준위에 축적되어 있으므로, 모든 전하가 전하축적막(27)에서 방출되어 버리는 일이 없다. 이 때문에 데이터 유지의 신뢰성 향상을 도모할 수 있다.
이와 같은 이유에서, 전하축적막(27)으로서, 질화실리콘막에 한정하지 않고, 이산적 트랩준위를 포함하는 막을 사용함으로써, 데이터 유지의 신뢰성을 향상시킬 수 있다.
사이드월(A)은 MONOS형 트랜지스터(Q1)의 반도체 영역인 소스영역(제1 소스영역) 및 드레인영역(제1 드레인영역)을 LDD구조로 하기 위해 형성된 것이다. 즉 MONOS형 트랜지스터(Q1)의 소스영역은 저농도 n형 불순물 확산영역(46) 및 고농도 n형 불순물 확산영역(59)으로 형성되며, 드레인영역은 저농도 n형 불순물 확산영역(47) 및 고농도 n형 불순물 확산영역(60)으로 형성되어 있지만, 사이드월(A) 하부의 소스영역 및 드레인영역을 저농도 n형 불순물 확산영역(46, 47)으로 함으로써, 메모리 게이트 전극(34) 단하(端下)에서의 전계 집중을 억제할 수 있도록 하고 있다.
다음에, MIS형 트랜지스터(Q2)의 구성에 관해서 설명한다. 도3에 있어서, MIS형 트랜지스터(Q2)는 이하에 나타내는 바와 같은 구성을 하고 있다. 즉 p형 웰(22) 상에 게이트 절연막(제3 게이트 절연막)(37)이 형성되며, 이 게이트 절연막(37) 상에 컨트롤 게이트 전극(제3 게이트 전극)(42)이 형성되어 있다. 그리고, 컨트롤 게이트 전극(42)에는 저저항화를 도모하기 위해 폴리실리콘막(39) 상에 실리사이드막으로서 예를 들면 코발트 실리사이드막(68)이 형성되어 있다.
컨트롤 게이트 전극(42)의 양측의 측벽에는, MIS형 트랜지스터(Q2)의 소스영역 및 드레인영역을 LDD구조로 하기 위해, 사이드월(제3 사이드월)(B)이 형성되어 있으며, 이 사이드월(B) 하부의 p형 웰(22) 내에는 반도체 영역인 저농도 n형 불순물 확산영역(47, 48)이 형성되어 있다. 저농도 n형 불순물 확산영역(47, 48)의 외측에는 반도체 영역인 고농도 n형 불순물 확산영역(60, 61)이 형성되어 있다.
다음에, 상대적으로 큰 전류 구동력을 필요로 하는 저내압 MIS형 트랜지스터(Q3)의 구성에 관해서 설명한다. 도3에 있어서, MIS형 트랜지스터(Q3)는 이하에 나타내는 바와 같이 형성되어 있다. 즉 p형 웰(23) 상에 게이트 절연막(제2 게이트 절연막)(36)이 형성되며, 이 게이트 절연막(36) 상에 게이트 전극(제2 게이트 전극)(43)이 형성되어 있다. 이 게이트 전극(43)은, 예를 들면 인(P) 등의 n형의 불순물이 도입된 폴리실리콘막(39)과, 폴리실리콘막(39) 상에 형성된 저저항화를 도모하기 위한 코발트 실리사이드막(68)으로 형성되어 있다. 또 게이트 전극(43)의 게이트 길이방향에서의 길이는 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)의 게이트 전극(34, 42)의 게이트 길이방향에서의 길이보다도 짧다. 또한 실리사이드막은, 예를 들면 코발트 실리사이드, 티탄 실리사이드 또는 니켈 실리사이드로 구성된다.
게이트 전극(43)의 양측의 측벽에는, 사이드월(제2 사이드월)(C)이 형성되어 있으며, 그 게이트 길이방향에서의 폭은 상술한 사이드월(A 및 B)의 폭보다도 작다. 사이드월(C) 하부에는 반도체 영역인 저농도 n형 불순물 확산영역(제3 불순물영역)(49, 50)이 형성되어 있다. 저농도 n형 불순물 확산영역(49, 50)의 외측에는 반도체 영역인 고농도 n형 불순물 확산영역(제4 불순물영역)(62, 63)이 형성되어 있다. 이와 같이 MIS형 트랜지스터(Q3)에는 저농도 n형 불순물 확산영역(49) 및 고농도 n형 불순물 확산영역(62)으로 이루어지는 소스영역(제2 소스영역)과 저농도 n형 불순물 확산영역(50) 및 고농도 n형 불순물 확산영역(63)으로 이루어지는 드레인영역(제2 드레인영역)이 형성되어 있다.
MIS형 트랜지스터(Q4)는 n형 웰(24) 상에 형성된 게이트 절연막(36)과, 게이트 전극(제2 게이트 전극)(44), 사이드월(제2 사이드월)(D), 저농도 p형 불순물 확산영역(51) 및 고농도 p형 불순물 확산영역(64)으로 이루어지는 소스영역, 저농도 p형 불순물 확산영역(52), 고농도 p형 불순물 확산영역(65)으로 이루어지는 드레인영역을 가진다. 후에 상세하게 설명하지만, 이 게이트 절연막(36)은 MIS형 트랜지스터(Q3)의 게이트 절연막(36)과 같은 공정으로 형성되는 것이다. 또 게이트 전극(44)은, 예를 들면 붕소(B) 등의 p형의 불순물이 도입된 폴리실리콘막(39)과코발트 실리사이드막(68)으로 형성되어 있다. 또 MIS형 트랜지스터(Q3)와 마찬가지로, 게이트 전극(44)의 게이트 길이방향에서의 길이는 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)의 게이트 전극(34, 42)의 게이트 길이방향에서의 길이보다 짧다. 이것은 상술한 바와 같이, MIS형 트랜지스터(Q3)는 고속동작을 목적으로 형성되므로, 그 채널길이는 가능한 한 작게 설계할 필요가 있기 때문이다. 또 사이드월(D)은 MIS형 트랜지스터(Q3)의 사이드월(C)과 같은 공정으로 형성된 것이며, 그 게이트 길이방향에서의 폭은 상술한 사이드월(A 및 B)의 폭보다도 작다. MIS형 트랜지스터(Q4)의 소스영역 및 드레인영역은 사이드월(D)에 정합되어 n형 웰(24)에 형성되어 있으며, 상술한 바와 같이, 저농도 p형 불순물 확산영역(51, 52) 및 고농도 p형 불순물 확산영역(64, 65)에 의해 형성되어 있다.
MIS형 트랜지스터(Q5)는 p형 웰(25) 상에 형성된 게이트 절연막(38)과, 게이트 전극(제4 게이트 전극)(45), 사이드월(제4 사이드월)(E), 저농도 n형 불순물 확산영역(53), 고농도 n형 불순물 확산영역(66)으로 이루어지는 소스영역, 저농도 n형 불순물 확산영역(54), 고농도 n형 불순물 확산영역(67)으로 이루어지는 드레인영역을 가진다. 후에 상세하게 설명하지만, 이 게이트 절연막(38)은 MIS형 트랜지스터(Q2)의 게이트 절연막(37)과 같은 공정으로 형성된 것이다. 또 게이트 전극(45)은, 예를 들면 n형의 불순물이 도입된 폴리실리콘막(39)과 코발트 실리사이드막(68)으로 형성되어 있다. 또 게이트 전극(45)의 게이트 길이방향에서의 길이는 MIS형 트랜지스터(Q3) 및 MIS형 트랜지스터(Q4)의 게이트 전극(43, 44)의 게이트 길이방향에서의 길이보다도 길다. 또 사이드월(E)는 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)의 사이드월(A 및 B)과 같은 공정으로 형성된 것이며, 그 게이트 길이방향에서의 폭은 상술한 사이드월(C 및 D)의 폭보다도 넓다. MIS형 트랜지스터(Q5)의 소스영역 및 드레인영역은 사이드월(E)에 정합되어 p형 웰(25)에 형성되어 있으며, 상술한 바와 같이 저농도 n형 불순물 확산영역(53, 54) 및 고농도 n형 불순물 확산영역(66, 67)에 의해 형성되어 있다.
이하에서는, MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q1~Q5)의 다른점에 관해서 설명한다.
MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2~Q5)의 구성에 있어서 다른 제1번째 점은 사이드월의 폭이다.
도3에 나타내는 바와 같이, MONOS형 트랜지스터(Q1)의 사이드월(A)의 폭을 L1, MIS형 트랜지스터(Q2)의 사이드월(B)의 폭을 L2, MIS형 트랜지스터(Q3)의 사이드월(C)의 폭을 L3, MIS형 트랜지스터(Q4)의 사이드월(D)의 폭을 L4, MIS형 트랜지스터(Q5)의 사이드월(E)의 폭을 L5로 한다.
도3을 보아 알 수 있는 바와 같이, 메모리용인 MONOS 트랜지스터(Q1), MIS형 트랜지스터(Q2및 Q5)의 사이드월(A, B, E)의 폭(L1, L2, L5)은, 전류 구동력을 필요로 하는 MIS형 트랜지스터(Q3)의 사이드월(C)의 폭(L3)과 MIS형 트랜지스터(Q4)의 사이드월(D)의 폭(L4)에 비교하여 넓게 되어 있다. 이것은 상대적으로 큰 전류 구동력을 필요로 하는 저내압 MIS형 트랜지스터(Q3, Q4)에 있어서는, 사이드월(C, D)의 폭(L3, L4)을 좁게 하여, 소스영역(제2 소스영역)과 드레인영역(제2 드레인영역)의 거리를 가깝게 하는 것에 의해, 소스영역과 드레인영역과의 사이의 저항을 낮게 하고 있다. 즉 소스영역과 드레인영역과의 사이의 저항을 낮게 하는 것에 의해, 전류 구동력의 향상을 도모하고 있다. 이와 같이 하여, MIS형 트랜지스터(Q3, Q4)를 고속으로 동작시킬 수 있다. 또 사이드월(A, B, E)의 폭(L1, L2, L5)을 사이드월(C, D)의 폭(L3, L4)보다도 크게 형성하고 있으므로, MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2및 Q5)에 형성되는 저농도 n형 불순물영역(46, 47, 48, 53, 54)의 게이트 길이방향에서의 길이를, MIS형 트랜지스터(Q3, Q4)에 형성되는 저농도 n 불순물영역(49, 50) 및 저농도 p형 불순물영역(51, 52)의 게이트 길이방향에서의 길이보다도 짧게 형성할 수 있다. 이와 같이 사이드월(A, B, E)의 폭(L1, L2, L5)을 넓게 하는 것에 의해 소스영역과 반도체 기판이나 드레인영역과 반도체 기판 사이의 pn 접합 내압을 향상시킬 수 있다.
또한 MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2및 Q5)에서의 사이드월(A, B, E)의 폭(L1, L2, L5)은, 예를 들면 약 190㎚이며, MIS형트랜지스터(Q3, Q4)의 사이드월(C, D)의 폭(L3, L4)은, 예를 들면 120㎚이다.
이하에 MONOS형 트랜지스터(Q1)를 예로 들어, 사이드월(A)의 폭(L1)을 넓히면 pn접합 내압이 향상하는 것에 관해서 도4를 참조하면서 설명한다. 도4는 메모리용의 MONOS형 트랜지스터(Q1)를 나타낸 도면이다. 도4에 있어서, 메모리용의 MONOS형 트랜지스터(Q1)는 LDD구조를 하고 있다. 즉 소스영역 및 드레인영역은 각각 저농도 n형 불순물 확산영역(46, 47)과 고농도 n형 불순물 확산영역(59, 60)으로 형성되며, 메모리 게이트 전극(34)에 가까운 영역에 저농도 n형 불순물 확산영역(46, 47)이 형성되어 있다. 이와 같이 메모리 게이트 전극(34)에 가까운 영역에 저농도 n형 불순물 확산영역(46, 47)을 형성하는 것은, 메모리 게이트 전극(34)의 엣지 단부 하부의 영역에서의 전계집중을 방지하기 위함이다. 즉 저농도 n형 불순물 확산영역(46, 47)은 고농도 n형 불순물 확산영역(59, 60)보다도 캐리어의 수가 적은 영역이므로 전류는 흐르기 어렵고, 그 저항은 고농도 n형 불순물 확산영역(59, 60)보다도 높은 영역이 된다. 따라서, 소스·드레인영역 사이의 게이트 파괴전압을 향상시킬 수 있다. 또 저농도 n형 불순물영역(46, 47) 부근의 공핍층의 연장을 크게 할 수 있으므로, 드레인영역이 되는 저농도 n형 불순물영역(47) 끝에서의 전계를 완화할 수 있다.
또 저농도 n형 불순물 확산영역(46, 47)과 고농도 n형 불순물 확산영역(59, 60)의 경계는 사이드월(A)의 폭(L1)으로 규정되어 있다.
여기서, 저농도 n형 불순물 확산영역(46, 47)과 고농도 n형 불순물확산영역(59, 60)은, 예를 들면 이온주입법에 의해 형성되지만, 이온주입의 후에는 주입한 이온의 활성화를 행하기 위해 열처리가 행해진다. 특히, 고농도 n형 불순물 확산영역(59, 60)을 형성했을 때에 행해지는 열처리에 의해, 주입한 이온이 저농도 n형 불순물 확산영역(46, 47)으로 확산한다. 즉 도4의 화살표로 나타내는 바와 같이 주입한 일부 이온이 고농도 n형 불순물 확산영역(59, 60)에서 저농도 n형 불순물 확산영역(46, 47)으로 이동한다.
따라서, 도4에 나타내는 사이드월(A)의 폭(L1)을 도면에서 좁게 하면 고농도 n형 불순물 확산영역(59, 60)이 메모리 게이트 전극(34)의 엣지 단부 하부의 영역에 근접하므로, 전계집중이 일어나기 쉬운 메모리 게이트 전극(34)의 엣지 단부 하부의 영역에까지 이온이 이동해 온다. 그리고, 엣지 단부 하부의 영역에서 불순물 농도가 높아지면 전계집중이 일어나, 소스영역과 반도체 기판 또는 드레인영역과 반도체 기판과 사이의 pn접합 내압이 저하하게 된다.
그러나, 본 실시형태1의 반도체장치에서는, 메모리용의 MONOS형 트랜지스터(Q1)의 사이드월(A)의 폭(L1)을 저내압 MIS형 트랜지스터(Q3, Q4)의 사이드월(C, D)의 폭(L3, L4)에 비교하여 넓게 하고 있다. 이 때문에, 고농도 n형 불순물 확산영역(59, 60)과 메모리 게이트 전극(34)의 엣지 단부 하부의 영역과의 거리는 상대적으로 크게 되어 있으며, 이온이 엣지 단부 하부의 영역에 도달하기 어렵게 되어 있다. 따라서, MIS형 트랜지스터(Q3, Q4)의 pn접합 내압에 비해, 메모리용의 MONOS형 트랜지스터(Q1)의 pn접합 내압을 크게 할 수 있다. 즉 MIS형트랜지스터(Q3, Q4)에서의 소스영역(제2 소스영역)과 반도체 기판 또는 드레인영역(제2 드레인영역)과 반도체 기판 사이의 pn접합 내압에 비해, MONOS형 트랜지스터(Q1)에서의 소스영역(제1 소스영역)과 반도체 기판 또는 드레인영역(제1 드레인영역)과 반도체 기판 사이의 pn접합 내압을 크게 할 수 있다.
지금, 가령 사이드월(A)의 폭(L1)이 MIS형 트랜지스터(Q3, Q4)의 폭(L3, L4)과 같은 정도로 한 경우, 고저항의 영역인 저농도 n 불순물 확산영역(46, 47)의 폭이 작게 되므로, 반도체 기판 표면 부근을 전류가 흐르기 쉽게 되므로, 메모리 게이트 전극(34)의 엣지부 하부에 전계집중이 일어나기 쉽게 된다. 이와 같은 전계집중이 일어나면, 메모리 게이트 전극(34)의 엣지부에 집중한 캐리어 중 일부에 높은 에너지를 가진 정공(핫 홀)이 발생한다. 이와 같은 핫 홀이 메모리 게이트 전극(34)에 인가되는 전압에 의해 끌어당겨져 전하축적층에 주입되기 쉽게 되어, 실수로 데이터가 소거된다는 문제가 발생해 버린다. 메모리용의 MONOS형 트랜지스터(Q1)는 메모리 게이트 전극(34)에, 저내압 MIS형 트랜지스터(Q3, Q4)보다도 높은 전압을 인가하므로, 전계집중이 일어나기 쉽다. 이와 같은 문제를 회피하기 위해, 메모리용의 MONOS형 트랜지스터(Q1)의 사이드월(A)의 폭(L1)을 저내압 MIS형 트랜지스터(Q3, Q4)의 사이드월(C, D)의 폭(L3, L4)과 비교하여 넓게 하고 있다.
이와 같이, 본 실시형태1에서의 반도체장치에 의하면, 각각의 소자에 있어서 소자특성의 향상을 도모할 수 있다. 즉 MIS형 트랜지스터(Q3, Q4)는 동작시에 비교적 저전압(약 1.5V정도)밖에 인가되지 않으므로, 사이드월(C, D)의 폭(L3, L4)을 상대적으로 좁게 하여 동작의 고속성 향상을 도모하고 있다. 이것에 비해, 메모리용의 MONOS형 트랜지스터(Q1)는 기록 등의 동작을 행할 때, 비교적 높은 전위차(약 12V정도)가 발생하므로, 사이드월(A)의 폭(L1)을 상대적으로 넓게 하여 소스·드레인영역과 반도체 기판 사이의 pn접합 내압을 향상시켜 기록동작 등의 신뢰성 향상을 도모하고 있다.
또한 MIS형 트랜지스터(Q5)는 고내압의 MIS형 트랜지스터이므로, 그 사이드월(E)의 폭(L5)은 MONOS형 트랜지스터(Q1)의 사이드월(A)의 폭(L1)과 동등하다. 또 MIS형 트랜지스터(Q2)의 사이드월(B)의 폭(L2)도 MONOS형 트랜지스터(Q1)의 사이드월(A)의 폭(L1)과 동등하다.
다음에, MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2~Q5)의 구성에 있어서 다른 제2번째 점은 게이트 길이이다.
도3에 나타내는 바와 같이, MONOS형 트랜지스터(Q1)의 게이트 길이를 G1, MIS형 트랜지스터(Q2~Q5)의 게이트 길이를 G2~G5로 한다. 도3에서, 가장 짧은 것은 MIS형 트랜지스터(Q3, Q4)의 게이트 길이(G3, G4)이다. 이것은 게이트 길이(G3, G4)의 길이를 짧게 하는 것에 의해, 소스영역과 드레인영역 사이의 저항을 줄이고, 전류 구동력을 향상시키기 위함이다.
한편, 가장 긴 것은, MONOS형 트랜지스터(Q1)의 게이트 길이(G1)이다. 이것은 MONOS형 트랜지스터(Q1)에는 약 12V정도의 전압을 인가하므로, MIS형 트랜지스터(Q3, Q4)의 게이트 길이(G3, G4)정도의 길이로 하면, 소스영역과 드레인영역의 사이에서 펀치쓰루가 발생해 버리기 때문이다.
또한 MIS형 트랜지스터(Q2, Q5)의 게이트 길이(G2, G5)는 게이트 길이(G3, G4)와 게이트 길이(G1) 사이의 길이이다. 예를 들면, 구체적으로 수치로 나타내면, MONOS형 트랜지스터(Q1)의 게이트 길이(G1)는 약 0.60㎛, 메모리 선택용의 MIS형 트랜지스터(Q2)의 게이트 길이(G2)는 약 0.40㎛, MIS형 트랜지스터(Q3, Q4)의 게이트 길이(G3, G4)는 약 0.16㎛, MIS형 트랜지스터(Q5)의 게이트 길이(G5)는 약 0.40㎛이다.
이와 같이, 본 실시형태1에서의 반도체장치에 의하면, MONOS형 트랜지스터(Q1)의 게이트 길이(G1)를 상대적으로 길게 하는 것에 의해, 펀치쓰루를 방지할 수 있다. 즉 MONOS형 트랜지스터(Q1)는 메모리 게이트 전극(34)에 상대적으로 높은 전압을 인가하므로, 그 게이트 길이를 길게 형성할 필요가 있다. 한편, MIS형 트랜지스터(Q3, Q4)에 있어서, 게이트 길이(G3, G4)를 상대적으로 짧게 하여 전류 구동력을 향상시킬 수 있다. 즉 MIS형 트랜지스터(Q3, Q4)에는 상대적으로 낮은 전압을 인가하여 고속동작시키므로, 그 게이트 길이를 가능한 한 작게 형성하고있다. 다시말하면, MONOS형 트랜지스터(Q1)의 게이트 전극(34) 하부에 할 수 있는 채널(제1 채널)의 길이를 MIS형 트랜지스터(Q3, Q4)의 게이트 전극(43, 44) 하부에 할 수 있는 채널(제2 채널)보다 길게 하는 것에 의해, MONOS형 트랜지스터(Q1)로 펀치쓰루를 방지할 수 있는 한편, MIS형 트랜지스터(Q3, Q4)로 전류 구동력을 향상시킬 수 있다.
다음에, MIS형 트랜지스터(Q2~Q5)의 구성에 있어서 다른 제3번째 점은 게이트 절연막의 막두께이다.
도3에 있어서, MIS형 트랜지스터(Q2, Q5)는 MIS형 트랜지스터(Q3, Q4)에 비해 높은 전압이 인가되므로, 그 게이트 절연막(37, 38)은 MIS형 트랜지스터(Q3, Q4)의 게이트 절연막(36)에 비해 두껍게 되어 있다. 이와 같이 구성하는 것에 의해, MIS형 트랜지스터(Q2, Q5)의 게이트 절연막(38)의 절연내성을 향상시킬 수 있다.
본 실시형태1의 반도체장치는 상기와 같이 구성되어 있으며, 이하에 MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)로 구성되는 전기적으로 재기록 가능한 불휘발성 메모리 셀에서의 동작의 일예를 도3, 도5, 도6을 참조하면서 간단하게 설명한다.
도5에 있어서, 좌측의 소자는 도3에서의 MONOS형 트랜지스터(Q1)를 나타내고 있으며, 우측의 소자는 도3에서의 메모리 셀 선택용의 MIS형 트랜지스터(Q2)를 나타내고 있다.
도6은 재기록 가능한 불휘발성 메모리 셀에서의 기록동작, 소거동작 또는 판독동작을 하는 경우에, 소스영역(고농도 n형 불순물 확산영역(59)(제1 반도체 영역)), 메모리 게이트 전극(34), 컨트롤 게이트 전극(42), 드레인영역(고농도 n형 불순물 확산영역(61)) 및 반도체 기판(20)에 인가되는 전압을 각각 Vs, Vmg, Vcg, Vd 및 Vsub으로서 나타내고 있다.
먼저, 기록동작에 관해서 설명한다. 이 경우, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42)에 약 1.5V의 전압이 인가되는 한편, 소스영역(고농도 n형 불순물 확산영역(59)), 드레인영역(고농도 n형 불순물 확산영역(61)) 및 반도체 기판(20)에는 약 -10.5V의 전압이 인가된다. 그러면, MIS형 트랜지스터(Q2)가 온상태로 되며, 이 메모리 셀이 선택된다. 그리고, MONOS형 트랜지스터(Q1)의 메모리 게이트 전극(34)은 반도체 기판(20)에 대해서, 약 +12V의 전위차로 되어 있으므로, 반도체 기판(20) 내에 있는 전자가 게이트 절연막(26)을 터널하여, 전하축적막(27)의 트랩전위로 축적된다. 이와 같이 하여, 기록동작이 행해진다.
다음에, 소거동작에 관해서 설명한다. 이 경우, 소스영역(고농도 n형 불순물 확산영역(59)), 컨트롤 게이트 전극(42), 드레인영역(고농도 n형 불순물 확산영역(61)) 및 반도체 기판(20)에 약 1.5V의 전압이 인가되는 한편, 메모리 게이트 전극(34)에 약 -8.5V의 전압이 인가된다. 그러면, MIS형 트랜지스터(Q2)가 온상태로 되며, 이 메모리 셀이 선택된다. 그리고, MONOS형 트랜지스터(Q1)의 전하축적막(27)에 축적된 전자는 게이트 절연막(26)을 터널하여 반도체 기판(20) 내로 이동한다. 즉 메모리 게이트 전극(34)에 약 -8.5V, 반도체 기판(20)에 약 1.5V가 인가되어 있으므로, 메모리 게이트 전극(34)에 대해서 반도체 기판(20)은 약 +10V의 전위차로 되어 있다. 이 때문에, 전하축적막(27)에 축적된 전자는 반도체 기판(20) 내로 인출되는 한편, 정공이 전하축적막(27)에 축적된다.
계속해서, 판독동작에 관해서 설명한다. 이 경우, 소스영역(고농도 n형 불순물 확산영역(59)), 메모리 게이트 전극(34), 반도체 기판(20)에 약 0V의 전압을 인가하는 한편, 컨트롤 게이트 전극(42)에 약 2.0V의 전압을 인가하고, 드레인 전극에 약 0.8V의 전압을 인가한다. 그러면, MIS형 트랜지스터(Q2)가 온상태로 되며, 이 메모리 셀이 선택된다. 그리고, MONOS형 트랜지스터(Q1)의 전하축적막(27)에 전자가 축적되어 있는 경우, MONOS형 트랜지스터(Q1)의 문턱치 전압은 0V보다 크게 되므로, 메모리 게이트 전극에 약 0V를 인가한 상태에서는, 소스전극과 드레인전극 사이에 전류는 흐르지 않는다. 한편, MONOS형 트랜지스터(Q1)의 전하축적막(27)에 정공이 축적되어 있는 경우(전하가 축적되어 있지 않은 경우도 포함된다), MONOS형 트랜지스터(Q1)의 문턱치전압은 0V로 이하로 되므로, 메모리 게이트 전극에 약 0V를 인가한 상태에서는, 소스전극과 드레인 전극 사이에 전류가 흐른다. 이와 같이 전류가 흐르는지 흐르지 않는지에 따라, 1비트의 정보를 기억할 수 있다.
다음에, 본 실시형태1에서의 반도체장치의 제조방법에 관해서 도면을 참조하면서 설명한다.
먼저, 도7에 나타내는 바와 같이, 예를 들면 단결정 실리콘에, 예를 들면 붕소(B) 등의 P형 불순물을 도입한 반도체 기판(20)을 준비한다. 다음에 반도체 기판(20)의 주면상에 소자분리영역(21)을 형성한다. 소자분리영역(21)은, 예를 들면 산화실리콘막으로 이루어지며, STI(Shallow Trench Isolation)법과 LOCOS(Local Oxidization Of Silicon) 등에 의해 형성된다. 도7에서는, 반도체 기판(20)에 형성된 홈에 산화실리콘막을 매립하는 STI법에 의해 형성된 소자분리영역(21)을 나타내고 있다.
다음에, 반도체 기판(20)에 p형 웰(22, 23, 25) 및 n형 웰(24)을 형성한다. p형 웰(22, 23, 25)은 포토리소그래피 기술 및 이온주입법을 사용하여, p형 불순물을 도입하는 것에 의해 형성된다. 도입되는 p형 불순물로서는, 예를 들면 붕소와 불화붕소가 있다. 마찬가지로 하여, n형 웰(24)은 포토리소그래피 기술 및 이온주입법을 사용하여 n형 불순물을 도입하는 것에 의해 형성된다. n형 불순물로서는, 예를 들면 인과 비소가 있다.
계속해서, 도8에 나타내는 바와 같이, 반도체 기판(20)의 주면상에 게이트 절연막(제1 게이트 절연막)(26)을 형성한다. 또 게이트 절연막(26)의 막두께는 1.1㎚정도이다. 게이트 절연막(26)은, 예를 들면 산화실리콘막으로 이루어지며, 열산화법을 사용하여 형성할 수 있다. 그리고, 이 게이트 절연막(26) 상에 전하축적막(27)을 형성한다. 전하축적막(27)은, 예를 들면 질화실리콘막으로 이루어지며, 실란가스(SiH4)와 암모니아가스(NH3)를 화학반응시키는 CVD(Chemical Vapor Deposition)법을 사용하여 형성할 수 있다. 또 다른 제조방법으로서 ALD(AtomicLayer Deposition)법으로 형성할 수도 있다. 또 전하축적막(27)의 막두께는 16.5㎚정도이다. 또한 전하축적막(27)으로서, 질화실리콘막을 사용했지만 이것에 한정하지 않고, 예를 들면 산질화실리콘막(SiON) 등의 막중에 트랩준위를 포함하는 막이라도 된다. 또 전하축적막(27)을 Si 나노도트로 형성하는 것도 가능하다.
다음에, 전하축적막(27) 상에 절연막(28)을 형성한다. 절연막(28)은, 예를 들면 산화실리콘막으로 이루어지며, 실란가스와 산소가스(O2)를 확학반응시키는 CVD법에 의해 형성할 수 있다. 또 절연막(28)의 막두께는 3.0㎚정도이다.
계속해서, 절연막(28) 상에 폴리실리콘막(29)을 형성한다. 폴리실리콘막(29)은, 예를 들면 실란가스를 질소가스(N2) 중에서 열분해시키는 CVD법에 의해 형성할 수 있다. 폴리실리콘막(29)의 성막시에는, 인 등의 도전형 불순물이 첨가된다. 또한 폴리실리콘막(29)의 성막이 종료한 후, 이온주입법을 사용하여 폴리실리콘막(29)에 도전형 불순물을 주입해도 된다.
그후, 폴리실리콘막(29) 상에, 갭 절연막을 형성한다. 갭 절연막은, 예를 들면 산화실리콘막(30), 질화실리콘막(31) 및 산화실리콘막(32)의 적층막으로 이루어진다. 이들 막은, 예를 들면 CVD법을 사용하는 것에 의해 형성할 수 있다. 갭 절연막은, 그후 공정에서 형성하는 메모리 게이트 전극(34)을 보호하는 기능을 가진다.
다음에, 갭 절연막 상에 레지스트막(33)을 도포한 후, 노광·현상하는 것에 의해 레지스트막(33)을 패턴닝한다. 패터닝은 메모리 게이트 전극(34)을 형성하는 영역에 레지스트막(33)이 남도록 한다. 그리고, 패터닝한 레지스트막(33)을 마스크한 에칭에 의해, 도9에 나타내는 메모리 게이트 전극(제1 게이트 전극)(34)을 형성한다.
계속해서, 도10에 나타내는 바와 같이, 반도체 기판(20)의 주면 상에 게이트 절연막(35)을 형성한다. 게이트 절연막(35)은, 예를 들면 산화실리콘막으로 형성되며, 열산화법을 사용하여 형성할 수 있다. 그후, 도11에 나타내는 바와 같이, 상대적으로 큰 전류 구동력을 필요로 하는 저내압 MIS형 트랜지스터(Q3, Q4)를 형성하는 영역(도10의 중앙의 영역)(제2 영역)에 형성되어 있는 게이트 절연막(35)을 제거한다. 게이트 절연막(35)의 제거에는, 예를 들면 포토리소그래피 기술 및 에칭기술을 사용하여 행할 수 있다.
그리고, 도12에 나타내는 바와 같이, 게이트 절연막(35) 상 및 반도체 기판(20) 상에 게이트 절연막(제2 게이트 절연막)(36)을 형성한다. 게이트 절연막(36)은, 예를 들면 CVD법에 의해 형성할 수 있다. 이와 같이 하여, 메모리 셀 형성영역(좌측 영역)(제1 영역)과 고내압의 MIS형 트랜지스터(Q5)를 형성하는 영역(우측 영역)에 상대적으로 막두께가 두꺼운 게이트 절연막(제3 게이트 절연막)(37) 및 게이트 절연막(38)을 형성할 수 있다.
게이트 절연막(37) 및 게이트 절연막(38)은 게이트 절연막(35)의 막두께와 게이트 절연막(36)의 막두께를 합친 막두께를 가지고 있다. 한편, 상대적으로 큰 전류 구동력을 필요로 하는 저내압 MIS형 트랜지스터(Q3, Q4)를 형성하는 영역에는 상대적으로 막두께가 얇은 게이트 절연막(36)이 형성되어 있다.
게이트 절연막(36~38)으로서, 산화실리콘막을 사용하는 예를 나타냈지만, 이들에 한정하지 않고, 예를 들면 산화실리콘보다 유전율이 높은 재료, 이른바 High-k막을 사용해도 된다. 예를 들면 산화알루미늄, 산화하프늄, 산화지르코늄, 질화실리콘 등의 막으로 형성해도 된다.
계속해서, 도13에 나타내는 바와 같이, 반도체 기판(20)의 주면의 전면 상에 도전막으로서, 예를 들면 폴리실리콘막(도체막)(39)을 형성한다. 폴리실리콘막(39)은 상술한 바와 마찬가지로, 예를 들면 CVD법을 사용하여 형성할 수 있다. 또한 폴리실리콘막(39)의 성막중 또는 성막후에는 도전성 불순물이 첨가된다. 이 도전성 불순물은 폴리실리콘막(39)의 저저항화를 위해 도입된다.
다음에, 폴리실리콘막(39) 상에 갭 절연막을 형성한다. 갭 절연막은, 후 공정에서 형성되는 게이트 전극을 보호하는 기능을 가지며, 예를 들면 산화실리콘막(40)으로 형성된다. 산화실리콘막(40)의 형성방법으로서는, 예를 들면 CVD법이 사용된다.
계속해서, 산화실리콘막(40) 상에 레지스트막(41)을 도포한 후, 노광·현상하는 것에 의해 레지스트막(41)을 패터닝한다. 패터닝은 게이트 전극을 형성하는 영역에 레지스트막(41)이 남도록 한다. 그리고, 패터닝한 레지스트막(41)을 마스크로 한 에칭을 행하며, 도14의 (a)에 나타내는 컨트롤 게이트 전극(제3 게이트 전극)(42), 게이트 전극(제2 게이트 전극)(43), 게이트 전극(제2 게이트 전극)(44) 및 게이트 전극(45)을 형성한다.
게이트 전극(43, 44)은 이 중에서 가장 게이트 길이가 짧게 되도록 형성되어있으며, 상술한 메모리 게이트 전극(34)의 게이트 길이는 이 중에서 가장 게이트 길이가 길게 되도록 형성되어 있다. 또 컨트롤 게이트 전극(42), 게이트 전극(45)의 게이트 길이는 게이트 전극(43, 44)의 게이트 길이와 메모리 게이트 전극(34)의 게이트 길이의 중간의 값을 취하도록 형성되어 있다.
이와 같이, 메모리 게이트 전극(34)의 게이트 길이를 상대적으로 길게 하는 것에 의해, 펀치쓰루를 방지할 수 있는 트랜지스터를 형성할 수 있는 한편, 게이트 전극(43, 44)의 게이트 길이를 상대적으로 짧게 하는 것에 의해 전류 구동력을 향상시킨 트랜지스터를 형성할 수 있다.
여기서, 도14의 (a)에 나타내는 바와 같이, 이미 형성되어 있던 메모리 게이트 전극(34)의 측벽에 있어서는, 에칭이 충분히 행해지지 않고, 폴리실리콘막(39)으로 이루어지는 에칭 잔사(殘渣)가 잔존(殘存)하고 있다.
또 도14의 (a)에 나타내는 바와 같이, 전류 구동력을 필요로 하는 MIS형 트랜지스터(Q3, Q4)의 형성영역에 있어서는, 게이트 전극(43, 44) 하부의 영역 이외의 영역에 형성되어 있는 게이트 절연막(36)이 남아 있으며, 메모리 셀 형성영역과 고내압의 MIS형 트랜지스터(Q5)의 형성영역에 있어서는, 컨트롤 게이트 전극(42), 게이트 전극(45) 하부의 영역 이외의 영역에도 게이트 절연막(37, 38)이 남아 있지만, 그들 막두께는 에칭때문에 감소하고 있다.
계속해서, 도14의 (b)에 나타내는 바와 같이, 메모리 게이트 전극(34)의 측벽에 형성되어 있는 에칭 잔사를 제거하기 위해, MIS형 트랜지스터(Q3, Q4, Q5)의형성영역을 레지스트막(45a)으로 덮은 후, 재차 에칭을 행하며, 도15에 나타내는 바와 같은 에칭 잔사인 폴리실리콘막(39)을 제거한다. 이 에칭 시, 메모리 셀 형성영역에 있어서, 컨트롤 게이트 전극(42) 하부의 영역 이외의 영역에도 게이트 절연막(37)이 남아 있으므로, 베이스인 반도체 기판(20)을 에칭하지 않아도 된다. 즉 잔존하고 있는 게이트 절연막(37)은 반도체 기판(20)을 에칭으로부터 보호하는 보호막으로서 기능한다. 다시말하면, 잔존하고 있는 게이트 절연막(37)은 반도체 기판(20)의 오버 에칭을 억제하고, 반도체 기판(20)의 평탄성 저하를 방지하는 기능을 가진다. 이와 같이, 게이트 절연막(37)의 막두께를 게이트 절연막(36)의 막두께에 비교하여 두껍게 형성하는 것에 의해, 절연내성을 향상시킬 수 있음과 동시에, 제조공정 중에서 보호막으로서 기능시킬 수 있다.
다음에, 도16에 나타내는 바와 같이, 포토리소그래피 기술 및 이온주입법을 사용하여 저농도 n형 불순물 확산영역(46~50, 53, 54)을 형성한다. 저농도 n형 불순물 확산영역(46~50, 53, 54)은 반도체 기판(20) 내에 인과 비소 등의 n형 불순물을 도입하고, 그후 도입한 n형 불순물의 활성화를 위한 열처리를 행함으로써 형성할 수 있다. 마찬가지로 하여, 저농도 p형 불순물 확산영역(51, 52)을 형성한다.
계속해서, 도17에 나타내는 바와 같이, 반도체 기판(20)의 주면의 전면에 절연막으로서, 예를 들면 산화실리콘막(제1 절연막)(55)을 형성한다. 즉 메모리 셀 형성영역(MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q2)의 형성영역), 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역상에 산화실리콘막(55)을 형성한다.
산화실리콘막(55)은, 예를 들면 CVD법을 사용하여 형성할 수 있으며, 그 막두께는, 예를 들면 약 150㎚이다.
그후, 산화실리콘막(55) 상에 절연막으로서, 예를 들면 질화실리콘막(제2 절연막)(56)을 형성한다. 질화실리콘막(56)은, 예를 들면 CVD법을 사용하여 형성할 수 있으며, 그 막두께는, 예를 들면 30㎚이다.
다음에, 질화실리콘막(56) 상에 절연막으로서, 예를 들면 산화실리콘막(제3 절연막)(57)을 형성한다. 산화실리콘막(57)은 산화실리콘막(55)과 같은 방법, 예를 들면 CVD법을 사용하여 형성할 수 있다. 이 산화실리콘막(57)의 막두께는, 예를 들면 100㎚이다. 이와 같이 하여, 반도체 기판(20)의 주면의 전면에 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)으로 이루어지는 적층막을 형성한다. 또한 2층째에 형성되어 있는 질화실리콘막(56)은 상기한 기재에서 알 수 있듯이 3층의 막 중에서 가장 작은 막두께를 가진다.
또 이때 산화실리콘막(55)의 막두께를 MONOS형 트랜지스터(Q1)의 게이트 절연막(26)의 막두께보다도 두껍게 되도록 형성하고 있다. 이것은, 상술의 EEPROM(5)의 기록동작에, 예를 들면 핫 일렉트론 주입 도는 파울러 노르드하임형 터널현상을 이용하여 MONOS형 트랜지스터(Q1)의 전하축적막(27)에 전자(또는 정공)를 주입하는 방식을 채용하고 있으므로, 사이드월(A)의 질화실리콘막(56)에도 전자(또는 정공)가 주입되는 것을 방지하기 위함이다. 즉 산화실리콘막(55)은 비전하축적막으로서형성되어 있다.
계속해서, 도18에 나타내는 바와 같이, 산화실리콘막(57) 상에 레지스트막(58)을 도포한 후, 노광·현상하는 것에 의해 패터닝한다. 패터닝은 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역만 개구하도록 행한다. 즉 메모리 셀 형성영역 및 고내압의 MIS형 트랜지스터(Q5)의 형성영역에 레지스트막(58)이 남도록 행한다.
다음에, 패터닝한 레지스트막(58)을 마스크로 하여, 산화실리콘막(57)의 웨트 에칭을 행한다(제1의 에칭공정). 이 웨트 에칭에 의해, MIS형 트랜지스터(Q3, Q4)의 형성영역에 퇴적하고 있는 산화실리콘막(57)이 제거된다. 즉 메모리 게이트 전극(34) 및 컨트롤 게이트 전극(42)을 덮도록 형성되어 있는 산화실리콘막(57)을 남기는 한편, 게이트 전극(43, 44)을 덮도록 형성되어 있는 필요없는 산화실리콘막(57)이 제거된다.
산화실리콘막(57)의 하부에는, 질화실리콘막(56)이 형성되어 있으며, 이 질화실리콘막(56)은 웨트 에칭의 스톱퍼막으로서 기능한다. 따라서, 질화실리콘막(56) 대신에 산화실리콘막(57)을 웨트 에칭할 때의 스톱퍼막이 되는 막을 형성해도 된다. 즉 스톱퍼막은 웨트 에칭에서의 충분한 선택비가 취해지면 특별히 막 종류는 문제되지 않는다. 또한 웨트 에칭의 스톱퍼막의 막두께는 웨트 에칭시의 선택비를 고려하여 결정할 필요가 있다.
즉 제1의 에칭공정에서는 저내압 MIS형 트랜지스터(Q3, Q4) 영역의 절연막(산화실리콘막(57))을 에칭하고 있지만, 이때는, 사이드월(C, D)의 폭을 작게 형성할 필요가 있으므로, 웨트 에칭과 같은 등방성 에칭에 의해 절연막(질화실리콘막(56)) 상의 절연막(산화실리콘막(57))이 모두 제거되도록 에칭하고 있다.
또한 게이트 절연막(36, 37, 38)에 관해서는, 메모리 게이트 전극(34) 및 게이트 전극(42, 43, 44, 45)의 하부에 형성된 것을 제외하고, 도17 이후의 도면에서는 설명의 간략화를 위해, 그 표기를 생략하고 있다.
도19에, 레지스트막(58)으로 덮는 영역을 구체적으로 나타낸다. 도19에 있어서, 칩(1)의 영역 중, 레지스트막(58)으로 덮이는 영역은, EEPROM(5), 아날로그 회로(6)의 형성영역, 정정보호회로(7a, 7c~7g)의 형성영역이며, 고내압의 향상이 필요로 되는 트랜지스터가 형성되어 있는 영역이다. 또한, 이해를 용이하게 하기 위해, 레지스트막(58)으로 덮이는 영역에 해칭을 했다. 즉 이 해칭은 단면을 나타내는 것은 아니다.
계속해서, 도20에 나타내는 바와 같이, 메모리 셀 형성영역 및 고내압의 MIS형 트랜지스터(Q5)의 형성영역을 덮고 있던 레지스트막(58)을 제거한다. 이와 같이 하여, 레지스트막(58)으로 덮고 있던 영역에는, 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)의 3층의 적층막을 형성하고, 레지스트막(58)으로 덮고 있지 않은 영역에는 산화실리콘막(55) 및 질화실리콘막(56)의 2층의 적층막을 형성할 수 있다.
상기와 같은 적층막을 형성한 반도체 기판(20)은, 다음에 이방성 드라이 에칭하므로, 예를 들면 도21에 나타내는 드라이 에칭장치(100)에 반입된다.
도21은, 드라이 에칭장치(100)의 모식적 구성을 나타낸 도면이다. 도21에 있어서, 드라이 에칭장치(100)는 챔버(101), 상부 전극(102), 고주파 전원(103), 하부 전극(104), 고주파 전원(105), 직류전원(106)을 가지고 있다.
챔버(101)는 반도체 기판(20) 상에 형성된 막을 에칭하기 위한 밀폐된 처리실이며, 내부에 상부 전극(102) 및 하부 전극(104)을 가지고 있다. 또 챔버(101)는 반응생성가스를 배기하기 위한 배기구를 가지고 있다.
상부 전극(102)은 이방성 드라이 에칭하기 위한 원료가스를 챔버(101) 내에 도입하는 도입구의 기능을 가지며, 상부 전극(102)에는 고주파 전원(103)이 설치되어 있다. 이 고주파 전원(103)은 상부 전극(102)으로 도입되는 원료가스를 플라즈마화하는 기능, 즉 원료가스를 이온 또는 래디컬로 하는 기능을 가지고 있다.
하부 전극(104)은 반도체 기판(20)을 설치함과 동시에, 하부에서 반도체 기판(20)에 비활성가스(예를 들면 헬륨가스)를 도입하도록 구성되어 있다. 플라즈마 발생중, 챔버(101) 내는 고온이므로, 이 헬륨가스는, 반도체 기판(20)에 약간의 휘어짐이 있어 반도체 기판(20)과 하부 전극(104) 사이에 공간이 있는 경우에 있어서도, 하부 전극(104)과 반도체 기판(20) 사이의 열전도를 양호하게 유지하기 위해 도입된 것이다. 즉 챔버(101) 내는 진공상태에 가까우며 반도체 기판(20)에 열이 전해지기 어려우므로, 하부 전극(104)과 반도체 기판(20)과의 열접촉을 양호하게 한 것이다. 즉 헬륨가스를 도입함으로써 반도체 기판(20)을 냉각하여 휘어짐을 없앨 수 있으므로, 반도체 기판(20)과 하부 전극(104)과의 접촉면적을 균일하게 근접시킬 수 있다.
하부 전극(104)에는 고주파 전원(105) 및 직류전원(106)이 접속되어 있다. 고주파 전원(105)은 이온과 래디컬을 반도체 기판(20)으로 끌어당기기 위해 설치되며, 직류전원(106)은 챔버(101) 내에 발생하고 있는 정전기에 의해 반도체 기판(20)이 하부 전극(104)에서 떨어지는 것을 방지하고, 반도체 기판(20)을 하부 전극(104)에 밀착시키기 위해 설치되어 있다.
이와 같이 구성된 드라이 에칭장치(100)에 있어서, 먼저, 도20에 나타내는 바와 같은 막이 형성된 반도체 기판(20)이 하부 전극(104) 상에 설치된다. 계속해서, 반도체 기판(20)의 온도를 0℃로 한 상태에서, C4F8, O2, Ar가스로 이루어지는 플라즈마화 한 원료가스를 상부 전극(102)에서 챔버(101) 내로 도입한다. 그리고, 챔버(101) 내에 도입된 이온과 래디컬에 의해, 반도체 기판(20) 상에 형성된 막의 이방성 드라이 에칭이 행해진다. 여기서, 이온은 주로 막으로의 충돌로 에칭이 진행하는 한편, 래디컬은 막과의 화학반응에 의해 에칭이 진행한다.
C4F8, O2, Ar가스를 원료로 하는 이방성 드라이 에칭에서는, 주로 산화실리콘막이 에칭되며, 질화실리콘막은 거의 에칭되지 않는다. 즉 산화실리콘막의 에칭 속도보다 질화실리콘막의 에칭속도가 작은 소정의 에칭 선택비(제1 에칭 선택비)로 이방성 에칭이 진행한다. 이 때문에, 도22에 나타내는 바와 같이, 메모리 셀 형성영역 및 고내압의 MIS형 트랜지스터(Q5)의 형성영역에 퇴적하고 있는 산화실리콘막(57)이 에칭된다(제2의 에칭공정). 여기서 행해지는 에칭은, 이방성드라이 에칭이므로, 도22에 나타내는 바와 같이 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(45)의 측벽에 산화실리콘막(57)이 남는다.
즉 이 에칭공정에서는, MONOS형 트랜지스터(Q1) 및 고내압 MIS형 트랜지스터(Q2, Q5) 영역의 사이드월(A, B, E)의 폭을 크게 형성할 필요가 있으므로, 이방성 에칭을 이용하는 것에 의해, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(45)의 측벽에 산화실리콘막(57)을 남기면서, 산화실리콘막(57)을 제거하고 있다.
다음에, 반도체 기판(20)의 온도를 0℃로 한 상태에서, CHF3, O2, Ar가스를 원료로 하는 이방성 드라이 에칭을 행한다. 이 경우, 주로 질화실리콘막이 에칭되며, 산화실리콘막은 거의 에칭되지 않는다(제3의 에칭공정). 즉 질화실리콘막의 에칭 속도보다 산화실리콘막의 에칭 속도가 작은 소정의 에칭 선택비(제2 에칭 선택비)로 이방성 에칭이 진행한다. 이 때문에, 도23에 나타내는 바와 같이, 반도체 기판(20) 상에 노출한 질화실리콘막(56)이 에칭된다. 여기서 행해지는 에칭은, 이방성 에칭이므로, 게이트 전극(43) 및 게이트 전극(44)의 측벽에는, 질화실리콘막(56)이 남는다. 즉 이 공정에서는, 게이트 전극(43, 44)의 측벽에 형성되어 있는 질화실리콘막(56)을 남기면서, 산화실리콘막(57)을 제거하는 것에 의해 노출한 질화실리콘막(56)을 제거하고 있다.
또한 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(45)의 측벽에는 산화실리콘막(57)이 형성되어 있으므로, 이 산화실리콘막(57)의 하부에 형성되며, 노출하고 있지 않은 질화실리콘막(56)은 제거되지 않는다.
계속해서, 반도체 기판(20)의 온도를 0℃로 한 상태에서, CF4, CHF3, Ar가스를 원료로 하는 이방성 드라이 에칭을 행한다(제4의 에칭공정). 이 경우, 절연막(산화실리콘막(55))을 에칭할 때에, 남은 절연막(질화실리콘막(56))도 에칭하여 제거할 필요가 있다. 따라서, 제4의 에칭공정에 있어서는, 제2의 에칭공정보다도 산화실리콘막(55)과 질화실리콘막(56)의 선택비가 작게 되는 조건에서 행한다. 또 제4의 에칭공정의 조건을 산화실리콘막(55)과 질화실리콘막(56)의 선택비가 없는 조건에서 행할 수도 있다. 이 경우, 산화실리콘막의 에칭속도와 질화실리콘막의 에칭속도가 대략 동일한 상태에서, 이방성 에칭이 진행한다. 이 때문에, 본 공정에서는, 게이트 전극(43, 44)의 측벽에 형성되어 있는 질화실리콘막(56)을 제거함과 동시에, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42), 게이트 전극(43~45)의 측벽에 산화실리콘막(55)을 남기면서, 산화실리콘막(55)을 제거할 수 있다. 따라서, 도24에 나타내는 바와 같이 메모리 게이트 전극(34)의 측벽에 사이드월(A), 컨트롤 게이트 전극(42)의 측벽에 사이드월(B), 게이트 전극(43)의 측벽에 사이드월(C), 게이트 전극(44)의 측벽에 사이드월(D), 게이트 전극(45)의 측벽에 사이드월(E)이 형성된다.
여기서, 사이드월(A, B, E)은 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)으로 형성되며, 사이드월(C, D)은 산화실리콘막(55)으로 형성된다. 따라서, 사이드월(A, B, E)의 폭은 사이드월(C, D)의 폭에 비해 상대적으로 크게 할 수 있다. 이와 같이 최종적인 사이드월(A~E)의 폭은 3개의 드라이 에칭공정(제2~4의 에칭공정)을 행하기 전에 퇴적하고 있는 막의 막두께를 제어함으로써, 결정할 수 있다는 것을 알 수 있다.
또한 본 공정에서는, 산화실리콘막의 에칭속도와 질화실리콘막의 에칭속도가 대략 동일한 상태에서 에칭을 했지만, 각각의 에칭속도가 다른 소정의 에칭 선택비(제3 에칭 선택비)로 행해도 된다. 또한 상기 한 3개의 드라이 에칭공정에서의 에칭 선택비는 예를 들면 각각 다르며, 각각 최적치를 취할 수 있다.
또 제1층째의 절연막으로서 산화실리콘막(55), 제2층째의 절연막으로서 질화실리콘막(56), 제3층째의 절연막으로서 산화실리콘막(57)을 형성하는 예를 나타냈지만, 특별히 이들에 한정되는 것이 아니라, 제1층째의 절연막과 제2층째의 절연막의 에칭 선택비가 다른 것, 제2층째의 절연막과 제3층째의 절연막의 에칭 선택비가 다른 것, 또는 제1층째의 절연막과 제2층째의 절연막과 제3층째의 절연막의 에칭 선택비가 각각 다른 것이면 된다. 예를 들면 제1층째의 절연막 및 제3층째의 절연막을 질화실리콘막으로 형성하고, 제2층째의 절연막을 산화실리콘막으로 형성할 수도 있다. 또 산화실리콘막과 질화실리콘막의 이외에, 산질화실리콘막을 사용하여 형성할 수도 있다. 제1층째의 절연막과 제3층째의 절연막의 적어도 어느 한쪽을 산질화실리콘막으로 형성하든지, 또는 제2층째의 절연막을 산질화실리콘막으로 형성할 수도 있다.
MONOS형 트랜지스터(Q1)의 측벽에 형성되는 사이드월(A)은 상기한 바와 같이 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)에 의해 형성되지만, 반도체 기판(20), 전하축적막(27) 및 메모리 게이트 전극(34)과 질화실리콘막(56)과의 사이에 산화실리콘막(55)을 설치한 이유에 관해서 설명한다. MONOS형 트랜지스터(Q1)의 경우, 예를 들면 반도체 기판(20)에서 전하축적막(27)으로 전하를 주입함으로써 기록동작 등을 행하지만, 반도체 기판(20)에 질화실리콘막(56)이 직접 접하고 있으면 기록동작시 등에 전하축적막(27) 뿐아니라 사이드월이 되는 질화실리콘막(56)에도 전자와 정공이 주입되어 버린다. 그러면 MONOS형 트랜지스터(Q1)에서 오동작 등이 생겨 신뢰성 저하를 초래한다는 우려가 있다. 따라서, 전자와 정공의 주입원이 되는 반도체 기판(20), 메모리 게이트 전극(34) 및 전하축적막(27)에 질화실리콘막(56)이 직접 접하지 않도록 하기 위해, 전하의 축적이 행해지지 않는 비전하축적막으로서 산화실리콘막(55)이 설치되어 있다. 또 이때 사이드월(A)의 산화실리콘막(55)의 막두께를 MONOS형 트랜지스터(Q1)의 게이트 절연막(26)의 막두께보다도 두껍게 되도록 형성하고 있다. 이것은 상술의 EEPROM(5)의 기록동작으로, 예를 들면 핫 일렉트론 주입 또는 파울러 노르드하임형 터널현상을 이용하여 MONOS형 트랜지스터(Q1)의 전하축적막(27)에 전자(또는 정공)를 주입하는 방식을 채용하고 있으므로, 사이드월(A)의 질화실리콘막(56)에도 전자(또는 정공)가 주입되는 것을 방지하기 위함이다. 즉 EEPROM(5)의 기록동작으로, 전압(또는 정공)이 질화실리콘막(56)에 주입되지 않는 막두께로 형성하고 있다. 이와 같이 함으로써, MONOS형 트랜지스터(Q1)의 오동작을 방지할 수 있으며, 반도체장치의 신뢰성을 향상시킬 수 있다.
계속해서, 도25에 나타내는 바와 같이, 포토리소그래피 기술 및 이온주입법을 사용하여, 반도체 기판(20) 내에 고농도 n형 불순물 확산영역(59~63, 66, 67)을 형성한다. 고농도 n형 불순물 확산영역(59~63, 66, 67)은, 예를 들면 인과 비소 등의 n형 불순물을 반도체 기판(20) 내에 도입한 후, 도입한 n형 불순물의 활성화를 위한 열처리를 행하는 것에 의해 형성할 수 있다. 마찬가지로 하여, 고농도 p형 불순물 확산영역(64, 65)을 형성할 수 있다.
이와 같이 하여, MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2~Q5)를 형성할 수 있다.
다음에, 반도체 기판(20)의 주면의 전면에 고융점 금속막으로서, 예를 들면 코발트 막을 형성한다. 코발트막은, 예를 들면 스퍼터법 또는 CVD법을 사용하여 형성할 수 있다. 그리고, 열처리를 행하는 것에 의해, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42), 게이트 전극(43~45) 및 고농도 n형 불순물 확산영역(59~63, 66, 67), 고농도 p형 불순물 확산영역(64, 65)에 도3에 나타내는 바와 같은 코발트 실리사이드막(68)을 형성한다. 코발트 실리사이드막(68)은 저저항화를 위해 형성된다. 즉 코발트 막을 퇴적하여 열처리를 행한 후, 미반응의 코발트를 제거함으로써, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42), 게이트 전극(43~45) 및 고농도 n형 불순물 확산영역(59~63, 66, 67), 고농도 p형 불순물 확산영역(64, 65)에 코발트 실리사이드막(68)을 형성할 수 있다. 또한 고융점 금속막으로서 코발트 막 대신에 티탄막 또는 니켈막을 이용하는 것에 의해, 티탄 실리사이드막 또는 니켈 실리사이드막을 형성할 수 있다.
계속해서, 도3에 나타내는 바와 같이, 반도체 기판(20)의 주면상에 질화실리콘막(69)을 형성한다. 질화실리콘막(69)은, 예를 들면 CVD법에 의해 형성할 수 있다. 그리고, 질화실리콘막(69) 상에 산화실리콘막(70)을 형성한다. 이 산화실리콘막(70)도 예를 들면 CVD법을 사용하여 형성할 수 있다. 그후, 산화실리콘막(70)의 표면을, 예를 들면 CMP(Chemical Mechanical Polishing)법을 사용하여 평탄화한다.
다음에, 포토리소그래피 기술 및 에칭기술을 사용하여, 산화실리콘막(70)에 콘택트 홀(71)을 형성한다. 계속해서, 콘택트 홀(71)의 저면 및 내벽을 포함하는 산화실리콘막(70) 상에 티탄/질화티탄막(72a)을 형성한다. 티탄/질화티탄막(72a)은 티탄막과 질화티탄막의 적층막으로 구성되며, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 이 티탄/질화티탄막(72a)은, 예를 들면 후 공정에서 매립하는 막의 재료인 텅스텐이 실리콘 중에 확산하는 것을 방지하는 이른바 배리어성을 가진다.
계속해서, 콘택트 홀(71)을 매립하도록, 반도체 기판(20)의 주면의 전면에 텅스텐막(72b)을 형성한다. 텅스텐막(72b)은, 예를 들면 CVD법을 사용하여 형성할 수 있다. 그리고, 산화실리콘막(70) 상에 형성된 필요없는 티탄/질화티탄막(72a) 및 텅스텐막(72b)을 예를 들면 CMP법으로 제거함으로써, 플러그(72)를 형성할 수 있다.
다음에, 산화실리콘막(7) 및 플러그(72) 상에 티탄/질화티탄막(72a), 알루미늄(73b), 티탄/질화티탄막(73c)을 순차 형성한다. 이들 막은, 예를 들면 스퍼터링법을 사용하는 것에 의해 형성할 수 있다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용하는 것에 의해, 이들 막의 패터닝을 행하여, 배선(73)을 형성한다. 또한 배선(73)의 상층에 배선을 형성하지만, 여기서의 설명은 생략한다.
이와 같이 하여, 동일 칩(1) 상에, 상대적으로 사이드월(A, B, E)과 같이 폭이 넓은 MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2, Q5)를 형성하고, 상대적으로 사이드월(C, D)과 같이 폭이 좁은 MIS형 트랜지스터(Q3, Q4)를 형성할 수 있다. 즉 사이드월(A, B, E)의 폭을 상대적으로 넓혀 소스영역과 반도체 기판(20), 드레인영역과 반도체 기판(20) 사이의 pn접합 내압을 향상시킨 MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2, Q5)를 형성할 수 있는 한편, 사이드월(C, D)의 폭을 상대적으로 좁게 하여, 전류 구동력을 향상시킨 MIS형 트랜지스터(Q3, Q4)을 형성할 수 있다.
본 실시형태1에서의 반도체장치의 제조방법에 의하면, 칩(1) 상에 형성되는 전계효과 트랜지스터의 사이드월의 폭을 동일하게 하여 형성하는 경우에 비해서, 마스크를 1장 증가시킨 것만으로, 사이드월의 폭이 다른 전계효과 트랜지스터를 형성할 수 있다. 즉 도18에 나타내는 바와 같이, 본 실시형태1에서의 반도체장치의 제조방법에서는, 메모리 셀 형성영역과 고내압의 MIS형 트랜지스터(Q5)의 형성영역에 레지스트막(58)으로 마스크하고, 전류 구동력을 필요로 하는 MIS형 트랜지스터(Q3, Q4)의 형성영역 상의 퇴적하고 있는 산화실리콘막(57)을 웨트 에칭으로 제거하는 공정이 존재한다. 이 때문에, 마스크가 1장 증가하지만, 그후의 3번의 드라이 에칭공정에서는, 마스크를 사용하지 않는다. 따라서, 마스크를 1장 증가시킨 간단한 공정으로 사이드월의 폭이 다른 전계효과 트랜지스터를 형성할 수 있다. 이상에서, 본 실시형태1에서의 반도체장치의 제조방법에 의하면, 각각의 전계효과 트랜지스터의 소자특성을 향상시키면서 간소화 한 공정으로 전계효과 트랜지스터를 제조할 수 있다.
또 본 실시형태1에서의 반도체장치를 간소화 한 공정으로 형성할 수 있으므로, 제품의 수율 저하를 억제할 수 있다.
또 본 실시형태1에서의 반도체장치의 제조방법에 의하면, 복잡한 공정을 거치지 않으므로, 제품마다 pn접합 내압과 전류 구동력 등의 소자특성이 변동하는 것을 저감할 수 있다.
(실시형태 2)
본 실시형태 2에서는, 상기 실시형태1과는 상위한 방법을 이용하여 사이드월의 폭이 다른 전계효과 트랜지스터를 형성하는 방법에 관해서 설명한다.
도7에 나타내는 공정에서 도16에 나타내는 공정까지는, 상기 실시형태1과 동일하다. 계속해서, 도26에 나타내는 바와 같이 반도체장치(20)의 소자형성면 상에 순차적으로 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)을 퇴적한다. 이것에 의해, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(43~45)을 덮도록 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)이 형성된다.
산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)의 형성방법으로서는, 베이스의 단차에 대해서 균일한 막을 형성할 수 있으며, 또 가능한 한 저온에서 형성할 수 있는 방법이 바람직하다. 베이스의 단차에 대해서 균일한 막을 형성하는 것은, 예를 들면 메모리 게이트 전극(34)의 측벽에 형성하는 사이드월의 폭에 편차가 생기는 것을 방지할 필요가 있기 때문이다.
또 가능한 한 저온에서 형성하는 것이 바람직한 것은, 전계효과 트랜지스터의 전기특성의 열화를 방지할 필요가 있기 때문이다. 일반적으로, 소스영역 및 드레인영역이 되는 불순물 확산영역의 프로파일을 설계 단계에서 시뮬레이션하고 있으며, 이 시뮬레이션 결과에 의거하여, 이온주입의 조건 및 열처리의 조건을 결정하고 있다. 그러나, 본 실시형태2와 같이 전계효과 트랜지스터의 제조공정에 새로운 공정을 추가하는 경우, 추가하는 공정이 고온의 프로세스이면, 불순물 확산영역의 프로파일을 붕괴시키는 원인이 되며, 전계효과 트랜지스터의 전기특성의 열화를 초래한다. 이 때문에, 저온에서 성막할 필요가 있다.
이와 같은 관점에서, 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)은 비교적 저온에서 성막할 수 있는 저압 CVD법을 이용하여 형성된다. 구체적으로, 산화실리콘막(55) 및 산화실리콘막(57)은, 약 640℃의 저압 CVD법으로 형성되며, 질화실리콘막(56)은 통상의 780℃보다 낮은 약 700℃의 저압 CVD법으로 형성된다. 따라서, 본 실시형태2에서의 반도체장치의 제조방법에 의하면, 전계효과 트랜지스터의 전기특성의 열화를 억제할 수 있다.
여기서, 퇴적하는 산화실리콘막(55)의 막두께는, 예를 들면 약 10㎚이다. 이와 같은 막두께의 산화실리콘막(55)을 설치한 것은, 이하에 나타내는 이유 때문이다. 첫째, 산화실리콘막(55) 상에 형성된 질화실리콘막(56)의 에치백을 후술하는공정에서 행하지만, 이 에치백 시에, 에칭 스톱퍼로서의 기능을 달성하는 막이 필요하게 되기 때문이다. 즉 에칭 스톱퍼가 되는 산화실리콘막(55)을 설치하는 것에 의해 반도체 기판(20)의 깍임을 억제하기 때문이다.
둘째, 반도체 기판(20), 메모리 게이트 전극(34) 및 전하축적막(27)에 질화실리콘막(56)이 직접 접하면, 사이드월이 되는 질화실리콘막(56)에 전자 또는 정공이 주입되어 버리기 때문이다. MONOS형 트랜지스터의 경우, 예를 들면 반도체 기판(20)에서 전하축적막(27)으로 전하를 주입하는 것에 의해 기록동작 등을 행하지만, 반도체 기판(20)에 질화실리콘막(56)이 직접 접하고 있으면 기록동작시 등에 전하축적막(27) 뿐만아니라 사이드월이 되는 질화실리콘막(56)에도 전자나 정공이 주입되어 버린다. 그러면 MONOS형 트랜지스터에서 오동작 등이 생겨 신뢰성 저하를 초래해 버린다는 우려가 있다. 따라서, 반도체 기판(20), 메모리 게이트 전극(34) 및 전하축적막(27)에 질화실리콘막(56)이 직접 접하지 않도록 하기 위해, 전하의 축적이 행해지지 않는 비전하축적막으로서 산화실리콘막(55)이 설치되어 있다. 단, 이 산화실리콘막(55)의 막두께가 얇으면 터널전류에 의해 산화실리콘막(55) 상에 형성되어 있는 질화실리콘막(56) 내에 전자나 정공이 주입되어 버린다. 이 때문에 산화실리콘막(55)의 막두께를 터널전류가 흐르지 않는 약 10㎚로 하고 있다. 즉 사이드월이 되는 산화실리콘막(55)의 막두께를 MONOS형 트랜지스터(Q1)의 게이트 전연막(26)의 막두께보다도 두껍게 형성하고 있다. 다시말하면, EEPROM(5)의 기록동작에, 전자(또는 정공)가 질화실리콘막(56)에 주입되지 않는 막두께로 형성하고 있다. 이와 같이 함으로써, MONOS형 트랜지스터(Q1)의 오동작을 방지할 수 있으며, 반도체장치의 신뢰성을 향상시킬 수 있다.
다음에, 산화실리콘막(55) 상에 형성되어 있는 질화실리콘막(56)의 막두께는, 예를 들면 약 100㎚이며, 상기 실시형태1에서의 질화실리콘막(56)의 막두께(약 30㎚)에 비해 두껍게 되어 있다. 이와 같이 막두께가 두껍게 되어 있는 것은, 이하에 나타내는 이유에 의한다. 즉 상기 실시형태1에서의 막두께에서는, 예를 들면 메모리 게이트 전극(34)의 측벽에 형성되는 사이드월이 오목한 형태로 되어, 사이드월의 가공이 곤란하게 되는 경우가 있다. 즉 상기 실시형태1에서는 MONOS형 트랜지스터(Q1)의 형성영역에 있어서, 질화실리콘막(56) 상에 형성되어 있는 산화실리콘막(57)을 드라이 에칭으로 제거하고 있다. 그러나, 이 드라이 에칭시의 산화실리콘막(57)과 질화실리콘막(56)의 선택비가, 예를 들면 메모리 게이트 전극(34)의 어깨부분(측벽의 상부)에 있어서, 예상되는 선택비보다도 훨씬 낮게 될 염려가 있다는 것이 본원 발명자의 검증에 의해 발견되었다. 이하에 그 검증을 나타낸다.
상술의 실시형태1과 같이, 질화실리콘막(56)을 다른 산화실리콘막(55, 57)보다도 얇게 형성한 경우에는, 메모리 게이트 전극(34)의 어깨부분에 있어서는, 산화실리콘막(57) 뿐만아니라 하층에 있는 질화실리콘막(56)도 에칭되며, 이 질화실리콘막(56)의 일부분이 떨어져 버려, 질화실리콘막(56)의 하층에 있는 산화실리콘막(55)까지도 에칭될 염려가 있다. 이것에 대해서, 메모리 게이트 전극(34)의 측벽 하부(플래트 부분)에 있어서는 산화실리콘막(57)과 질화실리콘막(56)의 선택비가 취하기 쉽다. 따라서, 메모리 게이트 전극(34)의 측벽 상부에서 중앙에 걸쳐 에칭에 의해 오목한 형상으로 되어, 메모리 게이트 전극(34)의 측벽 하부가 뿔(horn)모양으로 돌출한 형상으로 될 염려가 있다는 것이 발견되었다. 이 때문에, 사이드월의 가공이 곤란하게 될 염려가 있다. 이와 같은 것으로부터, 예를 들면 메모리 게이트 전극(34)의 어깨부분에 있어서, 질화실리콘막(56)이 제거되어 떨어져 버리는 것을 방지하기 위해, 본 실시형태2에서는, 질화실리콘막(56)의 막두께를 두껍게 형성하고 있다.
다음에, 질화실리콘막(56) 상에 형성되어 있는 산화실리콘막(57)의 막두께는, 예를 들면 160㎚이며, 산화실리콘막(55) 및 질화실리콘막(56)의 막두께에 비해 두껍게 형성되어 있다. 이것은, 최상층에 형성된 산화실리콘막(57)의 막두께의 대소(大小)가 사이드월의 폭의 대소에 직결하므로, 소망의 사이드월 길이를 형성할 수 있도록 일치시킨 것이다.
이와 같이 소정의 막두께의 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)을 형성한 후, 도27에 나타내는 바와 같이, 먼저 최상층에 형성된 산화실리콘막(57)의 에칭을 행한다. 이 공정에서 행해지는 에칭은 이방성 드라이 에칭이므로, 도27에 나타내는 바와 같이, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(43~45)의 측벽에 산화실리콘막(57)이 남는다.
계속해서, 도28에 나타내는 바와 같이 반도체 기판(20) 상에 레지스트막(58)을 도포한 후, 노광·현상하는 것에 의해 레지스트막(58)을 패터닝한다. 패터닝은 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역을 개구하도록 행한다. 다시말하면, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 레지스트막(58)이 남도록 패터닝한다.
다음에, 도29에 나타내는 바와 같이, 패터닝한 레지스트막(58)을 마스크로 하여, 게이트 전극(43) 및 게이트 전극(44)의 측벽에 남아 있는 산화실리콘막(57)을 제거한다. 산화실리콘막(57)의 제거는 웨트 에칭에 의해 행해진다. 이 웨트 에칭시, 질화실리콘막(56)은 에칭 스톱퍼의 역할을 가진다.
이와 같이 본 실시형태2에서는, 먼저 이방성 드라이 에칭으로 산화실리콘막(57)의 에칭을 행하며, 그후 웨트 에칭으로 게이트 전극(43) 및 게이트 전극(44)의 측벽에 남아 있는 산화실리콘막(57)을 제거하고 있다. 이 때문에, 개구한 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 있어서, 게이트 전극(43) 및 게이트 전극(44)의 측벽 이외의 장소에는 질화실리콘막(56)이 노출한 상태로 웨트 에칭이 행해진다. 따라서, 질화실리콘막(56)이 노출한 영역에서는, 에칭액이 질화실리콘막(56) 내에 스며들지 않도록 할 필요가 있으므로, 질화실리콘막(56)의 막두께를 상기 실시형태1보다도 두껍게 하고 있다.
계속해서, 도30에 나타내는 바와 같이, 반도체 기판(20) 상에 노출한 질화실리콘막(56)의 에칭을 행한다. 여기서 행해지는 에칭은 이방성 드라이 에칭이므로, 게이트 전극(43) 및 게이트 전극(44)의 측벽에는 질화실리콘막(56)이 남는다. 즉 이 공정에서는, 게이트 전극(43) 및 게이트 전극(44)의 측벽에 형성되어 있는 질화실리콘막(56)을 남기면서, 게이트 전극(43) 및 게이트 전극(44)의 측벽 이외의 장소에 노출하고 있는 질화실리콘막(56)을 제거하고 있다.
또한 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(45)의 측벽에는 산화실리콘막(57)이 형성되어 있으므로, 이 산화실리콘막(57)의 하부에 형성되며, 노출하고 있지 않은 질화실리콘막(56)은 제거되지 않는다. 따라서, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(45)의 측벽에는, 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)이 형성되어 있다. 한편, 게이트 전극(43) 및 게이트 전극(44)의 측벽에는, 산화실리콘막(55) 및 질화실리콘막(56)만이 형성되어 있다.
다음에, 도31에 나타내는 바와 같이, 반도체 기판(20) 상에 노출한 산화실리콘막(55)을 에칭에 의해 제거한다. 여기서 행해지는 에칭은 이방성 드라이 에칭이므로, 반도체 기판(20)의 표면에 노출한 산화실리콘막(55)이 제거되는 한편, 컨트로 게이트 전극(42) 및 게이트 전극(45)의 측벽에 형성되어 있는 산화실리콘막(57)은 남는다. 단, 이방성 에칭에 있어서, 메모리 게이트 전극(34), 컨트롤 게이트 전극(42) 및 게이트 전극(45)의 측벽에 형성되어 있는 산화실리콘막(57)도 조금 에칭된다. 또한 도31에서는, 메모리 게이트 전극(34)의 측벽에 형성되어 있는 산화실리콘막(57)이 이 에칭에 의해 제거되어 있는 경우를 나타내고 있지만, 산화실리콘막(57)이 메모리 게이트 전극(34)의 측벽에 남는 경우도 있다. 그 경우, MONOS형 트랜지스터(Q1), 셀 선택용의 MIS형 트랜지스터(Q2) 및 고내압 MIS형 트랜지스터(Q5)의 전기적 특성 및 신뢰성에는 특별히 불리하게 되는 일은 없다.
이와 같이 하여, 메모리 게이트 전극(34)의 측벽에 사이드월(A), 컨트롤 게이트 전극(42)의 측벽에 사이드월(B), 게이트 전극(43)의 측벽에 사이드월(C), 게이트 전극(44)의 측벽에 사이드월(D), 게이트 전극(45)의 측벽에 사이드월(E)을 형성할 수 있다.
사이드월(A)은 산화실리콘막(55) 및 질화실리콘막(56)으로 형성되며, 사이드월(B, E)은 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)으로 형성되어 있다. 또 사이드월(C, D)은 산화실리콘막(55) 및 질화실리콘막(56)으로 형성되어 있다. 여기서, 사이드월(A)의 질화실리콘막(56)은 질화실리콘막(56)의 에칭시, 상층에 산화실리콘막(57)이 존재하고 있으므로, 에칭되어 있지 않은 것에 비해, 사이드월(C, D)의 질화실리콘막(56)은 질화실리콘막(56)의 이방성 드라이 에칭으로 형성된 것이며, 그 막두께는 사이드월(A)의 질화실리콘막(56)의 막두께에 비해 얇게 되어 있다. 따라서, 사이드월(A)의 폭(편측의 사이드월의 폭)은 사이드월(B)의 폭에 비해 넓게 되어 있다. 구체적으로 사이드월(A)의 폭은, 예를 들면 약 160㎚이며, 사이드월(B)의 폭은 예를 들면 약 100㎚이다. 한편, 사이드월(B, E)은 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)의 3층으로 형성되어 있으므로, 사이드월(A, C, D)에 비해 폭이 넓게 되어 있으며, 예를 들면 180㎚의 폭을 가지고 있다.
또 사이드월(A)의 산화실리콘막(55)의 막두께는 MONOS형 트랜지스터(Q1)의 게이트 절연막(26)의 막두께보다도 두껍게 되도록 형성하고 있다. 이것은, 상술한 바와 같이 EEPROM(5)의 기록동작에 오동작을 방지하기 위해서이며, 이것에 의해 반도체장치의 신뢰성을 향상할 수 있다.
다음에, 도32에 나타내는 바와 같이, 포토리소그래피 기술 및 이온주입법을 사용하여, 반도체 기판(20) 내에 고농도 n형 불순물 확산영역(59~63, 66, 67)을 형성한다. 고농도 n형 불순물 확산영역(59~63, 66, 67)은, 예를 들면 인과 비소 등의 n형 불순물을 반도체 기판(20) 내에 도입한 후, 도입한 n형 불순물을 활성화하기 위한 열처리를 행하는 것에 의해 형성할 수 있다. 마찬가지로 하여, 고농도 p형 불순물 확산영역(64, 65)을 형성할 수 있다.
이와 같이 하여, 사이드월의 폭이 다른 MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2~Q5)를 형성할 수 있다. 이후 공정은, 상기 실시형태1과 동일하므로 생략한다.
본 실시형태2에 의하면, 사이드월(A, B, E)의 폭을 상대적으로 넓게 하여 소스영역과 반도체 기판(20), 드레인영역과 반도체 기판(20) 사이의 pn접합 내압을 향상시킨 MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q2, Q5)를 형성할 수 있는 한편, 사이드월(C, D)의 폭을 상대적으로 좁게 하여, 전류 구동력을 향상시킨 MIS형 트랜지스터(Q3, Q4)를 형성할 수 있다.
또 폭이 동일한 사이드월을 형성하는 종래의 공정에 비해서 마스크를 1장 증가시킨 간단한 공정으로 사이드월의 폭이 다른 전계효과 트랜지스터를 형성할 수 있다. 따라서, 각각의 전계효과 트랜지스터의 소자특성을 향상시키면서 간소화 한 공정으로 전계효과 트랜지스터를 제조할 수 있다.
또 본 실시형태2에 의하면, 반도체장치를 간소화 한 공정으로 형성할 수 있으므로, 제품의 수율 저하를 억제할 수 있다.
또 본 실시형태2에 의하면, 복잡화 공정을 거치지 않으므로, 제품마다 pn접합 내압과 전류 구동력 등의 소자특성이 변동하는 것을 저감할 수 있다.
또 본 실시형태2에 의하면, 상기 실시형태1과 비교하여 이하에 나타내는 유용한 효과를 얻을 수 있다.
상기 실시형태1에서는, 먼저 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 형성되어 있는 산화실리콘막(57)을 웨트 에칭으로 제거하고, 그후 이방성 드라이 에칭으로 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성되어 있는 산화실리콘막(57)을 제거하고 있다.
이것에 대해서, 본 실시형태2에서는, 먼저 이방성 드라이 에칭으로 웨이퍼 전면에 형성되어 있는 산화실리콘막(57)의 에칭을 행하고, 그후, 웨트 에칭으로 게이트 전극(43) 및 게이트 전극(44)의 측벽에 남아 있는 산화실리콘막(57)을 제거하고 있다. 따라서, 본 실시형태2와 상기 실시형태1에서는, 웨트 에칭의 공정과 드라이 에칭의 공정의 순서가 반대로 되어 있다.
여기서, 상기 실시형태1에서의 방법에서는, 웨트 에칭 후의 드라이 에칭을 행할 때, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에서 질화실리콘막(56)이 노출한 상태로 되어 있다. 즉 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성되어 있는 산화실리콘막(57)의 드라이 에칭을 행할 때, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에서는 질화실리콘막(56)이 노출한 상태로 되어 있다. 따라서, 산화실리콘막(57)의 이방성 드라이 에칭을 행할 때, 산화실리콘막(57)에 대한 질화실리콘막(56)의 선택비가 높은 것이 요구된다. 그러나, 드라이 에칭으로 고선택비를 확보하는 것이 곤란한 경우가 있으며, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 형성되어 있는 질화실리콘막(56)이, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성되어 있는 산화실리콘막(57)의 드라이 에칭시에 에칭되어 버리는 일이 생긴다. 이와 같은 현상이 생기면, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에서의 질화실리콘막(56)의 막두께와 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 형성되어 있는 질화실리콘막(56)의 막두께에 차이가 생기게 된다. 즉 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성되어 있는 산화실리콘막(57)의 드라이 에칭시, 이 산화실리콘막(57)의 하층에 있는 질화실리콘막(56)은 드라이 에칭의 종료 부근까지 상층에 있는 산화실리콘막(57)으로 보호되는 것에 비해, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 형성되어 있는 질화실리콘막(56)은 노출한 상태로 있다. 이 때문에 노출한 질화실리콘막(56)에서는 에칭이 진행하고, 결과로서 막두께에 차이가 생기게 된다. 이와 같이 질화실리콘막(56)의 막두께가 영역에 따라 다르면, 다음의 공정에서 이 질화실리콘막(56)을 에칭할 때, 에칭의 종점시간에 차이가 생기게 되며, 에칭의 종점시간이 일정치 않게 된다. 이 때문에, 각 웨이퍼사이에서 질화실리콘막(56)의 에칭시간에 편차가 생기며, 최종적으로 형성되는 사이드월의 폭에 편차가 생기게 된다. 예를 들면, 각각의 웨이퍼에 형성되어 있는 메모리 게이트 전극(34)에 있어서, 사이드월의 폭에 편차가 생겨 버린다.
이것에 대해서, 본 실시형태2에서는, 먼저 이방성 드라이 에칭으로 반도체 기판(20)의 전면을 에칭하고 있다. 이 에칭시, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역 뿐만아니라, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에도 최상층에 산화실리콘막(57)이 형성되어 있으며, 상기 실시형태1과 같이 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 질화실리콘막(56)이 노출하고 있는 일은 없다. 즉 산화실리콘막(57)의 에칭시, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성되어 있는 질화실리콘막(56) 상과 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 형성되어 있는 질화실리콘막(56) 상에는 모두 같은 막두께의 산화실리콘막(57)이 형성되어 있다. 이 때문에, 산화실리콘막(57)의 이방성 드라이 에칭에 의해, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성되어 있는 질화실리콘막(56)의 막두께와 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 형성되어 있는 질화실리콘막(56)의 막두께에 차이가 생기는 일은 없다. 또 이 드라이 에칭공정 후, 게이트 전극(43) 및 게이트 전극(44)의 측벽에 남은 산화실리콘막(57)을 웨트 에칭으로 제거하지만, 웨트 에칭에서는 산화실리콘막(57)과 질화실리콘막(56)의 선택비를 취하는 것이 드라이 에칭에 비해 용이하다. 따라서, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에 노출한 질화실리콘막(56)이 웨트 에칭에 의해, 에칭되는 일은 없다. 이 때문에, 웨트 에칭 후도 영역마다 질화실리콘막(56)의 막두께에 차이가 생기는 일은 없다.
이와 같이 본 실시형태2에서는, 질화실리콘막(56)의 막두께에 차이가 나지 않는 것으로부터, 이 질화실리콘막(56)의 에칭시에 있어서, 에칭의 종점시간의 차이가 생기기 어려우며, 종점시간이 일정하게 된다. 따라서, 죄종적으로 형성되는 사이드월의 폭이 웨이퍼마다 변동하는 것을 억제할 수 있다. 또 본 실시형태2에서는, 저내압 MIS형 트랜지스터(Q3, Q4)의 형성영역에서 질화실리콘이 노출한 상태이며, 메모리 셀 형성영역 및 고내압 MIS형 트랜지스터(Q5)의 형성영역에 형성된 산화실리콘막(57)을 이방성 드라이 에칭으로 제거하는 공정이 존재하지 않는다. 이 때문에, 상기 실시형태1에서 요구될 정도의 고선택비도 필요하게 되는 일은 없다.
(실시형태 3)
상기 실시형태1, 2에서는, 메모리 셀이 메모리용의 MONOS형 트랜지스터(Q1)와 셀 선택용의 MIS형 트랜지스터(Q2)로 구성되는 경우에 관해서 설명했지만, 본 실시형태3에서는 메모리 셀이 MONOS형 트랜지스터(Q1)만으로 구성되는 경우에 관해서 설명한다.
도33은 본 실시형태3에서의 MONOS형 트랜지스터(Q1), MIS형 트랜지스터(Q3~Q5)의 제조공정을 나타낸 단면도이다. 도33에 있어서, 메모리 게이트전극(34)의 측벽에는 사이드월(A)이 형성되어 있으며, 게이트 전극(43)의 측벽에는 사이드월(C)이 형성되어 있다. 또 게이트 전극(44)의 측벽에는 사이드월(D)이 형성되어 있으며, 게이트 전극(45)의 측벽에는 사이드월(E)이 형성되어 있다.
본 실시형태3에서의 MONOS형 트랜지스터(Q1)의 기록동작시의 전압관계에 관해서는 상술의 실시형태1에서 나타낸 경우와 동일하게 된다. 즉 메모리 게이트 전극(3, 4)의 소스영역(고농도 n형 불순물 확산영역(59)), 드레인영역(고농도 n형 불순물 확산영역(60)) 및 반도체 기판(20)에는 약 -10.5V의 전압이 인가된다. MONOS형 트랜지스터(Q1)의 메모리 게이트 전극(34)은 반도체 기판(20)에 대해서, 약 +12V의 전위차로 되어 있으므로, 반도체 기판(20) 내에 있는 전자가 게이트 절연막(26)을 터널하여, 전하축적막(27)의 트랩준위에 축적된다.
소거동작에 관해서도 상술의 실시형태1에서 나타내는 경우와 동일하게 된다. 즉 소스영역(고농도 n형 불순물 확산영역(59)), 드레인영역(고농도 n형 불순물 확산영역(60)) 및 반도체 기판(20)에 약 1.5V의 전압이 인가되는 한편, 메모리 게이트 전극(34)에 약 -8.5V의 전압이 인가된다. 이때 메모리 게이트 전극(34)에 대해서 반도체 기판(20)은 약 +10V의 전위차로 되어 있다. 따라서, MONOS형 트랜지스터(Q1)의 전하축적막(27)에 축적된 전자는 게이트 절연막(26)을 터널하여 반도체 기판(20) 내로 이동한다. 이 때문에, 전하축적막(27)에 축적된 전자는 반도체 기판(20) 내로 인출되는 한편, 정공이 전하축적막(27)에 축적된다.
계속해서, 판독동작에 관해서는 설명한다. 이 경우, 소스영역(고농도 n형 불순물 확산영역(59)) 및 메모리 게이트 전극(34)에 약 0V의 전압을 인가한다. 또 반도체 기판(20)에 -2.0V를 인가하고, 드레인영역(고농도 n형 불순물 확산영역(60))에 약 1.0V의 전압을 인가한다. MONOS형 트랜지스터(Q1)의 전하축적막(27)에 전자가 축적되어 있는 경우, MONOS형 트랜지스터(Q1)의 문턱치전압은 0V보다 크게 되므로, 메모리 게이트 전극에 약 0V를 인가한 상태에서는, 소스전극과 드레인 전극과의 사이에 전류는 흐르지 않는다. 한편, MONOS형 트랜지스터(Q1)의 전하축적막(27)에 정공이 축적되어 있는 경우(전하가 축적되어 있지 않은 경우도 포함된다), MONOS형 트랜지스터(Q1)의 문턱치전압은, OV 이하로 되므로, 메모리 게이트 전극에 0V를 인가한 상태에서는, 소스영역과 드레인영역과의 사이에 전류가 흐른다. 이와 같이 전류가 흐를지 흐르지 않을지에 따라, 1비트의 정보를 기억할 수 있다.
사이드월(A) 및 사이드월(C~E)은, 상기 실시형태2에서 서술한 것과 동일한 공정으로 형성되어 있다. 즉 사이드월(A, C, D)은 산화실리콘막(55) 및 질화실리콘막(56)으로 형성되는 한편, 사이드월(E)은 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)으로 형성되어 있다. 여기서, 상기 실시형태2에서도 기술한 바와 같이 사이드월(A)의 질화실리콘막(56)의 막두께는 사이드월(C, D)의 질화실리콘막(56)의 막두께보다 두껍게 되어 있다. 따라서, 사이드월(A)의 폭은 사이드월(C, D)의 폭에 비해 넓게 되어 있으며, 또 사이드월(E)은 산화실리콘막(55), 질화실리콘막(56) 및 산화실리콘막(57)의 3층막으로 형성되어 있으므로, 사이드월(E)의 폭은 사이드월(A)의 폭보다도 넓게 되어 있다.
또 상술의 실시형태 1 및 2와 마찬가지로, 사이드월(A)의 산화실리콘막(55)의 막두께는 MONOS형 트랜지스터(Q1)의 게이트 절연막(26)의 막두께보다도 두껍게 되도록 형성하고 있으며, 동일한 효과를 얻을 수 있다.
이와 같이, 상기 실시형태2의 공정을 사용하면, 메모리 셀이 MONOS형 트랜지스터(Q1)만으로 구성되어 있는 경우라도, MONOS형 트랜지스터(Q1) 및 MIS형 트랜지스터(Q3~Q5)로 사이드월의 폭을 다르도록 할 수 있다.
이상, 본 발명자에 의해 행해진 발명을 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
상기 실시형태1에서는, 사이드월의 폭이 다른 트랜지스터를 2종류 형성하는 경우를 나타냈지만, 이들에 한정되지 않고 사이드월의 폭이 3종류 이상 있는 복수의 트랜지스터를 형성해도 된다. 즉 웨트 에칭의 스톱퍼막을 n(n은 2이상의 정수)층 형성하는 것에 의해, n+1종류의 사이드월의 폭을 가지는 복수의 트랜지스터를 형성할 수 있다.
또 상기 실시형태1~3에서는, 재기록 가능한 불휘발성 메모리 셀의 메모리용의 트랜지스터로서, MONOS형 트랜지스터를 예로 하여 설명했지만, 예를 들면 전하축적막 상에 직접 게이트 전극이 형성되어 있는 MONOS형 트랜지스터를 사용해도 된다.
또 상기 실시형태1~3에서 기술한 바와 같이 전하축적막으로서 질화실리콘막을 사용하는 것이 바람직하지만, 전하축적막에 폴리실리콘막을 사용해도 된다.
본원에 의해 개시되는 실시형태 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
고속동작을 가능하게 하기 위해 큰 전류 구동력을 필요로 하는 MOS형 트랜지스터와 고내압을 필요로 하는 MOS형 트랜지스터를 가지는 반도체장치로서, 재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치에 있어서, 각각의 소자특성의 향상을 도모할 수 있다.
또 고속동작을 가능하게 하기 위해 큰 전류 구동력을 필요로 하는 MOS형 트랜지스터와 고내압을 필요로 하는 MOS형 트랜지스터를 가지는 반도체장치로서, 재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치를, 각각의 소자특성의 향상을 도모하면서 간단화 한 공정으로 제조할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치에 있어서, 소자특성의 향상을 도모할 수 있다.
재기록 가능한 불휘발성 메모리 셀을 포함하는 반도체장치를 간소화 한 공정으로 제조할 수 있다.
본 발명은 반도체장치를 제조하는 제조업에 폭 넓게 이용되는 것이다.

Claims (56)

  1. 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성한 반도체장치로서,
    (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극과
    (b) 상기 제1 게이트 전극의 측벽에 형성된 제1 사이드월과
    (c) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극과,
    (d) 상기 제2 게이트 전극의 측벽에 형성된 제2 사이드월을 구비하며,
    상기 제1 사이드월의 폭은, 상기 제2 사이드월의 폭과는 다른 것을 특징으로 하는 반도체장치.
  2. 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성한 반도체장치로서,
    (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극과,
    (b) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극을 구비하며,
    상기 제1 게이트 전극 하부의 상기 반도체 기판 내에 형성되는 제1 채널의 채널 길이는, 상기 제2 게이트 전극 하부의 상기 반도체 기판 내에 형성되는 제2 채널의 채널 길이와는 다른 것을 특징으로 하는 반도체장치.
  3. 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성한 반도체장치로서,
    (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극과,
    (b) 상기 제1 게이트 전극의 측면의 영역으로서 상기 반도체 기판 내의 영역에 형성된 제1 소스영역 및 제1 드레인영역과,
    (c) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극과,
    (d) 상기 제2 게이트 전극의 측면의 영역으로서 상기 반도체 기판 내의 영역에 형성된 제2 소스영역 및 제2 드레인영역을 구비하며,
    상기 제1 드레인영역과 상기 반도체 기판 사이의 pn접합 내압은, 상기 제2 드레인영역과 상기 반도체 기판 사이의 pn접합 내압과는 다른 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 제1 사이드월의 폭은 상기 제2 사이드월의 폭보다 넓은 것을 특징으로 하는 반도체장치.
  5. 제 2 항에 있어서,
    상기 제1 채널의 채널 길이는, 상기 제2 채널의 채널 길이에 비해 긴 것을특징으로 하는 반도체장치.
  6. 제 3 항에 있어서,
    상기 제1 드레인영역과 상기 반도체 기판 사이의 pn접합 내압은, 상기 제2 드레인영역과 상기 반도체 기판 사이의 pn접합 내압보다 큰 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 재기록 가능한 불휘발성 메모리 셀은, 메모리 셀 선택용의 제3 전계효과 트랜지스터를 더 구비하고,
    상기 제3 전계효과 트랜지스터는,
    (e) 제3 게이트 전극과,
    (f) 상기 제3 게이트 전극의 측벽에 형성된 제3 사이드월을 가지며,
    상기 제3 사이드월의 폭은 상기 제2 사이드월의 폭보다도 넓은 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 제1 전계효과 트랜지스터는, 상기 반도체 기판과 상기 제1 게이트 전극 사이에,
    (a) 상기 반도체 기판 상에 형성된 제1 게이트 절연막과,
    (b) 상기 제1 게이트 절연막 상에 형성되며, 상기 불휘발성 메모리 셀의 데이터 기억에 기여하는 전하를 축적하는 전하축적막을 구비하는 것을 특징으로 하는 반도체장치.
  9. 제 2 항에 있어서,
    상기 제1 전계효과 트랜지스터는, 상기 반도체 기판과 상기 제1 게이트 전극 사이에,
    (a) 상기 반도체 기판 상에 형성된 제1 게이트 절연막과,
    (b) 상기 제1 게이트 절연막 상에 형성되며, 데이터 기억에 기여하는 전하를 축적하는 전하축적막을 구비하며,
    상기 전하축적막은, 이산적인 트랩준위를 포함하는 것을 특징으로 하는 반도체장치.
  10. 제 3 항에 있어서,
    상기 제1 전계효과 트랜지스터는, 상기 반도체 기판과 상기 제1 게이트 전극 사이에,
    (a) 상기 반도체 기판 상에 형성된 제1 게이트 절연막과,
    (b) 상기 제1 게이트 절연막 상에 형성되며, 데이터 기억에 기여하는 전하를 축적하는 전하축적막을 구비하며,
    상기 전하축적막은, 질화실리콘막으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    (e) 상기 제1 게이트 전극에 정합하여 형성된 제1 불순물영역과
    (f) 상기 제1 사이드월에 정합하여 형성되며, 상기 제1 불순물영역보다도 고농도의 제2 불순물영역과,
    (g) 상기 제2 게이트 전극에 정합하여 형성된 제3 불순물영역과,
    (h) 상기 제2 사이드월에 정합하여 형성되며, 상기 제3 불순물영역보다도 고농도의 제4 불순물영역을 더 가지며,
    상기 제1 불순물영역의 게이트 길이방향에서의 폭은, 상기 제3 불순물영역의 게이트 길이방향에서의 폭보다도 넓은 것을 특징으로 하는 반도체장치.
  12. 제 1 항에 있어서,
    상기 재기록 가능한 불휘발성 메모리 셀은, 메모리 셀 선택용의 제3 전계효과 트랜지스터를 구비하고,
    상기 제2 전계효과 트랜지스터는,
    (a) 상기 반도체 기판 상에 형성된 제2 게이트 절연막과,
    (b) 상기 제2 게이트 절연막 상에 형성된 상기 제2 게이트 전극을 가지며,
    상기 제3 전계효과 트랜지스터는,
    (c) 상기 반도체 기판 상에 형성된 제3 게이트 절연막과,
    (d) 상기 제3 게이트 절연막 상에 형성된 제3 게이트 전극을 가지며,
    상기 제2 게이트 절연막의 막두께와 상기 제3 게이트 절연막의 막두께가 다른 것을 특징으로 하는 반도체장치.
  13. 제 1 항에 있어서,
    상기 회로에 포함되는 상기 제2 전계효과 트랜지스터는, 상기 재기록 가능한 불휘발성 메모리 셀에 포함되는 상기 제1 전계효과 트랜지스터보다 낮은 전압으로 동작하는 것을 특징으로 하는 반도체장치.
  14. 제 1 항에 있어서,
    상기 반도체 기판 상에 상기 제1 게이트 전극에 정합하여 형성된 제1 불순물영역과,
    상기 반도체 기판 상에 상기 제1 사이드월에 정합하여 형성되며, 상기 제1 불순물영역보다도 고농도의 제2 불순물영역과,
    상기 반도체 기판 상에 상기 제2 게이트 전극에 정합하여 형성된 제3 불순물영역과,
    상기 반도체 기판 상에 상기 제2 사이드월에 정합하여 형성되며, 상기 제3 불순물영역보다도 고농도의 제4 불순물영역을 더 가지며,
    게이트 길이방향에 있어서, 상기 제1 불순물영역의 폭은 상기 제3 불순물영역의 폭보다도 넓은 것을 특징으로 하는 반도체장치.
  15. 제 1 항에 있어서,
    상기 제1 사이드월은, 적어도 3층 이상의 적층막으로 이루어지는 것을 특징으로 하는 반도체장치.
  16. 제 1 항에 있어서,
    상기 제1 사이드월은 산화실리콘막, 질화실리콘막 및 산질화실리콘막을 조합시킨 적층막으로 이루어지는 것을 특징으로 하는 반도체장치.
  17. 제 1 항에 있어서,
    상기 재기록 가능한 불휘발성 메모리 셀은, 메모리 셀 선택용의 제3 전계효과 트랜지스터를 구비하며,
    상기 불휘발성 메모리 셀 및 상기 제2 전계효과 트랜지스터를 포함하는 회로가 형성된 영역과는 다른 영역으로서, 상기 반도체 기판 상의 영역에 형성된 제4 전계효과 트랜지스터를 포함하는 회로를 더 포함하고,
    상기 제3 전계효과 트랜지스터는,
    (e) 제3 게이트 전극과,
    (f) 상기 제3 게이트 전극의 측벽에 형성된 제3 사이드월을 가지며,
    상기 제4 전계효과 트랜지스터는,
    (g) 제4 게이트 전극과,
    (h) 상기 제4 게이트 전극의 측벽에 형성된 제4 사이드월을 가지며,
    상기 제1 게이트 전극, 상기 제3 게이트 전극 및 상기 제4 게이트 전극의 게이트 길이는 상기 제2 게이트 전극의 게이트 길이보다도 길고,
    상기 제1 사이드월, 상기 제3 사이드월 및 상기 제4 사이드월의 폭은 상기 제2 사이드월의 폭보다도 넓은 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 제2 전계효과 트랜지스터를 포함하는 회로는, 적어도 상기 불휘발성 메모리 셀용의 클록생성회로 및 재기록 타이밍 제어회로 중 어느 하나에 포함되는 회로이며,
    상기 제4 전계효과 트랜지스터를 포함하는 회로는, 적어도 상기 불휘발성 메모리 셀용의 승압회로 및 디코더 중 어느 하나에 포함되는 회로인 것을 특징으로 하는 반도체장치.
  19. 제 17 항에 있어서,
    상기 제2 전계효과 트랜지스터를 포함하는 회로는, 적어도 상기 반도체 기판 상에 형성된 CPU, RAM 및 ROM 중 어느 하나에 포함되는 회로이며,
    상기 제4 전계효과 트랜지스터를 포함하는 회로는, 적어도 상기 반도체 기판 상에 형성된 아날로그 회로 및 정전보호회로 중 어느 하나에 포함되는 회로인 것을 특징으로 하는 반도체장치.
  20. 제 17 항에 있어서,
    상기 제2 사이드월은 단층막으로 이루어지며,
    상기 제1 사이드월, 상기 제3 사이드월 및 상기 제4 사이드월은 적어도 3층 이상의 적층막으로 이루어지는 것을 특징으로 하는 반도체장치.
  21. 제 17 항에 있어서,
    상기 제2 사이드월은 산화실리콘막, 질화실리콘막 또는 산질화실리콘막의 어느 것으로 이루어지며,
    상기 제1 사이드월, 상기 제3 사이드월 및 상기 제4 사이드월은 산화실리콘막, 질화실리콘막 및 산질화실리콘막을 조합시킨 적층막으로 이루어지는 것을 특징으로 하는 반도체장치.
  22. 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성하는 반도체장치의 제조방법으로서,
    (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극을 형성하는 공정과,
    (b) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극을 형성하는 공정과,
    (c) 상기 제1 게이트 전극의 측벽에 제1 사이드월을 형성하고, 상기 제2 게이트 전극의 측벽에 제2 사이드월을 형성하는 공정을 구비하며,
    상기 (c) 공정은, 상기 제1 사이드월의 폭을 상기 제2 사이드월의 폭과 다르도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 메모리용의 제1 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀과, 제2 전계효과 트랜지스터를 포함하는 회로를 반도체 기판 상의 다른 영역에 형성하는 반도체장치의 제조방법으로서,
    (a) 상기 제1 전계효과 트랜지스터의 제1 게이트 전극을 형성하는 공정과,
    (b) 상기 제2 전계효과 트랜지스터의 제2 게이트 전극을 형성하는 공정과,
    (c) 상기 제1 게이트 전극의 측벽에 제1 사이드월을 형성하고, 상기 제2 게이트 전극의 측벽에 제2 사이드월을 형성하는 공정을 구비하며,
    상기 (c) 공정은,
    (c1) 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 덮도록 제1 절연막을 형성하는 공정과,
    (c2) 상기 제1 절연막 상에, 제2 절연막을 형성하는 공정과,
    (c3) 상기 제2 절연막 상에, 제3 절연막을 형성하는 공정과,
    (c4) 상기 제1 게이트 전극을 덮도록 형성되어 있는 상기 제3 절연막을 남기는 한편, 상기 제2 게이트 전극을 덮도록 형성되어 있는 상기 제3 절연막을 제거하는 공정과,
    (c5) 상기 제1 게이트 전극의 측벽에 상기 제3 절연막을 남기면서, 상기 제3 절연막을 제거하는 공정과,
    (c6) 상기 제2 게이트 전극의 측벽에 형성되어 있는 상기 제2 절연막을 남기면서, 상기 제2 절연막을 제거하는 공정과,
    (c7) 상기 제2 게이트 전극의 측벽에 형성되어 있는 상기 제2 절연막을 제거함과 동시에, 상기 제1 게이트 전극의 측벽 및 상기 제2 게이트 전극의 측벽에 형성되어 있는 상기 제1 절연막을 남기면서 상기 제1 절연막을 제거하고, 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막으로 이루어지는 상기 제1 사이드월과, 상기 제1 절연막으로 이루어지는 상기 제2 사이드월을 형성하는 공정을 가지는 것을 특징으로 반도체장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 (c) 공정은, 상기 제1 사이드월의 폭을 상기 제2 사이드월의 폭보다 넓게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 22 항에 있어서,
    상기 제1 게이트 전극의 게이트 길이는, 상기 제2 게이트 전극의 게이트 길이보다 긴 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 22 항에 있어서,
    상기 불휘발성 메모리 셀은 메모리 셀 선택용의 제3 전계효과 트랜지스터를 포함하고,
    상기 제2 게이트 전극을 형성하는 공정에서 상기 제3 전계효과 트랜지스터의 제3 게이트 전극을 형성하며,
    상기 제1 사이드월을 형성하는 공정에서 상기 제3 게이트 전극의 측벽에 제3 사이드월을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 22 항에 있어서,
    (d) 제1 불순물영역을 상기 제1 게이트 전극에 정합하여 형성하는 공정,
    (e) 상기 제1 불순물영역보다도 고농도의 제2 불순물영역을 상기 제1 사이드월에 정합하여 형성하는 공정,
    (f) 제3 불순물영역을 상기 제2 게이트 전극에 정합하여 형성하는 공정,
    (g) 상기 제3 불순물영역보다도 고농도의 제4 불순물영역을 상기 제2 사이드월에 정합하여 형성하는 공정을 가지고,
    상기 제1 불순물영역의 게이트 길이방향에서의 폭은 상기 제3 불순물영역의 게이트 길이방향에서의 폭보다도 넓은 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 23 항에 있어서,
    상기 제2 절연막은, 상기 제3 절연막을 웨트 에칭으로 제거할 때의 스톱퍼막이며,
    상기 (c4)공정은, 상기 재기록 가능한 불휘발성 메모리 셀의 형성영역 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막을 마스크로 한 웨트 에칭에 의해, 상기 제2 게이트 전극을 덮도록 형성되어 있는 상기 제3 절연막을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 23 항에 있어서,
    상기 (c5)공정은, 상기 제2 절연막의 에칭속도가 상기 제3 절연막의 에칭속도보다 작은 제1 에칭 선택비로 이방성 드라이 에칭을 행하며,
    상기 (c6)공정은, 상기 제1 절연막의 에칭속도가 상기 제2 절연막의 에칭속도보다 작은 제2 에칭 선택비로 이방성 드라이 에칭을 행하며,
    상기 (c7)공정은, 상기 제2 절연막의 에칭속도가 상기 제1 절연막의 에칭속도보다 작은 제3 에칭 선택비로 이방성 드라이 에칭을 행하며,
    상기 제1 에칭 선택비, 상기 제2 에칭 선택비 및 상기 제3 에칭 선택비는, 각각 다른 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 23 항에 있어서,
    상기 제2 절연막은, 상기 제3 절연막을 웨트 에칭으로 제거할 때의 스톱퍼막이며,
    상기 (c4)공정은, 상기 재기록 가능한 불휘발성 메모리 셀의 형성영역 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막을 마스크로 한 웨트 에칭을 행하며,
    상기 (c5)공정은, 상기 제2 절연막의 에칭속도가 상기 제3 절연막의 에칭속도보다 작은 제1 에칭 선택비로 이방성 드라이 에칭을 행하고,
    상기 (c6)공정은, 상기 제1 절연막의 에칭속도가 상기 제2 절연막의 에칭속도보다 작은 제2 에칭 선택비로 이방성 드라이 에칭을 행하고,
    상기 (c7)공정은, 상기 제2 절연막의 에칭속도가 상기 제1 절연막의 에칭속도가 대략 같은 상태에서 이방성 드라이 에칭을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 23 항에 있어서,
    상기 (c4), (c5)공정에서, 상기 제2 절연막은 상기 제3 절연막을 제거할 때의 스톱퍼막으로서 기능하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 22 항에 있어서,
    상기 반도체 기판과 상기 제1 게이트 전극 사이에, 상기 불휘발성 메모리 셀의 데이터 기억에 기여하는 전하를 축적하는 전하축적막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 23 항에 있어서,
    상기 반도체 기판과 상기 제1 게이트 전극 사이에, 상기 불휘발성 메모리 셀의 데이터 기억에 기여하는 전하를 축적하는 전하축적막을 형성하는 공정을 구비하고,
    상기 전하축적막은 이산적인 트랩준위를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제 22 항에 있어서,
    상기 반도체 기판과 상기 제1 게이트 전극 사이에 질화실리콘막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제 23 항에 있어서,
    상기 제2 절연막의 막두께는, 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막 중에서 가장 작은 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제 23 항에 있어서,
    상기 제1 절연막 및 상기 제3 절연막은 산화실리콘막으로 형성되며,
    상기 제2 절연막은 질화실리콘막으로 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제 23 항에 있어서,
    (d) 제1 불순물영역을 상기 제1 게이트 전극에 정합하여 형성하는 공정,
    (e) 상기 제1 불순물영역보다도 고농도의 제2 불순물영역을 상기 제1 사이드월에 정합하여 형성하는 공정,
    (f) 제3 불순물영역을 상기 제2 게이트 전극에 정합하여 형성하는 공정,
    (g) 상기 제3 불순물영역보다도 고농도의 제4 불순물영역을 상기 제2 사이드월에 정합하여 형성하는 공정을 더 가지고,
    상기 제1 불순물영역의 게이트 길이방향에서의 폭은, 상기 제3 불순물영역의 게이트 길이방향에서의 폭보다도 넓은 것을 특징으로 하는 반도체장치의 제조방법.
  38. 메모리용의 제1 전계효과 트랜지스터 및 메모리 셀 선택용의 제3 전계효과 트랜지스터를 포함하는 재기록 가능한 불휘발성 메모리 셀을 반도체 기판의 제1 영역 상에 형성하고, 제2 전계효과 트랜지스터를 포함하는 회로를 상기 반도체 기판의 제2 영역 상에 형성하는 반도체장치의 제조방법으로서,
    (a) 상기 반도체 기판의 제1 영역 내에, 상기 제1 전계효과 트랜지스터의 제1 게이트 전극을 형성하는 공정과,
    (b) 상기 반도체 기판의 제1 영역 내에서 상기 제1 게이트 전극이 형성된 영역과는 다른 영역에 제3 게이트 절연막을 형성하는 공정과,
    (c) 상기 반도체 기판의 제2 영역에, 상기 제3 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 공정과,
    (d) 상기 제1 게이트 전극을 덮고, 상기 제2 및 제3 게이트 절연막 상에 도체막을 형성하는 공정과,
    (e) 상기 도체막 상에 패터닝한 레지스트막을 형성하는 공정과,
    (f) 상기 레지스트막을 마스크로 하는 에칭에 의해, 상기 제2 전계효과 트랜지스터의 제2 게이트 전극 및 상기 제3 전계효과 트랜지스터의 제3 게이트 전극을 형성하는 공정과,
    (g) 상기 반도체 기판의 제2 영역을 마스크한 후, 상기 제1 영역의 상기 제3 게이트 절연막이 남아 있는 상태에서, 상기 (f)공정에서 전부 제거되지 않고 상기 제1 게이트 전극의 측벽에 남은 에칭 잔사를 제거하는 공정과,
    (h) 상기 제1 게이트 전극의 측벽에 제1 사이드월을 형성하고, 상기 제2 게이트 전극의 측벽에 제2 사이드월을 형성하며, 상기 제3 게이트 전극의 측벽에 제3 사이드월을 형성하는 공정을 구비하며,
    상기 제1 및 상기 제3 사이드월의 폭과 상기 제2 사이드월의 폭이 다른 것을 특징으로 하는 반도체장치의 제조방법.
  39. 제 38 항에 있어서,
    상기 제1 및 상기 제3 사이드월의 폭은, 상기 제2 사이드월의 폭보다 넓은 것을 특징으로 하는 반도체장치의 제조방법.
  40. 반도체 기판 상에 형성된 전기적으로 재기록 가능한 불휘발성 메모리 셀을 가지는 반도체장치로서,
    상기 불휘발성 메모리 셀은,
    (a) 상기 반도체 기판상에 형성된 제1 게이트 절연막과,
    (b) 상기 제1 게이트 절연막 상에 형성된 전하축적막과,
    (c) 상기 전하축적막 상에 직접 또는 중간절연막을 통해서 형성된 제1 게이트 전극과,
    (d) 상기 제1 게이트 전극의 측벽에 형성된 제1 사이드월을 가지며,
    상기 제1 사이드월은 질화실리콘막을 포함하는 적층막으로 형성되고,
    상기 질화실리콘막과, 상기 반도체 기판, 상기 제1 게이트 전극 및 상기 전하축적막 사이에는, 비전하축적막이 개재하고 있는 것을 특징으로 하는 반도체장치.
  41. 제 40 항에 있어서,
    상기 반도체 기판에 형성되며, 상기 제1 사이드월에 정합하여 형성된 제1 반도체영역을 가지고,
    상기 불휘발성 메모리 셀의 기록동작은 상기 제1 게이트 전극에 플러스 전압 및 상기 제1 반도체영역에 마이너스 전압을 인가하여, 상기 전하축적막에 전자를 주입하는 것에 의해 행해지는 것을 특징으로 하는 반도체장치.
  42. 제 40 항에 있어서,
    반도체 기판 상에 형성되며, 상기 불휘발성 메모리 셀과는 다른 영역에 형성된 전계효과 트랜지스터를 포함하고,
    상기 전계효과 트랜지스터는,
    (e) 상기 반도체 기판 상에 형성된 제2 게이트 절연막과,
    (f) 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과,
    (g) 상기 제2 게이트 전극의 측벽에 형성된 제2 사이드월을 가지며,
    상기 제2 게이트 전극의 게이트 길이방향에 있어서, 상기 제1 사이드월의 길이는 상기 제2 사이드월의 길이보다도 긴 것을 특징으로 하는 반도체장치.
  43. 제 42 항에 있어서,
    상기 전계효과 트랜지스터는 적어도 상기 불휘발성 메모리 셀용의 클록 생성회로 및 재기록 타이밍 제어회로 중 어느 하나에 이용되는 것을 특징으로 하는 반도체장치.
  44. 제 40 항에 있어서,
    상기 불휘발성 메모리 셀은, 메모리 셀 선택용의 전계효과 트랜지스터를 더 가지는 것을 특징으로 하는 반도체장치.
  45. 제 40 항에 있어서,
    상기 비전하축적막은, 산화실리콘막으로 이루어지는 것을 특징으로 하는 반도체장치.
  46. 전기적으로 재기록 가능한 불휘발성 메모리 셀을 반도체 기판 상에 형성하는 반도체장치의 제조방법으로서,
    (a) 상기 반도체 기판 상에 상기 불휘발성 메모리 셀의 게이트 절연막을 형성하는 공정,
    (b) 상기 게이트 절연막 상에 전하축적막을 형성하는 공정,
    (c) 상기 전하축적막 상에 직접 또는 중간절연막을 통해서 상기 불휘발성 메모리 셀의 게이트 전극을 형성하는 공정,
    (d)상기 게이트 전극의 측벽에 사이드월을 형성하는 공정을 구비하고,
    상기 사이드월은 질화실리콘막을 포함하는 적층막으로 형성되어 있으며,
    상기 질화실리콘막과, 상기 반도체 기판, 상기 게이트 전극 및 상기 전하축적막 사이에는, 비전하축적막이 개재하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  47. (a) 반도체 기판 상의 제1 영역에 제1 게이트 절연막을 형성하는 공정,
    (b) 상기 제1 게이트 절연막 상에 전하축적막을 형성하는 공정,
    (c) 상기 전하축적막 상에 직접 또는 중간절연막을 통해서 제1 게이트 전극을 형성하는 공정,
    (d) 상기 반도체 기판 상의 제2 영역에 제2 게이트 절연막을 형성하는 공정,
    (e) 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 공정,
    (f) 상기 제1 영역 및 상기 제2 영역을 포함하는 상기 반도체 기판 상에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 덮도록 제1 절연막을 퇴적하는 공정,
    (g) 상기 제1 절연막 상에 제2 절연막을 퇴적하는 공정,
    (h) 상기 제2 절연막 상에 제3 절연막을 퇴적하는 공정,
    (i) 상기 제3 절연막을 가공하는 공정,
    (j) 상기 제2 영역의 가공된 상기 제3 절연막을 제거하는 공정,
    (k) 상기 제2 절연막을 가공하는 공정,
    (l) 상기 제1 절연막을 가공하여, 상기 제1 게이트 전극의 측벽에 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막으로 이루어지는 제1 사이드월을 형성하고, 상기 제2 게이트 전극의 측벽에 상기 제1 절연막 및 상기 제2 절연막으로 이루어지는 제2 사이드월을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  48. 제 47 항에 있어서,
    상기 (h)공정에서, 제3 절연막의 막두께를, 상기 제1 절연막 및 상기 제2 절연막의 막두께보다도 두껍게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  49. 제 47 항에 있어서,
    상기 제1 게이트 전극의 게이트 길이방향에서, 상기 제1 사이드월의 폭은 상기 제2 사이드월의 폭보다도 넓은 것을 특징으로 하는 반도체장치의 제조방법.
  50. 제 49 항에 있어서,
    상기 (l)공정에서, 상기 제3 절연막은 제거되고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  51. 제 47 항에 있어서,
    상기 제2 절연막은 질화실리콘막으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  52. 제 47 항에 있어서,
    상기 제2 절연막은 질화실리콘막으로 이루어지며, 상기 제1 절연막 및 상기 제3 절연막은 산화실리콘막으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  53. 제 47 항에 있어서,
    상기 (i)공정에는, 드라이 에칭법이 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
  54. 제 53 항에 있어서,
    상기 (i)공정에서, 상기 제2 절연막은 에칭 스톱퍼로서 기능하는 것을 특징으로 하는 반도체장치의 제조방법.
  55. 제 47 항에 있어서,
    상기 (j)공정에는, 웨트 에칭법이 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
  56. 제 55 항에 있어서,
    상기 (j)공정에서, 상기 제2 절연막은 에칭 스톱퍼로서 기능하는 것을 특징으로 반도체장치의 제조방법.
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