JPH07176729A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07176729A JPH07176729A JP31854093A JP31854093A JPH07176729A JP H07176729 A JPH07176729 A JP H07176729A JP 31854093 A JP31854093 A JP 31854093A JP 31854093 A JP31854093 A JP 31854093A JP H07176729 A JPH07176729 A JP H07176729A
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Abstract
(57)【要約】
【目的】 同一チップ内で２種類以上のＬＤＤスペーサ
ー幅９Ａ、９Ｂを持ったＭＯＳトランジスタを形成する
ことを目的とする。 【構成】 膜厚が３５００ÅのＬＤＤスペーサー酸化膜
２のデポ後にレジストパターニングし、ＬＤＤスペーサ
ー酸化膜２の膜厚が１０００Åになるまで等方性エッチ
ングを実施後、異方性エッチングし、ＬＤＤスペーサー
幅９Ａが０．１μの幅の狭いＭＯＳトランジスタ１１を
構成した。 【効果】 同一チップ内でＬＤＤスペーサー幅を調整す
ることにより、ソースドレイン抵抗が調整でき、チップ
の高性能化および、ＥＳＤ耐量向上が可能となる。
ー幅９Ａ、９Ｂを持ったＭＯＳトランジスタを形成する
ことを目的とする。 【構成】 膜厚が３５００ÅのＬＤＤスペーサー酸化膜
２のデポ後にレジストパターニングし、ＬＤＤスペーサ
ー酸化膜２の膜厚が１０００Åになるまで等方性エッチ
ングを実施後、異方性エッチングし、ＬＤＤスペーサー
幅９Ａが０．１μの幅の狭いＭＯＳトランジスタ１１を
構成した。 【効果】 同一チップ内でＬＤＤスペーサー幅を調整す
ることにより、ソースドレイン抵抗が調整でき、チップ
の高性能化および、ＥＳＤ耐量向上が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、同一チップ内で異な
る幅のＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）スベーサーが形成された半導体装置及びその製造方
法に関するものである。
る幅のＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）スベーサーが形成された半導体装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の構造について図１５
を参照しながら説明する。図１５は、従来の半導体装置
の断面を示す図である。
を参照しながら説明する。図１５は、従来の半導体装置
の断面を示す図である。
【０００３】図１５において、１はＰ型シリコン基板、
２はＬＤＤスペーサー酸化膜（サイドウォール）、３は
酸化膜、４はゲート電極であるドープトポリシリコン、
５はゲート酸化膜、６はＬＤＤスペーサー枠幅、７はＮ
+不純物領域、８はＮ-不純物領域、９はＮ-領域幅（Ｌ
ＤＤスペーサー幅）である。
２はＬＤＤスペーサー酸化膜（サイドウォール）、３は
酸化膜、４はゲート電極であるドープトポリシリコン、
５はゲート酸化膜、６はＬＤＤスペーサー枠幅、７はＮ
+不純物領域、８はＮ-不純物領域、９はＮ-領域幅（Ｌ
ＤＤスペーサー幅）である。
【０００４】従来技術では、ウエハ全面において、形成
される半導体装置はその種類によらず、ＬＤＤスペーサ
枠幅を形成する成膜厚みが同一であり、トランジスタの
ＬＤＤスペーサー枠幅６は一定であった。従って、Ｎ-
領域幅９も一定であった。
される半導体装置はその種類によらず、ＬＤＤスペーサ
枠幅を形成する成膜厚みが同一であり、トランジスタの
ＬＤＤスペーサー枠幅６は一定であった。従って、Ｎ-
領域幅９も一定であった。
【０００５】つぎに、前述した従来の半導体装置のＬＤ
Ｄスペーサーの形成方法について図１６及び図１７を参
照しながら説明する。図１６は、従来の半導体装置の製
造方法を示すフローチャートである。また、図１７は、
従来の半導体装置の製造方法の各工程における断面を示
す図である。
Ｄスペーサーの形成方法について図１６及び図１７を参
照しながら説明する。図１６は、従来の半導体装置の製
造方法を示すフローチャートである。また、図１７は、
従来の半導体装置の製造方法の各工程における断面を示
す図である。
【０００６】図１７において、（ａ）はＮ-ソースドレ
イン８の注入後、（ｂ）はＬＤＤ酸化膜２のデポ後、
（ｃ）はＬＤＤ全面酸化膜エッチ後をそれぞれ示す。
イン８の注入後、（ｂ）はＬＤＤ酸化膜２のデポ後、
（ｃ）はＬＤＤ全面酸化膜エッチ後をそれぞれ示す。
【０００７】図１６に示すステップ２０〜２３におい
て、Ｐ型シリコン基板１上にゲート酸化膜５を形成し、
さらにゲートポリシリコン４をデポし、酸化膜３をデポ
する。そして、ゲートパターンを形成する。
て、Ｐ型シリコン基板１上にゲート酸化膜５を形成し、
さらにゲートポリシリコン４をデポし、酸化膜３をデポ
する。そして、ゲートパターンを形成する。
【０００８】ステップ２４において、Ｎ-ソースドレイ
ン８の注入後は、図１７（ａ）に示すような構造とな
る。ここで、８は前述したようにＮ-不純物領域（トラ
ンジスタのソース・ドレイン領域）である。
ン８の注入後は、図１７（ａ）に示すような構造とな
る。ここで、８は前述したようにＮ-不純物領域（トラ
ンジスタのソース・ドレイン領域）である。
【０００９】ステップ２５において、ウエハ全面に膜厚
が３５００Å（オングストローム）のＬＤＤ酸化膜２の
デポ後は、図１７（ｂ）に示すような構造となる。
が３５００Å（オングストローム）のＬＤＤ酸化膜２の
デポ後は、図１７（ｂ）に示すような構造となる。
【００１０】ステップ２６において、この状態でウエハ
全面のＬＤＤ酸化膜２を異方性（ＲＩＥ）ドライエッチ
（全面エッチバック）したものが図１７（ｃ）である。
このため、ウエハ全面で、トランジスタのＬＤＤスベー
サー枠幅６は一定となる。従って、Ｎ-領域幅（ＬＤＤ
スペーサー幅）９も一定となる。
全面のＬＤＤ酸化膜２を異方性（ＲＩＥ）ドライエッチ
（全面エッチバック）したものが図１７（ｃ）である。
このため、ウエハ全面で、トランジスタのＬＤＤスベー
サー枠幅６は一定となる。従って、Ｎ-領域幅（ＬＤＤ
スペーサー幅）９も一定となる。
【００１１】ステップ２７において、レジスト除去後、
Ｎ+ソースドレイン注入を行い、熱拡散を行うと図１５
に示すような構造の半導体装置が得られる。
Ｎ+ソースドレイン注入を行い、熱拡散を行うと図１５
に示すような構造の半導体装置が得られる。
【００１２】従来の半導体装置は、以上のようにウエハ
全面でトランジスタのＬＤＤスペーサー幅９が一定であ
るため、チップ内の一部のトランジスタのソースドレイ
ン電流を上げる場合、チップ全体のトランジスタのソー
スドレイン電流も上がってしまうことになる。しかしな
がら、半導体回路上チップ内には、ブートストラップ回
路等があり、その回路はソースドレイン間耐圧を要す
る。従って、ソースドレイン電流を上げるために、ＬＤ
Ｄスペーサー幅９をチップ内で一律に狭めると、ブート
ストラップ回路のソースドレイン間耐圧が低下し問題が
発生する。そこで、そのようなソースドレイン間耐圧が
必要なトランジスタ以外のチップ内でソースドレイン電
流を上げる必要が生じてきたことに対して、上記のよう
な問題があり、従来技術では対応不可能であった。
全面でトランジスタのＬＤＤスペーサー幅９が一定であ
るため、チップ内の一部のトランジスタのソースドレイ
ン電流を上げる場合、チップ全体のトランジスタのソー
スドレイン電流も上がってしまうことになる。しかしな
がら、半導体回路上チップ内には、ブートストラップ回
路等があり、その回路はソースドレイン間耐圧を要す
る。従って、ソースドレイン電流を上げるために、ＬＤ
Ｄスペーサー幅９をチップ内で一律に狭めると、ブート
ストラップ回路のソースドレイン間耐圧が低下し問題が
発生する。そこで、そのようなソースドレイン間耐圧が
必要なトランジスタ以外のチップ内でソースドレイン電
流を上げる必要が生じてきたことに対して、上記のよう
な問題があり、従来技術では対応不可能であった。
【００１３】
【発明が解決しようとする課題】上述したような従来の
半導体装置では、以上のようにウエハ全面でトランジス
タのＬＤＤスペーサー幅９が一定であるため、チップ内
の一部のトランジスタのソースドレイン電流を上げる場
合、チップ全体のトランジスタのソースドレイン電流を
上げると、ソースドレイン間耐圧が必要なトランジスタ
のソースドレイン間耐圧が低下するという問題点があっ
た。
半導体装置では、以上のようにウエハ全面でトランジス
タのＬＤＤスペーサー幅９が一定であるため、チップ内
の一部のトランジスタのソースドレイン電流を上げる場
合、チップ全体のトランジスタのソースドレイン電流を
上げると、ソースドレイン間耐圧が必要なトランジスタ
のソースドレイン間耐圧が低下するという問題点があっ
た。
【００１４】この発明は、前述した問題点を解決するた
めになされたもので、耐圧の比較的低いトランジスタの
チップ内の一部回路のトランジスタのＬＤＤ酸化膜を調
整（狭める）することにより、抵抗の高いＮ-不純物領
域の幅を調整（狭める）し、ソースドレイン間耐圧が必
要なトランジスタのＬＤＤ酸化膜は狭くすることは行わ
ずに、ソースドレイン間耐圧の低下を防ぎ、かつトラン
ジスタのソースドレイン電流を上げることができる半導
体装置及びその製造方法を得ることを目的とする。
めになされたもので、耐圧の比較的低いトランジスタの
チップ内の一部回路のトランジスタのＬＤＤ酸化膜を調
整（狭める）することにより、抵抗の高いＮ-不純物領
域の幅を調整（狭める）し、ソースドレイン間耐圧が必
要なトランジスタのＬＤＤ酸化膜は狭くすることは行わ
ずに、ソースドレイン間耐圧の低下を防ぎ、かつトラン
ジスタのソースドレイン電流を上げることができる半導
体装置及びその製造方法を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、次に掲げる手段を備えたものである。 〔１〕 第１の等しいＬＤＤスペーサー幅を有する第１
のトランジスタ。 〔２〕 前記第１のＬＤＤスペーサー幅よりも狭い第２
の等しいＬＤＤスペーサー幅を有する第２のトランジス
タ。
る半導体装置は、次に掲げる手段を備えたものである。 〔１〕 第１の等しいＬＤＤスペーサー幅を有する第１
のトランジスタ。 〔２〕 前記第１のＬＤＤスペーサー幅よりも狭い第２
の等しいＬＤＤスペーサー幅を有する第２のトランジス
タ。
【００１６】この発明の請求項２に係る半導体装置は、
次に掲げる手段を備えたものである。 〔１〕 第１の等しいＬＤＤスペーサー幅を有する第１
のトランジスタ。 〔２〕 前記第１のＬＤＤスペーサー幅よりも狭い第２
の等しいＬＤＤスペーサー幅を有し、かつ前記第１のト
ランジスタのゲート電極高よりも低いゲート電極高を有
する第２のトランジスタ。
次に掲げる手段を備えたものである。 〔１〕 第１の等しいＬＤＤスペーサー幅を有する第１
のトランジスタ。 〔２〕 前記第１のＬＤＤスペーサー幅よりも狭い第２
の等しいＬＤＤスペーサー幅を有し、かつ前記第１のト
ランジスタのゲート電極高よりも低いゲート電極高を有
する第２のトランジスタ。
【００１７】この発明の請求項３に係る半導体装置は、
次に掲げる手段を備えたものである。 〔１〕 第１の等しいＬＤＤスペーサー幅を有する第１
のトランジスタ。 〔２〕 前記第１のＬＤＤスペーサー幅よりも狭い第２
の等しいＬＤＤスペーサー幅を有する第２のトランジス
タ。 〔３〕 前記第２のＬＤＤスペーサー幅よりも狭い第３
の等しいＬＤＤスペーサー幅を有する第３のトランジス
タ。
次に掲げる手段を備えたものである。 〔１〕 第１の等しいＬＤＤスペーサー幅を有する第１
のトランジスタ。 〔２〕 前記第１のＬＤＤスペーサー幅よりも狭い第２
の等しいＬＤＤスペーサー幅を有する第２のトランジス
タ。 〔３〕 前記第２のＬＤＤスペーサー幅よりも狭い第３
の等しいＬＤＤスペーサー幅を有する第３のトランジス
タ。
【００１８】この発明の請求項４に係る半導体装置の製
造方法は、次に掲げる工程を含むものである。 〔１〕 ＬＤＤ酸化膜を形成後、第２のトランジスタ部
のみを開口したレジストパターニングを行う第１の工
程。 〔２〕 この状態で等方性の酸化膜エッチングを行う第
２の工程。 〔３〕 この後、異方性の酸化膜エッチングを行う第３
の工程。 〔４〕 その後、前記第２のトランジスタのみをレジス
トによりカバーし、第１のトランジスタ部のみを異方性
の酸化膜エッチングを行う第４の工程。
造方法は、次に掲げる工程を含むものである。 〔１〕 ＬＤＤ酸化膜を形成後、第２のトランジスタ部
のみを開口したレジストパターニングを行う第１の工
程。 〔２〕 この状態で等方性の酸化膜エッチングを行う第
２の工程。 〔３〕 この後、異方性の酸化膜エッチングを行う第３
の工程。 〔４〕 その後、前記第２のトランジスタのみをレジス
トによりカバーし、第１のトランジスタ部のみを異方性
の酸化膜エッチングを行う第４の工程。
【００１９】この発明の請求項５に係る半導体装置の製
造方法は、次に掲げる工程を含むものである。 〔１〕 ゲート電極上の絶縁膜を形成後、第２のトラン
ジスタ部のみを開口したレジストパターニングを行う第
１の工程。 〔２〕 この状態で前記絶縁膜エッチングを行う第２の
工程。 〔３〕 レジスト除去後、ゲート絶縁膜及びゲート電極
のパターニングを行う第３の工程。 〔４〕 全面にＬＤＤ酸化膜を形成し、全面を異方性の
酸化膜エッチングを行い、第１及び第２のトランジスタ
を形成する第４の工程。
造方法は、次に掲げる工程を含むものである。 〔１〕 ゲート電極上の絶縁膜を形成後、第２のトラン
ジスタ部のみを開口したレジストパターニングを行う第
１の工程。 〔２〕 この状態で前記絶縁膜エッチングを行う第２の
工程。 〔３〕 レジスト除去後、ゲート絶縁膜及びゲート電極
のパターニングを行う第３の工程。 〔４〕 全面にＬＤＤ酸化膜を形成し、全面を異方性の
酸化膜エッチングを行い、第１及び第２のトランジスタ
を形成する第４の工程。
【００２０】この発明の請求項６に係る半導体装置の製
造方法は、次に掲げる工程を含むものである。 〔１〕 ゲート電極上の絶縁膜を形成後、第１及び第２
のトランジスタのみを開口したレジストパターニングを
行う第１の工程。 〔２〕 この状態で前記絶縁膜エッチングを行う第２の
工程。 〔３〕 前記第１のトランジスタのみを開口したレジス
トパターニングを再度行う第３の工程。 〔４〕 この状態で前記絶縁膜エッチングを再度行う第
４の工程。 〔５〕 レジスト除去後、第１、第２及び第３のゲート
電極並びに絶縁膜のパターニングを行う第５の工程。 〔６〕 全面にＬＤＤ酸化膜を形成し、異方性の酸化膜
エッチングを行い、第１、第２及び第３のトランジスタ
を形成する第６の工程。
造方法は、次に掲げる工程を含むものである。 〔１〕 ゲート電極上の絶縁膜を形成後、第１及び第２
のトランジスタのみを開口したレジストパターニングを
行う第１の工程。 〔２〕 この状態で前記絶縁膜エッチングを行う第２の
工程。 〔３〕 前記第１のトランジスタのみを開口したレジス
トパターニングを再度行う第３の工程。 〔４〕 この状態で前記絶縁膜エッチングを再度行う第
４の工程。 〔５〕 レジスト除去後、第１、第２及び第３のゲート
電極並びに絶縁膜のパターニングを行う第５の工程。 〔６〕 全面にＬＤＤ酸化膜を形成し、異方性の酸化膜
エッチングを行い、第１、第２及び第３のトランジスタ
を形成する第６の工程。
【００２１】
【作用】この発明の請求項１に係る半導体装置において
は、第１のトランジスタの第１の等しいＬＤＤスペーサ
ー幅よりも狭い第２の等しいＬＤＤスペーサー幅を有す
る第２のトランジスタによって、そのトランジスタのソ
ースドレイン電流（駆動能力）が上昇され、高速アクセ
ス製品を製造できる。また、この第２のトランジスタを
入力保護回路に使用した場合、ソースドレイン間抵抗が
低下することにより、静電気がシリコン基板に抜けやす
くなり、静電耐量が向上する。
は、第１のトランジスタの第１の等しいＬＤＤスペーサ
ー幅よりも狭い第２の等しいＬＤＤスペーサー幅を有す
る第２のトランジスタによって、そのトランジスタのソ
ースドレイン電流（駆動能力）が上昇され、高速アクセ
ス製品を製造できる。また、この第２のトランジスタを
入力保護回路に使用した場合、ソースドレイン間抵抗が
低下することにより、静電気がシリコン基板に抜けやす
くなり、静電耐量が向上する。
【００２２】この発明の請求項２に係る半導体装置にお
いては、第１のトランジスタの第１の等しいＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有し、かつ前記第１のトランジスタのゲート電極高より
も低いゲート電極高を有する第２のトランジスタによっ
て、そのトランジスタのソースドレイン電流（駆動能
力）が上昇され、高速アクセス製品を製造できる。ま
た、この第２のトランジスタを入力保護回路に使用した
場合、ソースドレイン間抵抗が低下することにより、静
電気がシリコン基板に抜けやすくなり、静電耐量が向上
する。
いては、第１のトランジスタの第１の等しいＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有し、かつ前記第１のトランジスタのゲート電極高より
も低いゲート電極高を有する第２のトランジスタによっ
て、そのトランジスタのソースドレイン電流（駆動能
力）が上昇され、高速アクセス製品を製造できる。ま
た、この第２のトランジスタを入力保護回路に使用した
場合、ソースドレイン間抵抗が低下することにより、静
電気がシリコン基板に抜けやすくなり、静電耐量が向上
する。
【００２３】この発明の請求項３に係る半導体装置にお
いては、第１のトランジスタの第１の等しいＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有する第２のトランジスタと、前記第２の等しいＬＤＤ
スペーサー幅よりも狭い第３の等しいＬＤＤスペーサー
幅を有する第３のトランジスタによって、それらのトラ
ンジスタのソースドレイン電流（駆動能力）が上昇さ
れ、高速アクセス製品を製造できる。また、この第３の
トランジスタを入力保護回路に使用した場合、ソースド
レイン間抵抗が低下することにより、静電気がシリコン
基板に抜けやすくなり、静電耐量が向上する。
いては、第１のトランジスタの第１の等しいＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有する第２のトランジスタと、前記第２の等しいＬＤＤ
スペーサー幅よりも狭い第３の等しいＬＤＤスペーサー
幅を有する第３のトランジスタによって、それらのトラ
ンジスタのソースドレイン電流（駆動能力）が上昇さ
れ、高速アクセス製品を製造できる。また、この第３の
トランジスタを入力保護回路に使用した場合、ソースド
レイン間抵抗が低下することにより、静電気がシリコン
基板に抜けやすくなり、静電耐量が向上する。
【００２４】この発明の請求項４に係る半導体装置の製
造方法においては、第１の工程によって、ＬＤＤ酸化膜
を形成後、第２のトランジスタ部のみを開口したレジス
トパターニングが行われる。また、第２の工程によっ
て、この状態で等方性の酸化膜エッチングが行われる。
さらに、第３の工程によって、この後、異方性の酸化膜
エッチングが行われる。そして、第４の工程によって、
その後、前記第２のトランジスタのみがレジストにより
カバーされ、第１のトランジスタ部のみを異方性の酸化
膜エッチングが行われる。
造方法においては、第１の工程によって、ＬＤＤ酸化膜
を形成後、第２のトランジスタ部のみを開口したレジス
トパターニングが行われる。また、第２の工程によっ
て、この状態で等方性の酸化膜エッチングが行われる。
さらに、第３の工程によって、この後、異方性の酸化膜
エッチングが行われる。そして、第４の工程によって、
その後、前記第２のトランジスタのみがレジストにより
カバーされ、第１のトランジスタ部のみを異方性の酸化
膜エッチングが行われる。
【００２５】この発明の請求項５に係る半導体装置の製
造方法においては、第１の工程によって、ゲート電極上
の絶縁膜が形成された後、第２のトランジスタ部のみが
開口したレジストパターニングが行われる。また、第２
の工程によって、この状態で前記絶縁膜エッチングが行
われる。さらに、第３の工程によって、レジスト除去
後、ゲート絶縁膜及びゲート電極のパターニングが行わ
れる。そして、第４の工程によって、全面にＬＤＤ酸化
膜が形成され、全面が異方性の酸化膜エッチングが行わ
れる。
造方法においては、第１の工程によって、ゲート電極上
の絶縁膜が形成された後、第２のトランジスタ部のみが
開口したレジストパターニングが行われる。また、第２
の工程によって、この状態で前記絶縁膜エッチングが行
われる。さらに、第３の工程によって、レジスト除去
後、ゲート絶縁膜及びゲート電極のパターニングが行わ
れる。そして、第４の工程によって、全面にＬＤＤ酸化
膜が形成され、全面が異方性の酸化膜エッチングが行わ
れる。
【００２６】この発明の請求項６に係る半導体装置の製
造方法においては、第１の工程によって、ゲート電極上
の絶縁膜が形成された後、第１及び第２のトランジスタ
のみが開口されたレジストパターニングが行われる。ま
た、第２の工程によって、この状態で前記絶縁膜エッチ
ングが行われ、第３の工程によって、前記第１のトラン
ジスタのみが開口されたレジストパターニングが再度行
われる。さらに、第４の工程によって、この状態で前記
絶縁膜エッチングが再度行われ、第５の工程によって、
レジスト除去後、第１、第２及び第３のゲート電極並び
に絶縁膜のパターニングが行われる。そして、第６の工
程によって、全面にＬＤＤ酸化膜が形成され、異方性の
酸化膜エッチングが行われる。
造方法においては、第１の工程によって、ゲート電極上
の絶縁膜が形成された後、第１及び第２のトランジスタ
のみが開口されたレジストパターニングが行われる。ま
た、第２の工程によって、この状態で前記絶縁膜エッチ
ングが行われ、第３の工程によって、前記第１のトラン
ジスタのみが開口されたレジストパターニングが再度行
われる。さらに、第４の工程によって、この状態で前記
絶縁膜エッチングが再度行われ、第５の工程によって、
レジスト除去後、第１、第２及び第３のゲート電極並び
に絶縁膜のパターニングが行われる。そして、第６の工
程によって、全面にＬＤＤ酸化膜が形成され、異方性の
酸化膜エッチングが行われる。
【００２７】
実施例１．この発明の実施例１の構造について図１を参
照しながら説明する。図１は、この発明の実施例１の断
面を示す図であり、Ｐ型シリコン基板１以下Ｎ-不純物
領域８まで順次示すサフィックスＡを付けない構成は上
述した従来装置のものと同様である。なお、各図中、同
一符号は同一又は相当部分を示す。
照しながら説明する。図１は、この発明の実施例１の断
面を示す図であり、Ｐ型シリコン基板１以下Ｎ-不純物
領域８まで順次示すサフィックスＡを付けない構成は上
述した従来装置のものと同様である。なお、各図中、同
一符号は同一又は相当部分を示す。
【００２８】図１において、２ＡはＬＤＤスペーサー酸
化膜２よりも幅の狭いＬＤＤスベーサー酸化膜、９Ａは
Ｎ-領域幅（ＬＤＤスペーサー幅）、９ＢはＮ-領域幅
（ＬＤＤスペーサー幅）、１１はＬＤＤスペーサー幅の
狭い第２のトランジスタ、１２はＬＤＤスペーサー幅の
広い第１のトランジスタである。
化膜２よりも幅の狭いＬＤＤスベーサー酸化膜、９Ａは
Ｎ-領域幅（ＬＤＤスペーサー幅）、９ＢはＮ-領域幅
（ＬＤＤスペーサー幅）、１１はＬＤＤスペーサー幅の
狭い第２のトランジスタ、１２はＬＤＤスペーサー幅の
広い第１のトランジスタである。
【００２９】第２のトランジスタ１１は、Ｎ-不純物領
域８の幅９Ａ（例えば、０．１μ（ミクロン））がトラ
ンジスタ１２の幅９Ｂ（例えば、０．２４μ）よりも狭
いため、ソースドレイン抵抗が低く、トランジスタの駆
動能力が高い。これは、第２のトランジスタ１１のＬＤ
Ｄスペーサー枠幅６を第１のトランジスタ１２の幅より
も狭くしたためである。なお、この実施例１ではＮチャ
ントランジスタについて説明しているがＰチャントラン
ジスタについても同様である。
域８の幅９Ａ（例えば、０．１μ（ミクロン））がトラ
ンジスタ１２の幅９Ｂ（例えば、０．２４μ）よりも狭
いため、ソースドレイン抵抗が低く、トランジスタの駆
動能力が高い。これは、第２のトランジスタ１１のＬＤ
Ｄスペーサー枠幅６を第１のトランジスタ１２の幅より
も狭くしたためである。なお、この実施例１ではＮチャ
ントランジスタについて説明しているがＰチャントラン
ジスタについても同様である。
【００３０】すなわち、この発明の請求項１に係る第１
のトランジスタは、この実施例１ではトランジスタ１２
に相当し、この発明の請求項１に係る第２のトランジス
タは、この実施例１ではトランジスタ１１に相当する。
のトランジスタは、この実施例１ではトランジスタ１２
に相当し、この発明の請求項１に係る第２のトランジス
タは、この実施例１ではトランジスタ１１に相当する。
【００３１】つぎに、前述した実施例１の製造方法につ
いて図２、図３、図４及び図５を参照しながら説明す
る。図２及び図３は、この発明の実施例１の製造方法を
示すフローチャートである。また、図４及び図５は、こ
の発明の実施例１の製造方法の各工程における断面を示
す図である。
いて図２、図３、図４及び図５を参照しながら説明す
る。図２及び図３は、この発明の実施例１の製造方法を
示すフローチャートである。また、図４及び図５は、こ
の発明の実施例１の製造方法の各工程における断面を示
す図である。
【００３２】図４において、（ａ）はレジスト１３をパ
ターニングした後、（ｂ）は第２のトランジスタ部の酸
化膜２を等方性エッチした後、（ｃ）は同じく（ｂ）に
引き続き酸化膜２を異方性エッチした後をそれぞれ示
す。
ターニングした後、（ｂ）は第２のトランジスタ部の酸
化膜２を等方性エッチした後、（ｃ）は同じく（ｂ）に
引き続き酸化膜２を異方性エッチした後をそれぞれ示
す。
【００３３】図５において、（ａ）はレジスト１３をパ
ターニングした後、（ｂ）は第１のトランジスタ部の酸
化膜２を異方性エッチした後をそれぞれ示す。
ターニングした後、（ｂ）は第１のトランジスタ部の酸
化膜２を異方性エッチした後をそれぞれ示す。
【００３４】図２に示すステップ３５のＬＤＤ酸化膜デ
ポ工程までは、上述した従来装置の製造方法（図１６に
示すステップ２０〜２５）と同じである。
ポ工程までは、上述した従来装置の製造方法（図１６に
示すステップ２０〜２５）と同じである。
【００３５】ステップ３６において、図４（ａ）に示す
ように、ステップ３５の膜厚が３５００ÅのＬＤＤ酸化
膜デポ後、電流駆動能力を必要とする第２のトランジス
タ部１１のみを開口したレジストパターニングを行う。
ように、ステップ３５の膜厚が３５００ÅのＬＤＤ酸化
膜デポ後、電流駆動能力を必要とする第２のトランジス
タ部１１のみを開口したレジストパターニングを行う。
【００３６】ステップ３７において、図４（ｂ）に示す
ように、この状態でＬＤＤ酸化膜２の膜厚が１０００Å
になるまで等方性の酸化膜エッチを行うと、横方向にも
エッチングが進むため、ＬＤＤスペーサー幅は狭くな
る。
ように、この状態でＬＤＤ酸化膜２の膜厚が１０００Å
になるまで等方性の酸化膜エッチを行うと、横方向にも
エッチングが進むため、ＬＤＤスペーサー幅は狭くな
る。
【００３７】ステップ３８において、この後、図４
（ｃ）に示すように、異方性の酸化膜エッチを行うと、
ＬＤＤスペーサー幅（例えば、０．１μ）の狭い第２の
トランジスタ１１が形成できる。
（ｃ）に示すように、異方性の酸化膜エッチを行うと、
ＬＤＤスペーサー幅（例えば、０．１μ）の狭い第２の
トランジスタ１１が形成できる。
【００３８】ステップ３９〜４０において、第１のトラ
ンジスタ１２側のレジスト１３除去後、図５（ａ）に示
すように、第２のトランジスタ１１のみをレジスト１３
でカバーする。
ンジスタ１２側のレジスト１３除去後、図５（ａ）に示
すように、第２のトランジスタ１１のみをレジスト１３
でカバーする。
【００３９】ステップ４１において、図５（ｂ）に示す
ように、異方性の酸化膜エッチを行うと、ＬＤＤスペー
サー幅が、第１のトランジスタ１２では０．１μ、第２
のトランジスタ１１では０．２４μを有する、異なる２
種類のトランジスタ１１及び１２が形成できる。
ように、異方性の酸化膜エッチを行うと、ＬＤＤスペー
サー幅が、第１のトランジスタ１２では０．１μ、第２
のトランジスタ１１では０．２４μを有する、異なる２
種類のトランジスタ１１及び１２が形成できる。
【００４０】ステップ４２〜４３において、レジスト１
３除去後、Ｎ+ソースドレインを注入し、熱拡散を行う
と、図１に示す構造の半導体装置となる。
３除去後、Ｎ+ソースドレインを注入し、熱拡散を行う
と、図１に示す構造の半導体装置となる。
【００４１】以上の如く、同一チップ内でＬＤＤスペー
サー幅の異なるトランジスタ１１及び１２を形成でき
る。
サー幅の異なるトランジスタ１１及び１２を形成でき
る。
【００４２】この発明の実施例１は、前述したように、
一部回路のトランジスタのＬＤＤスペーサー幅を狭くす
ることにより、上記トランジスタのソースドレイン電流
（駆動能力）を上昇でき、高速アクセス製品を製造でき
るものである。また、入力保護回路に使用した場合、ソ
ースドレイン間抵抗が低下することにより、静電気がシ
リコン基板に抜けやすくなり、静電耐量が向上する。つ
まり、ＬＤＤスペーサー幅をチップ内の一部トランジス
タで狭めることができるので、ソースドレイン間抵抗を
低下でき、高性能なトランジスタが得られる。一方、入
力保護回路に使用すると、静電耐量の良好な製品が製造
できる。
一部回路のトランジスタのＬＤＤスペーサー幅を狭くす
ることにより、上記トランジスタのソースドレイン電流
（駆動能力）を上昇でき、高速アクセス製品を製造でき
るものである。また、入力保護回路に使用した場合、ソ
ースドレイン間抵抗が低下することにより、静電気がシ
リコン基板に抜けやすくなり、静電耐量が向上する。つ
まり、ＬＤＤスペーサー幅をチップ内の一部トランジス
タで狭めることができるので、ソースドレイン間抵抗を
低下でき、高性能なトランジスタが得られる。一方、入
力保護回路に使用すると、静電耐量の良好な製品が製造
できる。
【００４３】すなわち、この実施例１は、同一チップ内
で２種類以上のＬＤＤスペーサー幅（０．１μと、０．
２４μ）を持ったＭＯＳトランジスタ１１、１２を形成
することを目的とする。そこで、ＬＤＤ酸化膜デポ後に
レジストパターニングし、酸化膜の等方性エッチングを
実施後、異方性エッチングを実施し、ＬＤＤスペーサー
幅の狭いＭＯＳトランジスタ１１を構成したものであ
る。その結果、ソースドレイン抵抗が調整でき、チップ
の高性能化、またＥＳＤ（静電破壊）耐量向上が可能と
なる。
で２種類以上のＬＤＤスペーサー幅（０．１μと、０．
２４μ）を持ったＭＯＳトランジスタ１１、１２を形成
することを目的とする。そこで、ＬＤＤ酸化膜デポ後に
レジストパターニングし、酸化膜の等方性エッチングを
実施後、異方性エッチングを実施し、ＬＤＤスペーサー
幅の狭いＭＯＳトランジスタ１１を構成したものであ
る。その結果、ソースドレイン抵抗が調整でき、チップ
の高性能化、またＥＳＤ（静電破壊）耐量向上が可能と
なる。
【００４４】実施例２．この発明の実施例２の構造につ
いて図６を参照しながら説明する。図６は、この発明の
実施例２の断面を示す図であり、Ｐ型シリコン基板１以
下Ｎ-不純物領域８まで順次示すサフィックスＡを付け
ない構成は上述した従来装置のものと同様である。
いて図６を参照しながら説明する。図６は、この発明の
実施例２の断面を示す図であり、Ｐ型シリコン基板１以
下Ｎ-不純物領域８まで順次示すサフィックスＡを付け
ない構成は上述した従来装置のものと同様である。
【００４５】図６において、２Ｂは幅の狭いＬＤＤスペ
ーサー酸化膜、１４はＬＤＤスペーサー幅の狭い第２の
トランジスタ、１５はＬＤＤスペーサー幅の広い第１び
トランジスタである。
ーサー酸化膜、１４はＬＤＤスペーサー幅の狭い第２の
トランジスタ、１５はＬＤＤスペーサー幅の広い第１び
トランジスタである。
【００４６】すなわち、この発明の請求項２に係る第１
のトランジスタは、この実施例２ではトランジスタ１５
に相当し、この発明の請求項２に係る第２のトランジス
タは、この実施例２ではトランジスタ１４に相当する。
のトランジスタは、この実施例２ではトランジスタ１５
に相当し、この発明の請求項２に係る第２のトランジス
タは、この実施例２ではトランジスタ１４に相当する。
【００４７】つぎに、前述した実施例２の製造方法につ
いて図７、図８、図９及び図１０を参照しながら説明す
る。図７及び図８は、この発明の実施例２の製造方法を
示すフローチャートである。また、図９及び図１０は、
この発明の実施例２の製造方法の各工程における断面を
示す図である。
いて図７、図８、図９及び図１０を参照しながら説明す
る。図７及び図８は、この発明の実施例２の製造方法を
示すフローチャートである。また、図９及び図１０は、
この発明の実施例２の製造方法の各工程における断面を
示す図である。
【００４８】図９において、（ａ）はレジスト１３をパ
ターニングした後、（ｂ）は第２のトランジスタ部の酸
化膜３をエッチングした後、（ｃ）はゲート電極４のパ
ターニング後をそれぞれ示す。
ターニングした後、（ｂ）は第２のトランジスタ部の酸
化膜３をエッチングした後、（ｃ）はゲート電極４のパ
ターニング後をそれぞれ示す。
【００４９】図１０において、（ａ）はＬＤＤ酸化膜２
のデポ後、（ｂ）は酸化膜２の異方性エッチングの後を
それぞれ示す。
のデポ後、（ｂ）は酸化膜２の異方性エッチングの後を
それぞれ示す。
【００５０】図７に示すステップ５３において、図９
（ａ）に示すように、膜厚が２０００Åの酸化膜３のデ
ポ後、ＬＤＤスペーサー幅を狭めたい第２のトランジス
タ１４の領域のレジストパターン１３を開口する。な
お、ステップ５０〜５２の各工程は実施例１（図２に示
すステップ３０〜３２）と同様である。
（ａ）に示すように、膜厚が２０００Åの酸化膜３のデ
ポ後、ＬＤＤスペーサー幅を狭めたい第２のトランジス
タ１４の領域のレジストパターン１３を開口する。な
お、ステップ５０〜５２の各工程は実施例１（図２に示
すステップ３０〜３２）と同様である。
【００５１】ステップ５４〜５５において、図９（ｂ）
に示すように、膜厚が５００Å程度になるまで酸化膜３
のエッチングを行い、レジスト１３除去後、図９（ｃ）
に示すように、ゲート電極４のパターニングを行う。
に示すように、膜厚が５００Å程度になるまで酸化膜３
のエッチングを行い、レジスト１３除去後、図９（ｃ）
に示すように、ゲート電極４のパターニングを行う。
【００５２】ステップ５６〜５７において、この後、Ｎ
-ソースドレイン８の注入後、図１０（ａ）に示すよう
に、膜厚が３５００ÅのＬＤＤ酸化膜２をデポする。
-ソースドレイン８の注入後、図１０（ａ）に示すよう
に、膜厚が３５００ÅのＬＤＤ酸化膜２をデポする。
【００５３】ステップ５８〜５９において、この後、図
１０（ｂ）に示すように、酸化膜エッチ（異方性）を行
うと、ゲート電極４上の酸化膜３Ａの薄いトランジスタ
１４のＬＤＤスペーサー幅は、例えば０．１μ程度に狭
くなり、酸化膜３の厚いトランジスタ１５のＬＤＤスペ
ーサー幅は０．２４μになる。この後、Ｎ+ソースドレ
イン注入、熱拡散を行うと図６に示す構造となる。
１０（ｂ）に示すように、酸化膜エッチ（異方性）を行
うと、ゲート電極４上の酸化膜３Ａの薄いトランジスタ
１４のＬＤＤスペーサー幅は、例えば０．１μ程度に狭
くなり、酸化膜３の厚いトランジスタ１５のＬＤＤスペ
ーサー幅は０．２４μになる。この後、Ｎ+ソースドレ
イン注入、熱拡散を行うと図６に示す構造となる。
【００５４】この発明の実施例２は、前述したように、
同一チップ内で２種類以上のＬＤＤスペーサー幅（０．
１μと０．２４μ）を持ち、かつゲート上絶縁膜を含む
ゲート電極高さの異なるＭＯＳトランジスタ１４、１５
を形成することを目的とする。そこで、ゲート上の酸化
膜３をデポ後、レジストパターニングし、酸化膜エッチ
ングを行うことにより、ゲート高を１５００Å（＝２０
００−５００）ほど低くすることにより、ＬＤＤスペー
サー幅の狭いＭＯＳトランジスタ１４を構成した。その
結果、ソースドレイン抵抗が調整でき、チップの高性能
化および、ＥＳＤ耐量向上が可能となり、かつゲート電
極高さが異なるので、必要箇所の平坦化が可能となる。
同一チップ内で２種類以上のＬＤＤスペーサー幅（０．
１μと０．２４μ）を持ち、かつゲート上絶縁膜を含む
ゲート電極高さの異なるＭＯＳトランジスタ１４、１５
を形成することを目的とする。そこで、ゲート上の酸化
膜３をデポ後、レジストパターニングし、酸化膜エッチ
ングを行うことにより、ゲート高を１５００Å（＝２０
００−５００）ほど低くすることにより、ＬＤＤスペー
サー幅の狭いＭＯＳトランジスタ１４を構成した。その
結果、ソースドレイン抵抗が調整でき、チップの高性能
化および、ＥＳＤ耐量向上が可能となり、かつゲート電
極高さが異なるので、必要箇所の平坦化が可能となる。
【００５５】実施例３．この発明の実施例３の構造につ
いて図１１を参照しながら説明する。図１１は、この発
明の実施例３の断面を示す図であり、Ｐ型シリコン基板
１以下Ｎ-不純物領域８まで順次示すサフィックスＡを
付けない構成は上述した従来装置のものと同様である。
いて図１１を参照しながら説明する。図１１は、この発
明の実施例３の断面を示す図であり、Ｐ型シリコン基板
１以下Ｎ-不純物領域８まで順次示すサフィックスＡを
付けない構成は上述した従来装置のものと同様である。
【００５６】図１１において、２Ｃは幅の狭いＬＤＤス
ペーサー酸化膜、２Ｄは幅が中程度のＬＤＤスペーサー
酸化膜、１６はＬＤＤスペーサー幅の狭いトランジス
タ、１７はＬＤＤスペーサー幅が中程度のトランジス
タ、１８はＬＤＤスペーサー幅の広いトランジスタであ
る。
ペーサー酸化膜、２Ｄは幅が中程度のＬＤＤスペーサー
酸化膜、１６はＬＤＤスペーサー幅の狭いトランジス
タ、１７はＬＤＤスペーサー幅が中程度のトランジス
タ、１８はＬＤＤスペーサー幅の広いトランジスタであ
る。
【００５７】この実施例３は、一チップ内で３種類の異
なるＬＤＤスペーサー幅を必要とする場合（例えば、Ｌ
ＤＤスペーサー幅にて、Ｐチャントランジスタ＞Ｎチャ
ントランジスタ＞入力保護回路のＮチャントランジスタ
の場合）である。
なるＬＤＤスペーサー幅を必要とする場合（例えば、Ｌ
ＤＤスペーサー幅にて、Ｐチャントランジスタ＞Ｎチャ
ントランジスタ＞入力保護回路のＮチャントランジスタ
の場合）である。
【００５８】ところで、この発明の請求項３に係る第１
のトランジスタは、この実施例３ではトランジスタ１８
に相当し、この発明の請求項３に係る第２のトランジス
タは、この実施例３ではトランジスタ１７に相当し、こ
の発明の請求項３に係る第３のトランジスタは、この実
施例３ではトランジスタ１６に相当する。
のトランジスタは、この実施例３ではトランジスタ１８
に相当し、この発明の請求項３に係る第２のトランジス
タは、この実施例３ではトランジスタ１７に相当し、こ
の発明の請求項３に係る第３のトランジスタは、この実
施例３ではトランジスタ１６に相当する。
【００５９】つぎに、前述した実施例３の製造方法につ
いて図１２、図１３及び図１４を参照しながら説明す
る。図１２及び図１３は、この発明の実施例３の製造方
法を示すフローチャートである。また、図１４は、この
発明の実施例３の製造方法の各工程における断面を示す
図である。
いて図１２、図１３及び図１４を参照しながら説明す
る。図１２及び図１３は、この発明の実施例３の製造方
法を示すフローチャートである。また、図１４は、この
発明の実施例３の製造方法の各工程における断面を示す
図である。
【００６０】図１４において、（ａ）はレジスト１３の
パターニング後、（ｂ）は第２及び第３のトランジスタ
部の酸化膜３のエッチング後、（ｃ）はＬＤＤ酸化膜２
のデポ後をそれぞれ示す。
パターニング後、（ｂ）は第２及び第３のトランジスタ
部の酸化膜３のエッチング後、（ｃ）はＬＤＤ酸化膜２
のデポ後をそれぞれ示す。
【００６１】実施例２と同様に、ステップ６４におい
て、膜厚が２０００Åの酸化膜３を第２及び第３のトラ
ンジスタ部のみ１０００Åになるまでエッチング（図９
（ｂ）参照）を行い、さらに、ステップ６５において、
図１４（ａ）に示すように、レジスト１３をパターニン
グする。
て、膜厚が２０００Åの酸化膜３を第２及び第３のトラ
ンジスタ部のみ１０００Åになるまでエッチング（図９
（ｂ）参照）を行い、さらに、ステップ６５において、
図１４（ａ）に示すように、レジスト１３をパターニン
グする。
【００６２】ステップ６６〜７２において、その後、図
１４（ｂ）に示すように、第３のトランジスタ部の酸化
膜３の膜厚が５００Åになるまで再度エッチングを行
い、第１〜第３のトランジスタのゲート電極のパターン
形成後、図１４（ｃ）に示すように、膜厚が３５００Å
のＬＤＤ酸化膜２を全面にデポする。この酸化膜２を異
方性エッチし、Ｎ+ソースドレイン注入を行うと、図１
１に示す構造が得られる。もちろん、図１４（ａ）〜
（ｃ）の各工程をくり返せば、４つ以上の多種類のＬＤ
Ｄスペーサー幅が形成できる。
１４（ｂ）に示すように、第３のトランジスタ部の酸化
膜３の膜厚が５００Åになるまで再度エッチングを行
い、第１〜第３のトランジスタのゲート電極のパターン
形成後、図１４（ｃ）に示すように、膜厚が３５００Å
のＬＤＤ酸化膜２を全面にデポする。この酸化膜２を異
方性エッチし、Ｎ+ソースドレイン注入を行うと、図１
１に示す構造が得られる。もちろん、図１４（ａ）〜
（ｃ）の各工程をくり返せば、４つ以上の多種類のＬＤ
Ｄスペーサー幅が形成できる。
【００６３】この発明の実施例３は、前述したように、
同一チップ内で３種類以上のＬＤＤスペーサー幅（０．
１μ及び０．２４μと、その中間）を持ったＭＯＳトラ
ンジスタを形成することを目的とする。そこで、ゲート
上の酸化膜３をデポ後、レジストパターニングし、酸化
膜エッチングを行い、さらに、再度レジストパターニン
グし、再度酸化膜エッチングを行うことにより、絶縁膜
を含むゲート電極高を低くすることにより、ＬＤＤスペ
ーサー幅の狭いＭＯＳトランジスタ１６、１７を構成し
た。その結果、ソースドレイン抵抗が調整でき、チップ
の高性能化および、ＥＳＤ耐量向上が可能となる。ま
た、ゲート電極高さが任意に選定できるので、ゲート電
極上の平坦化も容易となる。
同一チップ内で３種類以上のＬＤＤスペーサー幅（０．
１μ及び０．２４μと、その中間）を持ったＭＯＳトラ
ンジスタを形成することを目的とする。そこで、ゲート
上の酸化膜３をデポ後、レジストパターニングし、酸化
膜エッチングを行い、さらに、再度レジストパターニン
グし、再度酸化膜エッチングを行うことにより、絶縁膜
を含むゲート電極高を低くすることにより、ＬＤＤスペ
ーサー幅の狭いＭＯＳトランジスタ１６、１７を構成し
た。その結果、ソースドレイン抵抗が調整でき、チップ
の高性能化および、ＥＳＤ耐量向上が可能となる。ま
た、ゲート電極高さが任意に選定できるので、ゲート電
極上の平坦化も容易となる。
【００６４】
【発明の効果】この発明の請求項１に係る半導体装置
は、以上説明したとおり、第１の等しいＬＤＤスペーサ
ー幅を有する第１のトランジスタと、前記第１のＬＤＤ
スペーサー幅よりも狭い第２の等しいＬＤＤスペーサー
幅を有する第２のトランジスタを備えたので、ソースド
レイン間抵抗を低下でき、高性能なトランジスタを得る
ことができるという効果を奏する。また、入力保護回路
に使用すると、静電耐量の良好な製品を製造できるとい
う効果を奏する。
は、以上説明したとおり、第１の等しいＬＤＤスペーサ
ー幅を有する第１のトランジスタと、前記第１のＬＤＤ
スペーサー幅よりも狭い第２の等しいＬＤＤスペーサー
幅を有する第２のトランジスタを備えたので、ソースド
レイン間抵抗を低下でき、高性能なトランジスタを得る
ことができるという効果を奏する。また、入力保護回路
に使用すると、静電耐量の良好な製品を製造できるとい
う効果を奏する。
【００６５】この発明の請求項２に係る半導体装置は、
以上説明したとおり、第１の等しいＬＤＤスペーサー幅
を有する第１のトランジスタと、前記第１のＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有し、かつ前記第１のトランジスタのゲート電極高より
も低いゲート電極高を有する第２のトランジスタとを備
えたので、ソースドレイン間抵抗を低下でき、高性能な
トランジスタを得ることができるという効果を奏する。
また、入力保護回路に使用すると、静電耐量の良好な製
品を製造できるという効果を奏する。さらに、ゲート電
極上の平坦化にも寄与する。
以上説明したとおり、第１の等しいＬＤＤスペーサー幅
を有する第１のトランジスタと、前記第１のＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有し、かつ前記第１のトランジスタのゲート電極高より
も低いゲート電極高を有する第２のトランジスタとを備
えたので、ソースドレイン間抵抗を低下でき、高性能な
トランジスタを得ることができるという効果を奏する。
また、入力保護回路に使用すると、静電耐量の良好な製
品を製造できるという効果を奏する。さらに、ゲート電
極上の平坦化にも寄与する。
【００６６】この発明の請求項３に係る半導体装置は、
以上説明したとおり、第１の等しいＬＤＤスペーサー幅
を有する第１のトランジスタと、前記第１のＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有する第２のトランジスタと、前記第２のＬＤＤスペー
サー幅よりも狭い第３の等しいＬＤＤスペーサー幅を有
する第３のトランジスタとを備えたので、ソースドレイ
ン間抵抗を低下でき、高性能なトランジスタを得ること
ができるという効果を奏する。また、入力保護回路に使
用すると、静電耐量の良好な製品を製造できるという効
果を奏する。さらに、ゲート電極上の平坦化にも寄与す
る。
以上説明したとおり、第１の等しいＬＤＤスペーサー幅
を有する第１のトランジスタと、前記第１のＬＤＤスペ
ーサー幅よりも狭い第２の等しいＬＤＤスペーサー幅を
有する第２のトランジスタと、前記第２のＬＤＤスペー
サー幅よりも狭い第３の等しいＬＤＤスペーサー幅を有
する第３のトランジスタとを備えたので、ソースドレイ
ン間抵抗を低下でき、高性能なトランジスタを得ること
ができるという効果を奏する。また、入力保護回路に使
用すると、静電耐量の良好な製品を製造できるという効
果を奏する。さらに、ゲート電極上の平坦化にも寄与す
る。
【００６７】この発明の請求項４に係る半導体装置の製
造方法は、以上説明したとおり、ＬＤＤ酸化膜を形成
後、第２のトランジスタ部のみを開口したレジストパタ
ーニングを行う第１の工程と、この状態で等方性の酸化
膜エッチングを行う第２の工程と、この後、異方性の酸
化膜エッチングを行う第３の工程と、その後、前記第２
のトランジスタのみをレジストによりカバーし、第１の
トランジスタ部のみを異方性の酸化膜エッチングを行う
第４の工程とを含むので、ＬＤＤスペーサー幅をチップ
内の一部トランジスタで狭めることができ、またソース
ドレイン間抵抗を低下でき、高性能なトランジスタを得
ることができるという効果を奏する。さらに、入力保護
回路に使用すると、静電耐量の良好な製品を製造できる
という効果を奏する。
造方法は、以上説明したとおり、ＬＤＤ酸化膜を形成
後、第２のトランジスタ部のみを開口したレジストパタ
ーニングを行う第１の工程と、この状態で等方性の酸化
膜エッチングを行う第２の工程と、この後、異方性の酸
化膜エッチングを行う第３の工程と、その後、前記第２
のトランジスタのみをレジストによりカバーし、第１の
トランジスタ部のみを異方性の酸化膜エッチングを行う
第４の工程とを含むので、ＬＤＤスペーサー幅をチップ
内の一部トランジスタで狭めることができ、またソース
ドレイン間抵抗を低下でき、高性能なトランジスタを得
ることができるという効果を奏する。さらに、入力保護
回路に使用すると、静電耐量の良好な製品を製造できる
という効果を奏する。
【００６８】この発明の請求項５に係る半導体装置の製
造方法は、以上説明したとおり、ゲート電極上の絶縁膜
を形成後、第２のトランジスタ部のみを開口したレジス
トパターニングを行う第１の工程と、この状態で前記絶
縁膜エッチングを行う第２の工程と、レジスト除去後、
ゲート絶縁膜及びゲート電極のパターニングを行う第３
の工程と、全面にＬＤＤ酸化膜を形成し、全面を異方性
の酸化膜エッチングを行い、第１及び第２のトランジス
タを形成する第４の工程とを含むので、ＬＤＤスペーサ
ー幅をチップ内の一部トランジスタで狭めることがで
き、またソースドレイン間抵抗を低下でき、高性能なト
ランジスタを得ることができるという効果を奏する。さ
らに、入力保護回路に使用すると、静電耐量の良好な製
品を製造できるという効果を奏する。
造方法は、以上説明したとおり、ゲート電極上の絶縁膜
を形成後、第２のトランジスタ部のみを開口したレジス
トパターニングを行う第１の工程と、この状態で前記絶
縁膜エッチングを行う第２の工程と、レジスト除去後、
ゲート絶縁膜及びゲート電極のパターニングを行う第３
の工程と、全面にＬＤＤ酸化膜を形成し、全面を異方性
の酸化膜エッチングを行い、第１及び第２のトランジス
タを形成する第４の工程とを含むので、ＬＤＤスペーサ
ー幅をチップ内の一部トランジスタで狭めることがで
き、またソースドレイン間抵抗を低下でき、高性能なト
ランジスタを得ることができるという効果を奏する。さ
らに、入力保護回路に使用すると、静電耐量の良好な製
品を製造できるという効果を奏する。
【００６９】この発明の請求項６に係る半導体装置の製
造方法は、以上説明したとおり、ゲート電極上の絶縁膜
を形成後、第１及び第２のトランジスタのみを開口した
レジストパターニングを行う第１の工程と、この状態で
前記絶縁膜エッチングを行う第２の工程と、前記第１の
トランジスタのみを開口したレジストパターニングを再
度行う第３の工程と、この状態で前記絶縁膜エッチング
を再度行う第４の工程と、レジスト除去後、第１、第２
及び第３のゲート電極並びに絶縁膜のパターニングを行
う第５の工程と、全面にＬＤＤ酸化膜を形成し、異方性
の酸化膜エッチングを行い、第１、第２及び第３のトラ
ンジスタを形成する第６の工程とを含むので、ＬＤＤス
ペーサー幅をチップ内の一部トランジスタで狭めること
ができ、またソースドレイン間抵抗を低下でき、高性能
なトランジスタを得ることができるという効果を奏す
る。さらに、入力保護回路に使用すると、静電耐量の良
好な製品を製造できるという効果を奏する。
造方法は、以上説明したとおり、ゲート電極上の絶縁膜
を形成後、第１及び第２のトランジスタのみを開口した
レジストパターニングを行う第１の工程と、この状態で
前記絶縁膜エッチングを行う第２の工程と、前記第１の
トランジスタのみを開口したレジストパターニングを再
度行う第３の工程と、この状態で前記絶縁膜エッチング
を再度行う第４の工程と、レジスト除去後、第１、第２
及び第３のゲート電極並びに絶縁膜のパターニングを行
う第５の工程と、全面にＬＤＤ酸化膜を形成し、異方性
の酸化膜エッチングを行い、第１、第２及び第３のトラ
ンジスタを形成する第６の工程とを含むので、ＬＤＤス
ペーサー幅をチップ内の一部トランジスタで狭めること
ができ、またソースドレイン間抵抗を低下でき、高性能
なトランジスタを得ることができるという効果を奏す
る。さらに、入力保護回路に使用すると、静電耐量の良
好な製品を製造できるという効果を奏する。
【図１】この発明の実施例１の断面構造を示す図であ
る。
る。
【図２】この発明の実施例１の製造方法を示すフローチ
ャートである。
ャートである。
【図３】この発明の実施例１の製造方法を示すフローチ
ャートである。
ャートである。
【図４】この発明の実施例１の製造方法の各工程におけ
る断面を示す図である。
る断面を示す図である。
【図５】この発明の実施例１の製造方法の各工程におけ
る断面を示す図である。
る断面を示す図である。
【図６】この発明の実施例２の断面構造を示す図であ
る。
る。
【図７】この発明の実施例２の製造方法を示すフローチ
ャートである。
ャートである。
【図８】この発明の実施例２の製造方法を示すフローチ
ャートである。
ャートである。
【図９】この発明の実施例２の製造方法の各工程におけ
る断面を示す図である。
る断面を示す図である。
【図１０】この発明の実施例２の製造方法の各工程にお
ける断面を示す図である。
ける断面を示す図である。
【図１１】この発明の実施例３の断面構造を示す図であ
る。
る。
【図１２】この発明の実施例３の製造方法を示すフロー
チャートである。
チャートである。
【図１３】この発明の実施例３の製造方法を示すフロー
チャートである。
チャートである。
【図１４】この発明の実施例３の製造方法の各工程にお
ける断面を示す図である。
ける断面を示す図である。
【図１５】従来の半導体装置の断面構造を示す図であ
る。
る。
【図１６】従来の半導体装置の製造方法を示すフローチ
ャートである。
ャートである。
【図１７】従来の半導体装置の製造方法の各工程におけ
る断面を示す図である。
る断面を示す図である。
１ Ｐ型シリコン基板 ２ ＬＤＤスペーサー酸化膜 ２Ａ 幅の狭いＬＤＤスペーサー酸化膜 ２Ｂ 幅の狭いＬＤＤスペーサー酸化膜 ２Ｃ 幅の狭いＬＤＤスペーサー酸化膜 ２Ｄ さらに幅の狭いＬＤＤスペーサー酸化膜 ３ 酸化膜 ４ ゲートポリシリコン ５ ゲート酸化膜 ６ ＬＤＤスペーサー枠幅 ７ Ｎ+不純物領域 ８ Ｎ-不純物領域 ９Ａ Ｎ-不純物領域幅（ＬＤＤスペーサー幅） ９Ｂ Ｎ-不純物領域幅（ＬＤＤスペーサー幅） １１、１４ ＬＤＤスペーサー幅の狭い方のトランジ
スタ １２、１５ ＬＤＤスペーサー幅の広い方のトランジ
スタ １３ レジスト １６ ＬＤＤスペーサー幅の狭い方のトランジスタ １７ ＬＤＤスペーサー幅が中間のトランジスタ １８ ＬＤＤスペーサー幅の広い方のトランジスタ
スタ １２、１５ ＬＤＤスペーサー幅の広い方のトランジ
スタ １３ レジスト １６ ＬＤＤスペーサー幅の狭い方のトランジスタ １７ ＬＤＤスペーサー幅が中間のトランジスタ １８ ＬＤＤスペーサー幅の広い方のトランジスタ
Claims (6)
- 【請求項１】 第１の等しいＬＤＤスペーサー幅を有す
る第１のトランジスタ、及び前記第１のＬＤＤスペーサ
ー幅よりも狭い第２の等しいＬＤＤスペーサー幅を有す
る第２のトランジスタを備えたことを特徴とする半導体
装置。 - 【請求項２】 第１の等しいＬＤＤスペーサー幅を有す
る第１のトランジスタ、及び前記第１のＬＤＤスペーサ
ー幅よりも狭い第２の等しいＬＤＤスペーサー幅を有
し、かつ前記第１のトランジスタのゲート電極高よりも
低いゲート電極高を有する第２のトランジスタを備えた
ことを特徴とする半導体装置。 - 【請求項３】 第１の等しいＬＤＤスペーサー幅を有す
る第１のトランジスタ、前記第１のＬＤＤスペーサー幅
よりも狭い第２の等しいＬＤＤスペーサー幅を有する第
２のトランジスタ、及び前記第２のＬＤＤスペーサー幅
よりも狭い第３の等しいＬＤＤスペーサー幅を有する第
３のトランジスタを備えたことを特徴とする半導体装
置。 - 【請求項４】 ＬＤＤ酸化膜を形成後、第２のトランジ
スタ部のみを開口したレジストパターニングを行う第１
の工程、この状態で等方性の酸化膜エッチングを行う第
２の工程、この後、異方性の酸化膜エッチングを行う第
３の工程、及びその後、前記第２のトランジスタのみを
レジストによりカバーし、第１のトランジスタ部のみを
異方性の酸化膜エッチングを行う第４の工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 ゲート電極上の絶縁膜を形成後、第２の
トランジスタ部のみを開口したレジストパターニングを
行う第１の工程、この状態で前記絶縁膜エッチングを行
う第２の工程、レジスト除去後、ゲート絶縁膜及びゲー
ト電極のパターニングを行う第３の工程、並びに全面に
ＬＤＤ酸化膜を形成し、全面を異方性の酸化膜エッチン
グを行い、第１及び第２のトランジスタを形成する第４
の工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 ゲート電極上の絶縁膜を形成後、第１及
び第２のトランジスタのみを開口したレジストパターニ
ングを行う第１の工程、この状態で前記絶縁膜エッチン
グを行う第２の工程、前記第１のトランジスタのみを開
口したレジストパターニングを再度行う第３の工程、こ
の状態で前記絶縁膜エッチングを再度行う第４の工程、
レジスト除去後、第１、第２及び第３のゲート電極並び
に絶縁膜のパターニングを行う第５の工程、並びに全面
にＬＤＤ酸化膜を形成し、異方性の酸化膜エッチングを
行い、第１、第２及び第３のトランジスタを形成する第
６の工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31854093A JPH07176729A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31854093A JPH07176729A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176729A true JPH07176729A (ja) | 1995-07-14 |
Family
ID=18100271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31854093A Pending JPH07176729A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176729A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0932197A1 (en) * | 1998-01-27 | 1999-07-28 | Lsi Logic Corporation | Method of varying MOS transistor electrical characteristics of integrated circuits |
| US6153476A (en) * | 1997-02-27 | 2000-11-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR20010017205A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체소자의 정전방전 보호회로 및 그 제조방법 |
| US6409879B1 (en) * | 2000-01-20 | 2002-06-25 | Advanced Micro Devices, Inc. | System for controlling transistor spacer width |
| JP2006253198A (ja) * | 2005-03-08 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7118972B2 (en) | 2003-04-28 | 2006-10-10 | Renesas Technology Corp. | Method of manufacture of a semiconductor device |
| US7348245B2 (en) | 2003-04-28 | 2008-03-25 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
-
1993
- 1993-12-17 JP JP31854093A patent/JPH07176729A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN100411147C (zh) * | 2003-04-28 | 2008-08-13 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
| US7663179B2 (en) | 2003-04-28 | 2010-02-16 | Renesas Technology Corp. | Semiconductor device with rewritable nonvolatile memory cell |
| JP2006253198A (ja) * | 2005-03-08 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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