KR100319356B1

KR100319356B1 - 반도체 장치

Info

Publication number: KR100319356B1
Application number: KR1019980006077A
Authority: KR
Inventors: 사또시 이나바; 도루 오자끼; 유스께 고야마; 가즈마사 스노우찌
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-27
Filing date: 1998-02-26
Publication date: 2002-02-19
Also published as: US6153476A; US6448618B1; EP0862208A3; KR19980071734A; JPH10242420A; EP0862208A2; KR100316175B1; CN1192051A; CN1135626C; TW373318B

Abstract

본 발명은 메모리 셀부와 그 주변 회로부를 혼재시켜 이루어지는 DRAM에서 게이트 전극에 대해 자기 정합적으로 미세한 콘택트홀의 형성이 가능한 제1 절연 게이트형 트랜지스터와, 단채널 효과를 억제하면서 기생 저항을 충분히 완화하는 것이 가능한 제2 절연 게이트형 트랜지스터를 동일 기판 상에 집적할 수 있도록 하는 것을 가장 주요한 특징으로 한다.

예를 들면, 반도체 기판(11) 상의 셀 영역(11a)에는 최소 디자인 룰에 의거하여 복수의 MOSFET(20A)를 형성함과 동시에, 각 게이트 전극(21A)의 측벽 부분에 각각 측벽 절연막(22a)에 의한 게이트 측벽(22A)을 형성한다. 또한, 주변 회로 영역(11b)에는 적어도 1개의 MOSFET(20B)를 형성하고 해당 게이트 전극(21B)의 측벽 부분에 측벽 절연막(22a, 22b)에 의한 게이트 측벽(22B)을 형성하는 구성으로 되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은, 예를 들면 제1, 제2 절연 게이트형 트랜지스터를 동일 기판 상에 집적하여 이루어지는 MIS형 구조의 반도체 장치 및 그 제조 방법에 관한 것으로,특히, 메모리셀부와 그 주변 회로부를 혼재시켜 이루어지는 DRAM(Dynamic Random Access Memory)에 이용되는 것이다.

일반적으로, 반도체 기판 상에 형성되는 절연 게이트형 트랜지스터를 미세화하고, 고집적화하는 것은 소자의 점유 면적을 감소시킴과 동시에, 소자의 전류 구동력의 증대나 기생 용량의 저감 등, LSI의 고성능화에 있어서 유용하다.

이미, 연구 레벨에서는, 전형적으로는 게이트 길이가 0.1㎛ 이하의 CMOS의 시작(試作)에 성공하고, 그 높은 성능이 실제로 확인되고 있다.

그런데, 이와 같은 미세화 기술에 중대한 장해가 되는 것이, 게이트 길이의 축소에 수반하여 임계치 전압의 절대치가 저하하는 단채널 효과이다.

이것을 막기 위해서는, 소위, 스케일링법이 제안되고, 상기 스케일링법에 따라서 소자가 미세화됨에 따라 기판 중의 불순물 농도를 증대시키거나, 또는, 절연막의 막 두께나 소스·드레인 영역(불순물 확산층)의 접합 깊이를 축소하지 않으면 안된다.

특히, 단채널 효과를 억제하기 위해서는 불순물 확산층의 접합 깊이를 작게 하는 것이 현실적인 면에서 중요성이 커지고 있다.

한편, 예를 들면, 살리사이드 기술을 이용하여 절연 게이트형 트랜지스터의 기생 저항을 완화하기 위해서는, 채널로부터 떨어진 부분에서 불순물 확산층의 깊이를 어느 정도 이상으로 크게 할 필요가 있다.

이것은, 소스·드레인 영역 상에 실리사이드를 형성함으로써, 불순물 확산층과 기판 사이의 접합 누설 전류가 커지게 되는 것을, 충분한 깊이의 불순물 확산층을 형성함으로써 방지하고자 하는 것이다.

그것을 위한 구조로서, 확장(extension) 구조가 제안되고 있다. 이것은, 우선은 단채널 효과의 억제를 목적으로 하여, 얕은 접합을 형성하기 위한 이온 주입을 행하여, 확장이라 불리는 영역을 형성한다.

그리고, 게이트 전극의 측벽 부분에 측벽(게이트 측벽)을 형성한 후, 그 게이트 측벽 부분을 제외하고, 이후의 살리사이드 공정을 고려에 넣은, 충분히 불순물 확산층이 깊은 접합을 형성하기 위한 이온 주입을 행한다.

이렇게 해서, 얕은 접합의 확장 영역의 단부로부터, 게이트 측벽의 길이분 만큼 채널보다 떨어진 위치에, 깊은 접합의 불순물 확산층을 형성하여 이루어지는 것이다.

즉, 상기 확장 구조의 형성에는, 게이트 측벽 형성 공정이 이용되고 있다. 종래는, 이 게이트 측벽 길이는 LSI를 구성하는 모든 소자에 있어서 동일한 크기였다.

이 때문에, 예를 들면 메모리셀부와 그것을 구동하기 위한 주변 회로부를 1칩 상에 혼재하는 경우, 메모리셀부에서 사용되는 채널폭이 작은 트랜지스터와, 고전류 구동력을 필요로 하는 주변 회로부에서 사용되는 채널폭이 큰 트랜지스터로서는, 게이트 측벽 길이의 정합을 이룰 수가 없었다.

그 원인은, 메모리셀부에서는 리소그래피 기술의 한계까지 축소한 패턴을 이용하는데 반하여, 주변 회로부의 트랜지스터의 설계 룰은 고립 패턴에 가까운 것에 기인한다.

예를 들면, 메모리셀부에서는, 소스·드레인 영역에의 콘택트홀의 형성에 있어서, 게이트 측벽 등에 설치한 실리콘 질화막과 실리콘 산화막의, 에칭 선택비를 이용한 SAC(Self Aligned Contact) 기술을 이용하는 것이 일반적이다.

그러나, 게이트 측벽 길이를 디자인 룰(스케일링법)에 따라 스케일링하지 않는 경우, 게이트 측벽을 형성할 수 없게 된다. 이 때문에, SAC 기술에서의 콘택트홀의 형성이 곤란해져서 메모리셀부의 형성이 불가능하게 된다.

이와 같이, 메모리셀부의 트랜지스터에 대해서는 게이트 측벽 길이를 스케일링법에 따라서 축소해 갈 필요가 있다.

한편, 게이트 측벽 길이를 스케일 다운한 경우, 이번에는, 주변 회로부의 트랜지스터 쪽에 문제점이 발생된다. 특히, 트랜지스터의 불순물 확산층에 실리사이드를 형성하는 경우, 그것에 기인하는 접합 누설 전류를 작게 하기 위해, 불순물 확산층의 접합 깊이를 충분히 크게 할 필요가 있는 것은 이미 진술한 바와 같다.

그러나, 이 경우 게이트 측벽 길이가 작으면, 불순물의 게이트 측벽 아래로의 가로 방향 확산이 커져서, 단채널 효과에 악영향을 미치게 된다.

이 주변 회로부의 트랜지스터에 있어서, 단채널 효과를 억제하면서 전류 구동력을 높이기 위해서는 게이트 측벽 길이를 충분히 크게 한 후에, 게이트 측벽 아래의 확장 영역의 저항을 충분히 작게 할 필요가 있다.

상기한 바와 같이, 종래에 있어서는 게이트 측벽 길이를 스케일링법에 따라서 축소해 갈 필요가 있는 트랜지스터와, 게이트 측벽 길이를 충분히 크게 하고,게이트 측벽 아래의 확장 영역의 저항을 충분히 작게 할 필요가 있는 트랜지스터, 양쪽의 요구를 동시에 만족할 수 없다고 하는 결점이 있었다.

그래서, 본 발명은 게이트 전극에 대해 자기 정합적으로 미세한 콘택트홀의 형성이 가능한 제1 절연 게이트형 트랜지스터와, 단채널 효과를 억제하면서, 기생 저항을 충분히 완화하는 것이 가능한 제2 절연 게이트형 트랜지스터를 동일 기판 상에 집적할 수 있고, 고밀도화나 고성능화가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.

상기한 목적을 달성하기 위해, 본 발명의 반도체 장치에 있어서는 반도체 기판 상에 적어도 제1, 제2 절연 게이트형 트랜지스터를 집적하여 이루어지는 MIS형 구조에 있어서, 상기 제1 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 부분에 형성된 측벽 절연막보다, 상기 제2 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 부분에 형성된 측벽 절연막 쪽이, 측벽 길이가 길게 형성되어 이루어지는 구성으로 되어 있다.

또한, 본 발명의 반도체 장치에 있어서는, 필드 영역에 의해 메모리셀 영역 및 주변 회로 영역으로 나누어진 반도체 기판과, 이 반도체 기판 상의 메모리셀 영역 내에 집적되고, 게이트 전극의 측벽 부분에 각각 제1 절연물로 구성되는 제1 측벽 절연막이 형성되어 이루어지는, 복수의 제1 절연 게이트형 트랜지스터와, 상기 반도체 기판 상의 주변 회로 영역 내에 설치되고, 게이트 전극의 측벽 부분에 제1 절연물 및 제2 절연물로 구성되는 제2 측벽 절연막이 형성되어 이루어지는, 적어도 1개의 제2 절연 게이트형 트랜지스터로 구성되어 있다.

또한, 본 발명의 반도체 장치에 있어서는, 필드 영역에 의해 메모리셀 영역 및 주변 회로 영역으로 나누어진 반도체 기판과, 이 반도체 기판 상의 메모리셀 영역 내에 집적되고, 게이트 전극의 측벽 부분에 각각 제1 절연물로 구성되는 제1 측벽 절연막이 형성되어 이루어지는 복수의 제1 절연 게이트형 트랜지스터와, 상기 반도체 기판 상의 주변 회로 영역 내에 설치되고, 게이트 전극의 측벽 부분에 제1 절연물 및 제2 절연물로 구성되는 제2 측벽 절연막이 형성됨과 동시에, 확산 영역의 표면에 선택적으로 설치된 저저항 영역을 갖고 이루어지는 적어도 1개의 제2 절연 게이트형 트랜지스터로 구성되어 있다.

또한, 본 발명의 반도체 장치에 있어서는, 필드 영역에 의해 메모리셀 영역 및 주변 회로 영역으로 나누어진 반도체 기판과, 이 반도체 기판 상의 메모리셀 영역 내에 집적되고, 게이트 전극의 측벽 부분에 각각 제1 절연물로 구성되는 제1 측벽 절연막이 형성되어 이루어지는 복수의 제1 절연 게이트형 트랜지스터와, 상기 반도체 기판 상의 주변 회로 영역 내에 설치되고, 게이트 전극의 측벽 부분에 제1 절연물 및 제2 절연물로 구성되는 제2 측벽 절연막이 형성되어 이루어지는 적어도 1개의 제2 절연 게이트형 트랜지스터와, 상기 제1 절연물 및 상기 제2 절연물 사이에 상기 반도체 기판의 표면을 덮도록 하여 설치된 제3 절연물로 구성되어 있다.

또한, 본 발명의 반도체 장치에 있어서는, 반도체 기판 상의 메모리셀 영역에, 제1 절연물로 이루어지는 길이 d의 측벽 절연막이 형성되어 이루어지는 게이트 전극을 각각 지니고, 각 게이트 전극 사이의 최대 스페이스가 2(d+x)보다 작아지도록 배치된 복수의 제1 절연 게이트형 트랜지스터와, 상기 반도체 기판 상의 주변회로 영역에, 제1 절연물로 이루어지는 길이 d의 측벽 절연막이 형성되어 이루어지는 게이트 전극, 및, 확산 영역의 표면에 상기 측벽 절연막으로부터 각각 상기 x만큼 떨어진 위치에 설치된 저저항 영역을 각각 지니고, 각 게이트 전극 사이의 최대 스페이스가 2(d+x)보다 커지도록 배치된, 복수의 제2 절연 게이트형 트랜지스터로 구성되어 있다.

또한, 본 발명의 반도체 장치의 제조 방법에 있어서는, 반도체 기판 상의 메모리셀 영역에 메모리셀부를 구성하기 위한 복수의 제1 절연 게이트형 트랜지스터의 각 게이트 전극, 및, 상기 반도체 기판 상의 주변 회로 영역에 주변 회로부를 구성하기 위한 적어도 1개의 제2 절연 게이트형 트랜지스터의 게이트 전극을 각각 형성한 후, 상기 제1 절연 게이트형 트랜지스터에 있어서의 각 게이트 전극의 측벽 부분에, 각각 제1 절연물로 이루어지는 제1 측벽 절연막을 형성하는 공정과, 상기 제2 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 부분에, 상기 제1 절연물 및 제2 절연물로 이루어지는 제2 측벽 절연막을 형성하는 공정으로 이루어져 있다.

또한, 본 발명의 반도체 장치의 제조 방법에 있어서는, 필드 영역을 형성하고, 반도체 기판 상의 소자 영역을 메모리셀 영역 및 주변 회로 영역으로 분리하는 공정과, 상기 메모리셀 영역에 메모리셀부를 구성하기 위한 복수의 제1 절연 게이트형 트랜지스터의 각 게이트 전극, 및 상기 주변 회로 영역에 주변 회로부를 구성하기 위한 적어도 1개의 제2 절연 게이트형 트랜지스터의 게이트 전극을 각각 형성하는 공정과, 상기 반도체 기판의 전면에 제1 절연물을 퇴적하는 공정과, 상기 제1절연물을 선택적으로 제거하고, 상기 제1 절연 게이트형 트랜지스터에 있어서의 각 게이트 전극의 측벽 부분 및 상기 제2 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 부분에, 각각 제1 측벽 절연막을 형성하는 공정과, 상기 반도체 기판의 전면에 제2 절연물을 퇴적하는 공정과, 상기 제2 절연물을 선택적으로 제거하고, 상기 제2 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 부분에 또한, 제2 측벽 절연막을 형성하는 공정으로 이루어져 있다.

본 발명의 반도체 장치 및 그 제조 방법에 의하면, 제1 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 절연막은 스케일링법에 따라서 스케일 다운시키면서, 제2 절연 게이트형 트랜지스터에 있어서의 게이트 전극의 측벽 절연막은 충분히 크게 형성되게 된다. 이에 따라, 측벽 절연막 길이를 스케일링법에 따라서 축소해 갈 필요가 있는 트랜지스터와, 측벽 절연막 길이를 충분히 크게 하고, 측벽 절연막 아래의 확장 영역의 저항을 충분히 작게 할 필요가 있는 트랜지스터, 양쪽의 요구를 동시에 만족시키는 것이 가능하게 된다.

또한, 본 발명에 의하면, 제1 절연 게이트형 트랜지스터 및 제2 절연 게이트형 트랜지스터의 게이트 전극 사이 스페이스를 규정함으로써, 리소그래피 공정에 의하지 않고, 선택적으로 확산 영역의 표면에 패터닝된 저저항 영역을 형성하는 것이 가능해진다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 개략 구성을 DRAM을 예로 나타낸 주요부의 단면도.

도 2는 이러한 DRAM의 제조 공정을 설명하기 위해 나타낸 주요부의 개략 단면도.

도 3은 이러한 DRAM의 제조 공정을 설명하기 위해 나타낸 주요부의 개략 단면도.

도 4는 이러한 DRAM의 제조 공정을 설명하기 위해 나타낸 주요부의 개략 단면도.

도 5는 이러한 DRAM의 제조 공정을 설명하기 위해 나타낸 주요부의 개략 단면도.

도 6은 이러한 DRAM의 제조 공정을 설명하기 위해 나타낸 주요부의 개략 단면도.

도 7은 본 발명의 제2 실시 형태에 따른 DRAM의 제조 공정을 나타낸 주요부의 개략 단면도.

도 8은 본 발명의 제3 실시 형태에 따른 DRAM의 제조 공정을 나타낸 주요부의 개략 단면도.

도 9는 본 발명의 제4 실시 형태에 따른 DRAM의 제조 공정을 나타낸 주요부의 개략 단면도.

도 10은 본 발명의 제5 실시 형태에 따른 DRAM의 주요부를 나타낸 개략 구성도.

도 11은 본 발명의 제6 실시 형태에 따른 DRAM의 주요부를 나타낸 개략 단면도.

도 12는 본 발명의 제7 실시 형태에 따른 DRAM의 제조 공정을 나타낸 주요부의 개략 단면도.

도 13은 본 발명의 제8 실시 형태에 따른 DRAM의 제조 공정을 나타낸 주요부의 개략 단면도.

도 14는 이러한 DRAM의 주변 회로부에서의 MOSFET의 다른 구성예를 나타낸 개략 단면도.

도 15는 이러한 DRAM의 주변 회로부에서의 MOSFET의 다른 구성예를 나타낸 개략 단면도.

도 16은 이러한 DRAM의 주변 회로부의 구성예를 나타낸 개략 단면도.

도 17은 이러한 DRAM의 주변 회로부에서의 MOSFET의 다른 구성예를 나타낸 개략 단면도.

도 18은 이러한 DRAM의 주변 회로부의 구성예를 나타낸 개략 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판

11a : 셀 영역

11b : 주변 회로 영역

12 : 소자 분리 영역(필드 영역)

20A : 제1 절연 게이트형 트랜지스터(MOSFET)

20B : 제2 절연 게이트형 트랜지스터(MOSFET)

21A, 21B, 21B' : 게이트 전극

21A' : 더미 게이트 전극

22A, 22B : 게이트 측벽

22a, 22b : 측벽 절연막

22a' : 실리콘 질화막

23A, 23B : 게이트 절연막

24A, 24B : 확장 영역

25A, 25B : 불순물 확산 영역

26A, 26B : 실리콘 질화막

31 : 층간 절연막

31a : 제1 층간 절연막

31b : 제2 층간 절연막

32A, 32B, 32B' : 콘택트홀

33 : 배선 접촉부

33A : 비트선 접촉부

33B : 확산층 접촉부

33B' : 게이트상 접촉부

34 : 비트선

35 : 1층째의 배선

36 : 확산층 접촉부

37 : 축적 전극

38 : 플레이트 전극

39 : 절연막

41 : TEOS막

42 : 레지스트 패턴

51 : 고융점 금속

52 : 실리사이드층

61 : 콘택트홀

62, 63 : 접촉부

71 : 실리콘 질화막

이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.

도 1은 본 발명의 실시의 제1 형태에 관한 반도체 장치의 개략을, 메모리셀부와 그 주변 회로부를 동일 칩 상에 혼재시켜 이루어지는 DRAM을 예로서 나타낸 것이다.

이 DRAM은 예를 들면, 반도체 기판(11) 상에, 제1 및 제2 절연 게이트형 트랜지스터(MOSFET; 20A, 20B)를 집적하여 이루어지는 MIS형 구조를 가지고 구성되어 있다.

그리고, 상기 MOSFET(20A)에 있어서의 게이트 전극(21A)의 측벽 부분에 형성된 게이트 측벽(제1 측벽 절연막: 22A)보다, 상기 MOSFET(20B)에 있어서의 게이트 전극(21B)의 측벽 부분에 형성된 게이트 측벽(제2 측벽 절연막; 22B)의 쪽이, 그 측벽 길이가 길게 형성되어 이루어지는 구성으로 되어 있다.

즉, 반도체 기판(11)은 그 표면에 소자 분리 영역(필드 영역: 12)이 선택적으로 형성되어, 메모리셀부의 형성 영역(셀 영역: 11a)과 주변 회로부의 형성 영역(주변 회로 영역: 11b)으로 분리되어 있다.

예를 들면, 상기 셀 영역(11a)에는 여러개의 MOSFET(20A)가 배치되어 있다. 각 MOSFET(20A)는, 상기 반도체 기판(11) 상에 게이트 절연막(23A)을 통해 설치된 게이트 전극(21A)을 각각 갖고 있다.

각 게이트 전극(21A) 사이의, 상기 반도체 기판(11)의 표면부에는 소스·드레인 영역이 되는 얕은 접합의 확장 영역 (확산 영역: 24A)이 각각 설치되어 있다.

또한, MOSFET(20A)의 일부 (혹은, 그 전부)의 확장 영역(24A)에는 깊은 접합의 불순물 확산 영역(25A)이 부분적으로 형성되어, 확장 구조를 실현하고 있다.

또한, 각 게이트 전극(21A) 상에는, 게이트 전극 에칭시의 마스크 재료 및,후술하는 SAC (Self-Aligned Contact) 공정에서 소스·드레인 영역으로의 콘택트홀 형성시 캡 재료가 되는 실리콘 질화막(26A)이 설치되어 있다.

또한, 각 MOSFET(20A)에 있어서의 게이트 전극(21A)의 측벽 부분에는, 예를 들면, 실리콘 질화막(제1 절연물)으로 이루어지는 측벽 절연막(22a)에 의해, 상기 게이트 측벽(22A)이 각각 설치되어 있다.

이 경우, MOSFET(20A) 각각은, 최소 디자인 룰에 의거하여 설계되고, 게이트 길이 및 게이트 폭이 함께 축소되어 있다.

또한, MOSFET(20A) 중, 상기 셀 영역(11a)의 최외주부에 형성된 MOSFET(20A)의 게이트 전극(21A')은, 각각 전기적으로 독립된 더미 게이트 전극 패턴으로 되어 있다.

이 더미 게이트 전극 패턴을 설치함으로써, SAC 공정을, 본래의 최외주부의 MOSFET(20A)에 대해서도 적용하는 것이 가능하게 된다.

한편, 상기 주변 회로 영역(11b)에는, 예를 들면, 1개의 MOSFET(20B)가 배치되어 있다. 이 MOSFET(20B)는 상기 반도체 기판(11) 상에 게이트 절연막(23B)을 통해 설치된 게이트 전극(21B)을 갖고 있다.

이 게이트 전극(21B)과 상기 소자 분리 영역(12) 사이의 상기 반도체 기판(11)의 표면부에는 각각, 소스·드레인 영역이 되는 얕은 접합의 확장 영역(24B)이 설치되어 있다.

확장 영역(24B) 각각의 단부에는, 깊은 접합의 불순물 확산 영역(25B)이 부분적으로 형성되어, 확장 구조가 실현되고 있다.

이 MOSFET(20B)에 있어서의 상기 불순물 확산 영역(25B)은 상기 MOSFET(20A)에 있어서의 불순물 확산 영역(25A)보다 그 접합 깊이가 충분히 크게 형성되어 있다.

또한, 게이트 전극(21B) 상에는, 게이트 전극 에칭시의 마스크재 및 SAC 공정에서의 소스·드레인 영역으로의 콘택트홀 형성시 캡 재료가 되는 실리콘 질화막(26B)이 설치되어 있다.

또한, MOSFET(20B)에 있어서의 게이트 전극(21B)의 측벽 부분에는, 상기 MOSFET(20A)의 게이트 측벽(22A)보다도 측벽 길이가 긴, 게이트 측벽(22B)이 형성되어 있다.

MOSFET(20B)의 게이트 측벽(22B)은, 서로 에칭 선택비를 갖는 물질, 예를 들면, 실리콘 질화막으로 이루어지는 측벽 절연막(22a)과, 실리콘 산화막(제2 절연물)으로 이루어지는 측벽 절연막(22b)으로 구성되어 있다.

그리고, 상기 MOSFET(20A, 20B)가 형성된 상기 반도체 기판(11) 상에는, 각 게이트 전극(21A; 더미 게이트 전극(21A')을 포함함), (21B)을 피복하도록 하여, 층간 절연막(31)이 퇴적되어 있다.

이 층간 절연막(31)의 표면은 CMP(Chemical Mechanical Polishing) 기술에 의해, 이미 평탄화되어 있다.

상기 층간 절연막(31)에는 선택적으로, 콘택트홀(32A, 32B)이 형성되어 있다. 콘택트홀(32A, 32B) 중, 상기 셀 영역(11a)에 설치되어 있는 콘택트홀(32A)은 SAC 기술에 의해 상기 MOSFET(20A)의 게이트 전극(21A) 하나에 대해 자기 정합적으로 형성되게 되어 있다.

또, 이 콘택트홀(32A)을 통해, 불순물 이온의 주입이 이루어짐으로써, 그 구멍 형성 위치에 대응하는 상기 반도체 기판(11)의 표면부에, 상기한 깊은 접합의 불순물 확산 영역(25A)을 형성한다.

또한, 상기 주변 회로 영역(11b)에 설치되어 있는 콘택트홀(32B)은, 예를 들면, 상기 MOSFET(20B)의 소스·드레인 영역 상에, 충분한 정렬상의 여유 (정렬 어긋남의 마진)를 갖고 형성되어 있다.

그리고, 상기 각 콘택트홀(32A, 32B)에 대해, 상기 MOSFET(20A, 20B)의 소스 드레인 영역으로 이어지는 배선 접촉부(확산층 접촉부; 33)가 각각 형성되어, DRAM의 메모리셀부와 주변 회로부가 집적되어 이루어지는 구성으로 되어 있다.

이와 같은 구성의 DRAM에 의하면, 메모리셀부의 MOSFET(20A)에 있어서는, 게이트 측벽(22A)의 측벽 길이를 스케일링법에 따라 스케일 다운할 수 있다.

동시에, 주변 회로부의 MOSFET(20B)에서는, 게이트 측벽(22B)의 측벽 길이를 충분하게 확보하는 것이 가능해진다.

이 때문에, 메모리셀부 내에서는 게이트 전극(21A)에 대해 미세한 콘택트홀(32A)을 자기 정합적으로 형성할 수 있는 한편, 주변 회로부 내에서는 실리사이드의 형성 및 단채널 효과의 억제를 위해 필요한 깊은 접합 구조를 갖는 소스·드레인 영역의 형성이 용이하게 가능해진다.

이 결과, 한계에 근접해 가던, 스케일링법에 의한 디바이스 성능의 향상을 더욱 추진하는 것이 가능하게 되는 것이다.

도 2 내지 도 6은, 상기한 DRAM의 제조에 관한 공정의 주요부를 개략적으로 나타낸 것이다.

우선, 도 2에 나타낸 바와 같이, 반도체 기판(11)의 표면에, 예를 들면, STI (Shallow Trench Isolation)법 (혹은, LOCOS법)에 의해 소자 분리 영역(12)을 각각 형성한다.

그리고, 상기 반도체 기판(11) 상에 게이트 절연막(23A, 23B)으로 이루어지는 물질을 통해 게이트 전극 재료를 퇴적한 후, 실리콘 질화막(26A, 26B)을 마스크로 하는 에칭을 행하여, 게이트 전극(21A; 더미 게이트 전극(21A')을 포함함), (21B)을 각각 형성한다.

이 경우, 셀 영역(11a) 내에는, 각 MOSFET(20A)의 게이트 전극(21A)과 더미 게이트 전극(21A')을, 예를 들면, 게이트 길이 및 게이트 폭 모두 0.1㎛ 정도로 축소시켜 형성한다.

또한, 주변 회로 영역(11b) 내에는, MOSFET(20B)의 게이트 전극(21B)을, 예를 들면, 게이트 길이는 0.1㎛ 정도로 작게, 게이트 폭은 큰 전류를 얻기 위해 10㎛내지 20㎛ 정도로 형성한다.

계속해서, 도 3에 나타낸 바와 같이, 확장 영역(24A, 24B)의 형성을 위한 이온 주입을 행한다.

n형의 MOSFET에서는, As를 15 keV에서 5×10¹⁴㎝^-2정도, p형의 MOSFET에서는 BF₂를 10keV에서 5×10¹⁴㎝^-2정도로 이온 주입할 수 있다. 또한, 경우에 따라서는,Si이나 Ge를 이용한 사전 비정질화를 행하여 얕은 접합을 형성하는 공정을 이용할 수도 있다.

이 조건이면, 통상의 트랜지스터에서의 소스·드레인 영역이 되는 불순물 확산층의 경우에 비해, 수배 정도 시트 저항이 높아진다. 그러나, 메모리셀부의 내부등에 있어서는, 이웃하는 트랜지스터와의 간격이 작으므로, 그다지 문제가 되지 않는다.

상기 확장 영역(24A, 24B)을 형성한 후, 실리콘 질화막을 퇴적시켜, 그것을 RIE(Reactive Ion Ething) 공정에 의해 에칭백한다.

이에 따라, MOSFET(20A)의 각 게이트 전극(21A, 21A')의 측벽 부분에 대해, 각각, 50㎚ 이하 정도로 스케일 다운된 게이트 측벽 길이를 갖는, 측벽 절연막(22a)에 의한 게이트 측벽(22A)이 형성된다.

동시에, MOSFET(20B)의 게이트 전극(21B)의 측벽 부분에 대해, 50㎚ 정도의 게이트 측벽 길이를 갖는, 측벽 절연막(22a)이 형성된다.

계속해서, 도 4에 나타낸 바와 같이, 상기 측벽 절연막(22a)을 형성하기 위한 실리콘 질화막 사이에 실용적인 에칭 선택비를 갖는, 예를 들면, 실리콘 산화막계의 TEOS (Tetra Ethoxy Silane)막(41)을 퇴적시킨다.

계속해서, 도 5에 나타낸 바와 같이, RIE 공정에 의해 상기 TEOS막(41)을 측벽을 남기고서 에칭백한다.

그렇게 하면, MOSFET(20B)에서는, 상기 측벽 절연막(22a)의 외측에 측벽 절연막(22b)이 더욱 형성되고, 게이트 전극(21B)의 측벽 부분에 상기 측벽절연막(22a, 22b)에 의한 게이트 측벽(22B)이 형성된다.

이에 대해, MOSFET(20A)에서는, 각 게이트 전극(21A, 21A') 사이의 간격이 좁기 때문에, TEOS막(41)으로 이루어지는 측벽 절연막(22b)은 형성되지 않는다.

즉, 이 경우, 더미 게이트 전극(21A')의 외주부에는 각각 측벽 절연막(22b)이 형성되지만, 각 게이트 전극(21A, 21A') 사이의 TEOS막(41)은 에칭되지 않고, TEOS막(41)이 남은 상태 그대로가 된다.

이후, 깊은 접합의 불순물 확산 영역(25B)을 형성하기 위한 마스킹(도시되지 않음)을 행하여, 이온 주입을 행한다.

n형의 MOSFET에서는, As를 50keV에서 3×10¹⁵㎝^-2정도, p형의 MOSFET에서는 BF₂를 35keV에서 3×10¹⁵㎝^-2정도, 이온 주입할 수 있다.

이에 따라, MOSFET(20B)의 확장 영역(24B)에 대해, 각각, 게이트 전극(21B)으로부터 게이트 측벽(22B)의 길이분 만큼 떨어진 위치 (즉, 게이트 측벽(22A)보다도 더욱 측벽 절연막(22b)의 길이분 만큼 떨어진 위치)에 깊은 접합의 불순물 확산 영역(25B)이 형성되어, 접촉 저항의 저저항화가 도모된다.

계속해서, 도 6에 나타낸 바와 같이, 층간 절연막(31)이 되는, 예를 들면 실리콘 산화막계의 물질을 전면에 퇴적시키고, 그 표면부를, CMP 공정에 의해 평탄화한다.

층간 절연막(31)으로서는, 상기 측벽 절연막(22a)을 형성하기 위한 실리콘 질화막 사이에 실용적인 에칭 선택비를 갖는 물질을 이용하는 것이 중요하다.

그리고, RIE 공정에 의해, 레지스트 패턴(42)에 따라 층간 절연막(31)을 에칭함으로써, MOSFET(20A)의 소스·드레인 영역으로 이어지는 콘택트홀(32A)과, MOSFET(20B)의 소스·드레인 영역으로 이어지는 콘택트홀(32B)을 형성한다.

이 경우, MOSFET(20A)의 게이트 전극(21A, 21A') 사이에 남는, 상기 TEOS막(41)은 층간 절연막(31)과 함께 제거되지만, 상기 측벽 절연막(22a)은 제거되지 않게 된다.

이에 따라, MOSFET(20A)에 대해서는 SAC 공정을 적용하는 것이 가능해지기 때문에, 게이트 전극(21A)에 대해, 자기 정합적으로 콘택트홀(32A)을 형성할 수있게 된다.

더구나, MOSFET(20A)의 최외주부의 게이트 전극(21A')은 더미 게이트 전극 패턴으로 되어 있다. 이 때문에, 더미 게이트 전극(21A')을 이용하여 SAC 공정을 행함으로써, 소자 분리 영역(12) 상에 콘택트홀(32A)이 어긋나게 형성되는 것을 막는 것이 가능해진다.

따라서, 소자 분리 영역(12)이 오버 에칭되어, 접합 누설 전류가 증대한다고 하는 문제점을 배제할 수 있는 것이다.

또, MOSFET(20B)에 대해서는 SAC공정을 행하지 않아도, 콘택트홀(32B)을 게이트 전극(21B)과 소자 분리 영역(12)에 대해 충분한 정렬 어긋남의 마진을 가지고 형성하는 것이 가능하다.

또한, 상기 레지스트 패턴(42)을 제거한 후, 깊은 접합의 불순물 확산 영역(25A)을 형성하기 위한 마스킹(도시하지 않음)을 행하고, 상기 콘택트홀(32A)을 통해 이온 주입을 행한다. 그리고, 이온 주입한 불순물의 활성화를 위한 RTA(Rapid Thermal Annealing)를 행한다.

이에 따라, 확장 영역(24A) 하나에 대해, 게이트 전극(21A, 21A')으로부터 각각 게이트 측벽(22A)의 길이분 만큼 떨어진 위치 (즉, 측벽 절연막(22a)의 길이분 만큼 떨어진 위치)에 깊은 접합의 불순물 확산 영역(25A)이 형성되어, 접촉 저항의 저저항화가 도모된다.

이 경우, 이온 주입의 조건을 바꿔, 형성되는 불순물 확산 영역(25A)의 접합 깊이가, 상기한 MOSFET(20B)에 있어서의 불순물 확산 영역(25B)의 접합의 깊이 보다 얕게 되도록 한다.

이것은, 특히, 상기한 STI법에 의한 소자 분리를 채용할 때에는, 소자 분리폭이 작은 메모리셀 등의 셀 영역(11a)에서의 결정 결함의 억제를 꾀할 목적으로, 이온 주입에 의한 손상을 작게 할 필요가 있기 때문이다.

이와 같이, MOSFET(20B)의 성능을 손상시키지 않고, 도우즈량이나 가속 에너지 등, MOSFET(20A)에서의 불순물 확산 영역(25A)의 형성을 위한 조건만을 임의로 변경할 수 있다.

이후, 각 콘택트홀(32A, 32B) 내를 매립하도록, 상기 층간 절연막(31) 상에 도전성을 갖는 배선 재료를 퇴적시킨다. 그리고, 그 배선 재료를 패터닝하여, 상기 MOSFET(20A, 20B)의 소스·드레인 영역으로 각각 이어지는 배선 접촉부(33)를 형성함으로써, 도 1에 나타낸 DRAM의 메모리셀부와 그 주변 회로부가 실현된다.

또, 상기한 제1 형태에 있어서는, 단순히, 주변 회로부에서의 MOSFET(20B)의소스·드레인 영역에 확장 구조를 채용한 경우를 예로 설명하였지만, 이것에 한하지 않고, 또한 살리사이드 공정을 이용하여 기생 저항을 완화시키도록 구성하는 것도 가능하다.

도 7은 본 발명의 제2 실시 형태에 관한 DRAM의 제조 공정의 주요부를 개략적으로 나타낸 것이다.

이 경우, 상기한 제1 형태에 관한 DRAM의 제조 공정과 마찬가지로, 우선, MOSFET(20B)의 소스·드레인 영역이 되는 확장 영역(24B)에 대해, 그 외측에 깊은 접합의 불순물 확산 영역(25B)을 형성하는 공정까지를 행한 후(도 5참조), 전면에 살리사이드 공정을 위한 고융점 금속(예를 들면, Ti막; 51)을 스퍼터법으로 퇴적시킨다.

그리고, RTA를 행하여 MOSFET(20B)의 소스·드레인 영역의 표면에만 실리사이드층(52)을 형성한다(도 7의 (a) 참조).

그 때, 미반응의 Ti는 황산과 과산화 수소수와의 혼합 용액을 이용하여 용해하고 셀 영역(11a)에 대해서는 각 게이트 전극(21A, 21A') 간, 주변 회로 영역(11b)에 대해서는 게이트 전극(21B)과 소스·드레인 영역의 표면의 실리사이드층(52)과의 사이가 단락되는 것을 막는다.

이에 따라, 상기 실리사이드층(52)은 게이트 전극(21B)으로부터 게이트 측벽(22B)의 길이분 만큼 떨어진 위치로부터 각 소자 분리 영역(12)까지의 사이에 각각 형성된다.

즉, 상기 MOSFET(20B)의 소스·드레인 영역의 표면의 측벽 절연막(22a, 22b)의 길이분 만큼 게이트 전극(21B)으로부터 충분히 떨어진 위치에 실리사이드층(52)이 형성된다.

계속해서, 층간 절연막(31)이 되는, 예를 들면, 실리콘 산화막계의 물질을 전면에 퇴적시키고, 그 표면부를 CMP 공정에 의해 평탄화한다.

그리고, RIE 공정에 의해 레지스트 패턴(42)에 따라서 층간 절연막(31)을 에칭함으로써 MOSFET(20A)의 소스·드레인 영역으로 이어지는 콘택트홀(32A)과 MOSFET(20B)의 소스·드레인 영역 상의 상기 실리사이드층(52)으로 이어지는 콘택트홀(32B)을 형성한다.

또한, 상기 레지스트 패턴(42)을 제거한 후, 깊은 접합의 불순물 확산 영역(25A)을 형성하기 위한 마스킹(도시하지 않음)을 행하고, 상기 콘택트홀(32A)을 통해 이온 주입을 행한다. 그리고, 이온 주입한 불순물의 활성화와 상기 실리사이드층(52)의 상전이(相轉移)를 위한 RTA를 행한다.

이에 따라, 확장 영역(24A) 하나에 대해 게이트 전극(21A, 21A')으로부터 각각 게이트 측벽(22A)의 길이분 만큼 떨어진 위치에, MOSFET(20B)에서의 불순물 확산 영역(25B)의 접합의 깊이 보다는 얕지만 확장 영역(24A) 보다는 깊은 불순물 확산 영역(25A)이 형성되어 접촉 저항의 저저항화가 도모된다(도 7의 (b) 참조).

이후, 각 콘택트홀(32A, 32B) 내를 매립하도록 상기 층간 절연막(31) 상에 도전성을 갖는 배선 재료를 퇴적시킨다. 그리고, 그 배선 재료를 패터닝하여 배선 접촉부(33)를 각각 형성함으로써 살리사이드 공정에 의해 기생 저항을 완화시키도록 구성하여 이루어지는 DRAM의 메모리 셀부와 그 주변 회로부가 실현된다(도 7의(c) 참조).

이와 같은 구성에 따르면 상기한 제1 형태에 따른 DRAM과 거의 동일한 효과가 기대될 수 있을 뿐 아니라, 주변 회로부의 MOSFET(20B)에서의 단채널 효과를 막으면서 전류 구동 능력을 높이는 경우 등에 있어서 게이트 측벽(22B)의 길이를 충분히 크게 한 후에, MOSFET(20B)의 소스·드레인 영역에만 선택적으로 실리사이드층(52)을 형성할 수 있게 된다.

이에 따라, 소스·드레인 영역의 접합의 깊이는 충분히 깊으며 또한, 게이트 측벽(22B)의 외측에서의 불순물 확산 영역(25B)의 저항은 충분히 작게 하는 것이 가능해진다.

따라서, 실리사이드층(52)의 형성에 기인하는 접합 누설 전류를 셀부의 트랜지스터에서는 작게 억제하면서, 주변 회로부에서의 기생 저항의 완화가 용이하게 가능하게 된다.

더구나, 측벽 절연막(22b)의 형성 후에 노출되는 불순물 확산 영역(25B) 상에서만 선택적으로 실리사이드층(52)을 형성하는 것이 가능하게 되기 때문에, 종래는 필요로 하던 실리사이드층을 패터닝하기 위한 리소그래피 공정을 생략할 수 있다.

또한, MOSFET(20A)에서의 배선 접촉부(33)로서는 배선 재료를 이용하여 일체적으로 형성하는 경우에 한하지 않고, 예를 들면, 배선 접촉부의 일부를 인(P) 등의 불순물을 도핑한 폴리 실리콘이나 텅스텐(W) 등의 금속을 이용하여 구성하는 것도 용이하게 가능하다.

도 8은 본 발명의 제3 실시 형태에 따른 DRAM의 제조 공정의 주요부를 개략적으로 도시하는 것이다.

이 경우, 상기한 제1 형태에 따른 DRAM의 제조 공정과 마찬가지로 우선, MOSFET(20B)에서의 게이트 전극(21B)의 측벽 부분에 측벽 절연막(22b)을 형성하기 위한 TEOS막(41)을 퇴적시키는 공정까지를 행한 후(도 4 참조), SAC 공정에 의해 MOSFET(20A)의 소스·드레인 영역으로 이어지는 콘택트홀(61)을 형성한다.

그리고, 필요에 따라서 깊은 접합의 불순물 확산 영역(25A)을 형성하기 위한 마스킹(도시하지 않음)을 행하고 상기 콘택트홀(61)을 통해 이온 주입을 행한다.

또한, 형성된 상기 콘택트홀(61) 내에 P를 다량으로 도핑한 폴리 실리콘이나 W 등의 도전성 재료를 매립하여 접촉부(62)를 형성한다(도 8의 (a) 참조).

계속해서, RIE 공정에 의해 상기 TEOS막(41)을 측벽을 남기고 에칭백한다.

이에 따라, MOSFET(20B)에서의 게이트 전극(21B)의 상기 측벽 절연막(22a)의 외측에 각각 측벽 절연막(22b)이 형성되어, 게이트 전극(21B)의 측벽 부분에만 상기 측벽 절연막(22a, 22b)에 의한 게이트 측벽(22B)이 형성된다.

또한, MOSFET(20A)에서는 더미 게이트 전극(21A')의 외주부 및 상기 콘택트홀(61) 내에 도전성 재료를 매립하여 이루어지는 접촉부(62) 각각의 측벽 부분에도 측벽 절연막(22b)이 형성되지만, 각 게이트 전극(21A, 21A') 간의 TEOS막(41)은 에칭되지 않고서 그대로 남는다.

이후, 깊은 접합의 불순물 확산 영역(25B)을 형성하기 위한 마스킹(도시하지 않음)을 행하여 이온 주입을 행한다.

이에 따라, MOSFET(20B)의 확장 영역(24B)에 대해 게이트 전극(21B)으로부터 게이트 측벽(22B)의 길이분 만큼 떨어진 위치에 각각 깊은 접합의 불순물 확산 영역(25B)이 형성되어 접촉 저항의 저저항화가 도모된다.

또한, MOSFET(20B)의 확장 영역(24B)의 외측에 이온 주입에 의해 깊은 접합의 불순물 확산 영역(25B)을 형성한 후, 전면에 살리사이드 공정을 위한 고융점 금속(도시하지 않음)을 스퍼터법에 의해 퇴적시킨다.

그리고, RTA를 행하여 MOSFET(20B)의 소스·드레인 영역의 표면 및 상기 콘택트홀(61) 내에 도전성 재료를 매립하여 이루어지는 접촉부(62)의 표면에, 각각 실리사이드층(52)을 형성한다(도 8의 (b) 참조).

계속해서, 미반응의 고융점 금속을 황산과 과산화 수소수와의 혼합 용액을 이용하여 용해, 제거한 후, 층간 절연막(31)이 되는 예를 들면, 실리콘 산화막계의 물질을 전면에 퇴적시키고, 그 표면부를 CMP 공정에 의해 평탄화한다.

그리고, RIE 공정에 의해 MOSFET(20A)에서의 상기 접촉부(62)의 표면의 상기 실리사이드층(52)으로 이어지는 콘택트홀(32A)과, MOSFET(20B)의 소스·드레인 영역 상의 상기 실리사이드층(52)으로 이어지는 콘택트홀(32B)을 형성한다.

또한, 각 콘택트홀(32A, 32B) 내를 매립하도록 상기 층간 절연막(31) 상에 도전성을 갖는 배선 재료를 퇴적시킨다. 그리고, 그 배선 재료를 패터닝하여 배선 접촉부(33)를 각각 형성하므로써 살리사이드 공정에 의해 기생 저항을 완화시키도록 구성하여 이루어지는 것 뿐만 아니라, 더욱 MOSFET(20A)의 접촉 저항을 낮게 억제하도록 구성하여 이루어지는 DRAM의 메모리 셀부와 그 주변 회로부가 실현된다(도 8의 (c) 참조).

이와 같은 구성에 따르면, 상기한 제2 형태에 따른 DRAM과 거의 마찬가지의 효과를 기대할 수 있음과 동시에, 메모리 셀부의 MOSFET(20A)에서의 배선 접촉부(33)의 일부에 저저항화가 가능한 폴리 실리콘 등을 이용하도록 하고 있기 때문에, 메모리 셀부의 접촉 저항을 보다 저저항으로 형성할 수 있다.

더구나, MOSFET(20A)에 대해서는 확장 영역(24A)에 대한 깊은 접합의 불순물 확산 영역(25A)의 형성을 행하지 않아도 접촉 저항의 저저항화를 꾀할 수 있다. 이 때문에, 소스·드레인 영역의 깊은 접합을 형성하기 위한 이온 주입은 적어도 MOSFET(20B)에 대해 한번만 행하면 좋다.

또한, 각 MOSFET(20A, 20B)에서는, 각각의 콘택트홀(32A, 32B)을 모두 실리사이드층(52)을 배리어 메탈로 하여 구멍을 형성하기 때문에 편리하다.

어떻든간에, MOSFET(20A)에서의 소스·드레인 영역은 그 자체는 실리사이드화되지 않으므로, 접합 누설 전류를 작게 유지하는 것이 가능하고, 특히 메모리 소자의 집적화에 적합하다.

또한, 메모리 셀부의 MOSFET(20A)에서 게이트 전극(21A, 21A')에 대해 콘택트홀(32A)을 자기 정합적으로 형성할 수 있도록 구성하는 것도 가능하다.

도 9는 본 발명의 제4 실시 형태에 따른 DRAM의 제조 공정의 주요부를 개략적으로 나타낸 것이다.

이 경우, 상기한 제1 형태에 따른 DRAM의 제조 공정과 마찬가지로 우선, 각 MOSFET(20A, 20B)에 대해 각각 측벽 절연막(22a)을 형성하는 공정까지를 행한 후(도 3참조), 전면에 실리콘 질화막(제3 절연물; 71)을 퇴적시킨다.

이 실리콘 질화막(71)은 상기 층간 절연막(31)과의 에칭 선택비를 고려하면서 SAC 공정에 의해 제거되지 않은 정도의 두께를 갖고, 또한 상기 측벽 절연막(22a)을 형성하기 위한 실리콘 질화막에 비해 충분히 얇게 형성된다.

상기 실리콘 질화막(71)을 퇴적시킨 후, 전면에 측벽 절연막(22b)을 형성하기 위한 TEOS막(41)을 퇴적시킨다(도 9의 (a) 참조).

계속해서, RIE 공정에 의해 상기 TEOS막(41)을 측벽을 남기고 에칭백한다(도 9의 (b) 참조).

이 경우, 상기 실리콘 질화막(71)이 남도록 에칭함으로써 MOSFET(20B)에서는 상기 측벽 절연막(22a)이 더 그 외측에 얇은 실리콘 질화막(71)을 사이에 두고 측벽 절연막(22b)이 형성되어, 게이트 전극(21B)에 대한 게이트 측벽(22B)이 형성된다.

또한, MOSFET(20A)에서는 더미 게이트 전극(21A')의 외주부의 측벽 부분에도 측벽 절연막(22b)이 형성되지만, 각 게이트 전극(21A, 21A') 간의 TEOS막(41)은 에칭되지 않고 그대로 남는다.

이후, 깊은 접합의 불순물 확산 영역(25B)을 형성하기 위한 마스킹(도시하지 않음)을 행하고 상기 실리콘 질화막(71)을 통해 이온 주입을 행한다.

이에 따라, MOSFET(20B)의 확장 영역(24B)에 대해 게이트 전극(21B)으로부터 게이트 측벽(22B)의 길이분 만큼 떨어진 위치에, 각각 깊은 접합의 불순물 확산 영역(25B)이 형성되어 접촉 저항의 저저항화가 도모된다.

계속해서, 층간 절연막(31)이 되는 예를 들면, 실리콘 산화막계의 물질을 전면에 퇴적시키고, 그 표면부를 CMP 공정에 의해 평탄화한다.

그리고, RIE 공정에 의해 MOSFET(20A)의 소스·드레인 영역으로 이어지는 콘택트홀(32A)과 MOSFET(20B)의 소스·드레인 영역으로 이어지는 콘택트홀(32B)을 형성한다.

이 경우, MOSFET(20A)에서는 상기 층간 절연막(31) 및 상기 TEOS막(41)을 선택적으로 에칭하며, 예를 들면, 게이트 전극(21A, 21A')과 소자 분리 영역(12)에 대해 콘택트홀(32A)이 각각 자기 정합적으로 형성되도록 한다.

또한, 콘택트홀(32A, 32B) 내에 잔존하는 상기 실리콘 질화막(71)은 예를 들면, 고온 인산에 의한 습식 에칭 또는 드라이 에칭에 의해 제거된다.

고온 인산에 의한 습식 에칭의 경우, 실리콘 산화막은 거의 에칭되지 않는다고 하는 특성을 갖기 때문에 얇은 실리콘 질화막(71)만을 제거할 수 있다.

이에 따라, 소자 분리 영역(12)에 대해 자기 정합적으로 콘택트홀(32A)을 형성하도록 한 경우에도, 소자 분리 영역(12)이 쓸데없이 에칭되어 접합 누설 전류가 증대하는 것을 방지할 수 있다.

이후, 각 콘택트홀(32A, 32B) 내를 매립하도록 상기 층간 절연막(31) 상에 도전성을 갖는 배선 재료를 퇴적시킨다. 그리고, 그 배선 재료를 패터닝하여 상기 MOSFET(20A, 20B)의 소스·드레인 영역으로 각각 이어지는 배선 접촉부(33)를 형성함으로서 게이트 전극(21A, 21A')과 소자 분리 영역(12)과의 양 쪽에 대해 콘택트홀(32A)을 자기 정합적으로 형성할 수 있도록 구성하여 이루어지는 DRAM의 메모리셀부와 그 주변 회로부가 실현된다(도 9의 (c) 참조).

이와 같은 구성에 따르면, 상기한 제1 형태에 따른 DRAM과 거의 마찬가지의 효과를 기대할 수 있음과 동시에 접합 누설 전류의 증대를 초래하는 일 없이, 게이트 전극(21A, 21A')과 소자 분리 영역(12)과의 양 쪽에 대해 콘택트홀(32A)을 자기 정합적으로 형성할 수 있게 된다.

또, 이 제4 형태에 따른 DRAM의 경우, 메모리 셀부의 최외주부의 게이트 전극(21A')은 반드시 전기적으로 독립된 더미 게이트 전극 패턴일 필요는 없으며, 전기적으로 활성인 게이트 전극(21A)으로 한 경우에도 소자 분리 영역(12)이 삭제되는 일 없이 콘택트홀(32A)의 형성에 의한 접합 누설 전류의 증대를 억제하는 것이 가능하다.

다음에, DRAM의 주변 회로부에서의 MOSFET(20B)의 소스·드레인 영역에 대해 실리사이드층을 형성하도록 한 경우의 다른 방법에 대해 설명한다.

도 10은 본 발명의 제5 실시 형태에 따른 DRAM의 개략 구성을 도시하는 것이다. 또, 도 10의 (a)는 DRAM의 레이아웃 패턴을 도시하는 주요부의 평면도, 도 10의 (b)는 주요부의 단면도이다.

이 DRAM은 예를 들면, 반도체 기판(11) 상에 각각 복수의 제1, 제2 MOSFET(20A, 20B)를 집적하여 이루어지는 MIS형 구조를 갖고서 구성되고 있다.

그리고, 메모리 셀부를 구성하는 MOSFET(20A)를 제외하고, 주변 회로부를 구성하는 일부(혹은 그 전부)의 MOSFET(20B)에서의 소스·드레인 영역(24B)의 표면에, 그 보다 저저항인 실리사이드층(52)이 설치되어 이루어진 구성으로 되어 있다.

이하에, 상기한 구성의 DRAM의 제조 공정에 대해 간단하게 설명한다.

우선, 소자 분리 영역(12)에 의해 분리된 반도체 기판(11)상의 셀 영역(11a) 에 게이트 절연막(23A)을 각각 통해 상기 MOSFET(20A)의 각 게이트 전극(21A)를 형성한다. 또한, 주변 회로 영역(11b)에 게이트 절연막(23B)을 각각 통해 상기 MOSFET(20B)의 각 게이트 전극(21B)을 형성한다.

또, 상기 소자 분리 영역(12) 상에도 게이트 절연막(23B)을 통하지 않고 게이트 전극(21B')을 형성한다.

이들 각 게이트 전극(21A, 21B, 21B')은 실리콘 질화막(26A) 또는 실리콘 질화막(26B)이 각각 게이트 전극 에칭 시의 마스크 재료로서 형성된다.

이후, 상기 반도체 기판(11)의 표면부에 불순물을 주입하고 MOSFET(20A)의 소스·드레인 영역(24A)과 MOSFET(20B)의 소스·드레인 영역(24B)을 각각 형성한다.

계속해서, 실리콘 질화막을 전면에 퇴적시키고 그것을 에칭백함으로써, 각MOSFET(20A)에서의 게이트 전극(21A)의 측벽 부분에 대해 게이트 측벽(22A)이 되는 측벽 절연막(22a)을 형성한다.

또한, 동시에 각 MOSFET(20B)에서의 게이트 전극(21B, 21B')의 측벽 부분에 대해 게이트 측벽(22B)의 일부가 되는 측벽 절연막(22a)을 각각 형성한다.

또한, TEOS막(41)을 전면에 퇴적시킨 후 그것을 RIE법에 의해 에칭백하고, 상기 게이트 전극(21A) 사이를 TEOS막(41)에 의해 매립함과 동시에 상기 게이트 전극(21B)의 측벽 부분에만 측벽 절연막(22b)을 형성하고, 이 측벽 절연막(22b)과 상기 측벽 절연막(22a)에 의한 게이트 측벽(22B)을 형성한다.

계속해서, 살리사이드 공정을 위한 고융점 금속(예를 들면, Ti막 또는 TiN 막)을 전면에 스퍼터법 혹은 CVD법에 의해 퇴적시킨 후, RTA를 행하여 적어도 일부의 MOSFET(20B)에서의 소스·드레인 영역(24B)의 표면에 해당 소스·드레인 영역(24B) 보다 저저항인 실리사이드층(52)을 형성한다.

또한, 여분의 고융점 금속을 제거한 후, 상기 반도체 기판(11)의 전면에 제1 층간 절연막(31a)을 퇴적시키고, 그 표면을 CMP 기술에 의해 평탄화한다.

그리고, 상기 제1 층간 절연막(31a)에 SAC 기술에 의해, 예를 들면, 상기 MOSFET(20A)의 게이트 전극(21A) 하나에 대해 소스·드레인 영역(24A)으로 이어지는 콘택트홀(32A)을 자기 정합적으로 형성한다.

또한, 상기 제1 층간 절연막(31a)에 예를 들면 상기 MOSFET(20B)의 소스·드레인 영역(24B)의 표면에 형성된 상기 실리사이드층(52)에 대해 해당 실리사이드층(52)으로 이어지는 콘택트홀(32B)을 위치 맞춤의 충분한 여유 (정렬 어긋남의 마진)를 갖고서 형성한다.

또, 콘택트홀(32B')은 상기 소자 분리 영역(12) 상에 설치된 게이트 전극(21B')의 표면 상의 상기 실리콘 질화막(26B)을 관통하여 형성된다. 여기에는 예를 들면, 제1 층간 절연막(31a)에 대한 콘택트홀(32B')을 개공(開孔)한 후, 콘택트홀(32B') 내에 잔존하는 실리콘 질화막(26B)을 고온 인산 등으로 제거하면 좋다.

그리고, 상기 각 콘택트홀(32A, 32B, 32B') 내에 각각 배선 재료를 매립하여 MOSFET(20A)에서의 상기 소스·드레인 영역(24A)에 이어지는 비트선 접촉부(배선접촉부; 33A), MOSFET(20B)에서의 상기 소스·드레인 영역(24B)의 표면의 실리사이드층(52)으로 이어지는 확산층 접촉부(배선 접촉부; 33B) 및 상기 게이트 전극(21B')의 표면으로 이어지는 게이트상 접촉부(33B')를 각각 형성한다.

이후, 셀 영역(11a)의 상기 제1 층간 절연막(31a) 상에, 비트선 접촉부(33A)가 접속되는 비트선(34)을 주변 회로 영역(11b)의 상기 제1 층간 절연막(31a) 상에, 확산층 접촉부(33B) 및 게이트 상의 접촉부(33B')가 접속되는 1층째의 배선(35)을 각각 형성한다.

또한, 제2 층간 절연막(31b)을 전면에 퇴적시킨 후, 셀 영역(11a)의 상기 제1, 제2 층간 절연막(31a, 31b)에 MOSFET(20A)의 소스·드레인 영역(24A)으로 이어지는 확산층 접촉부(36)를 형성한다.

그리고, 셀 영역(11a)의 상기 제2 층간 절연막(31b) 상에 확산층 접촉부(36)와 접속되는 복수의 축적 전극(37)을 형성함과 동시에, 캐패시터 절연막(도시하지 않음)을 통해 플레이트 전극(38)을 형성한다.

이후, 전면에 절연막(39)을 퇴적시킴으로써 DRAM의 메모리 셀부와 그 주변 회로부가 형성되어 이루어지는 구성으로 되어 있다.

상기한 구성의 DRAM의 메모리 셀부 및 주변 회로부에서는 예를 들면, 메모리 셀부의 각 게이트 전극(21A) 간의 간격 Sa가 Sa < 2 (x + d)가 되도록, 또한 주변 회로부의 각 게이트 전극(21B) 간의 간격 Sb가 Sb > 2 (x + d)가 되도록 각각 설계되어 있다.

다만, d는 측벽 절연막(22a)의 측벽 길이, x는 측벽 절연막(22b)의 측벽 길이이다.

또, 실제로는 주변 회로부에서의 확산층 접촉부(33B)의 사이즈 (C)를 고려하여, 상기 게이트 전극(21B) 간의 간격 Sb는 Sb > 2 (x + d) + C가 되도록 설계하는 것이 바람직하다.

이와 같은 구성에 따르면 단일의 공정에 의해 메모리 셀부의 각 게이트 전극(21A) 간에는 TEOS막(41)을 매립한채, 주변 회로부의 각 게이트 전극(21B)의 측벽 부분에만 측벽 절연막(22b)을 형성하는 것이 가능해진다.

이에 따라, 측벽 절연막(22b)의 형성 후에 노출되는 주변 회로부에서의 MOSFET(20B)의 소스·드레인 영역(24B)의 표면에만 실리사이드층(52)을 형성할 수 있게 된다.

즉, 실리사이드층(52)은 주변 회로부에서의 각 MOSFET(20B)의 소스·드레인 영역(24B)의 표면에서 항상 측벽 절연막(22a) 사이에 또한 측벽 절연막(22b)의 길이 x와 동일한 거리를 가지고 형성된다.

이와 같이, 고속 신호 처리를 위해 주변 회로부에서의 MOSFET(20B)의 소스·드레인 영역(24B)의 표면에만 선택적으로 실리사이드층(52)을 형성하는 경우에 있어서, 측벽 절연막(22b)의 형성에 의해 실리사이드층(52)을 형성하는 주변 회로부에서의 MOSFET(20B)의 소스·드레인 영역(24B)의 표면을 노출시키고, 그 노출된 부분에 자동적으로 실리사이드층(52)을 형성시키도록 함으로써 실리사이드층(52)을 형성하기 위한 패터닝을 생략할 수 있게 된다.

따라서, 주변 회로부에서의 처리 속도의 향상을 꾀하는 경우에도, 리소그래피 공정의 증가를 초래하는 일 없이, 메모리 셀부와 그 주변 회로부를 혼재하여 이루어지는 DRAM을 간단하게 실현할 수 있게 되는 것이다.

도 11은 본 발명의 제6 실시 형태에 따른 DRAM의 개략 구성을 도시하는 것이다.

이 DRAM은 예를 들면, 상기한 제5 형태에 따른 구성에서, 더욱 메모리 셀부에서의 각 MOSFET(20A)의 게이트 전극(21A) 간에 각각 불순물을 도핑한 폴리실리콘을 매립하여 접촉부(63)를 형성함과 동시에, 적어도 일부의 MOSFET(20B)에서의 소스·드레인 영역(24B)의 표면에 실리사이드층(52)을 형성할 때에 해당 접촉부(63)의 상면에도 동시에 실리사이드층(52)을 형성하도록 한 것이다.

이 제6 형태에 따른 구성의 DRAM에 따르면, 예를 들면 MOSFET(20A)의 비트선 접촉부(33A) 및 확산층 접촉부(36)의 일부에 저저항화가 가능한 폴리실리콘을 이용함으로써 MOSFET(20A)의 접촉 저항을 낮게 억제하는 것이 가능해지는 등, 전술한 제3 형태에 따른 구성의 DRAM과 거의 마찬가지의 효과를 기대할 수 있다.

도 12는 본 발명의 제7 실시 형태에 따른 DRAM의 제조 공정의 주요부를 개략적으로 도시한 것이다. 또, 여기서는 실리사이드층(52)의 형성에 관계된 주변 회로부만을 나타내고 있다.

예를 들면, 상기한 제5 형태에 따른 구성의 DRAM을 제조하는 경우와 마찬가지로, 이미 각 게이트 전극(21B, 21B')의 측벽 부분에 측벽 절연막(22a)을 형성하는 공정까지를 행한 후(도 12의 (a) 참조), 전면에 TEOS막(41)을 퇴적시킨다(도 12의 (b) 참조).

계속해서, 상기 TEOS막(41)을 등방 에칭에 의해서 에칭백함으로써 메모리 셀부에서의 각 MOSFET(20A)의 게이트 전극(21A) 사이에는 TEOS막(41)을 남긴 채, 주변 회로부의 TEOS막(41)은 전부 제거한다(도 12의 (c) 참조).

계속해서, 살리사이드 공정을 위한 고융점 금속(예를 들면, Ti막 또는 TiN막; 51)을 스퍼터법 혹은 CVD법에 의해 전면에 퇴적시킨 후(도 12의 (d) 참조), RTA를 행하여 고융점 금속(51)과 소스·드레인 영역(24B)과의 계면에 실리사이드층(52)을 형성한다(도 12의 (e) 참조).

이러한 후, 여분의 고융점 금속(51)을 제거함으로써, 적어도 일부의 MOSFET(20B)에서의 소스·드레인 영역(24B)의 표면에, 해당 소스·드레인 영역(24B) 보다 저저항인 실리사이드층(52)을 형성할 수 있다(도 12의 (f) 참조).

이와 같이, 등방 에칭에 의해서 주변 회로부의 TEOS막(41)을 전부 제거하도록 한 경우에도, 리소그래피 공정없이 MOSFET(20B)의 소스·드레인 영역(24B)의 표면에 실리사이드층(52)을 형성할 수 있으며 주변 회로부에서의 처리 속도의 향상을 꾀하는 것이 가능해진다.

도 13은 본 발명의 제8 실시 형태에 따른 DRAM의 제조 공정의 주요부를 개략적으로 나타낸 것이다. 또, 여기서는 실리사이드층(52)의 형성에 관계된 주변 회로부만을 나타내고 있다.

예를 들면, 상기한 제5 형태에 따른 구성의 DRAM을 제조하는 경우와 마찬가지로, 이미 각 게이트 전극(21B, 21B')의 측벽 부분에 측벽 절연막(22a)을 형성하는 공정까지를 행한 후, 전면에 실리콘 질화막(71)을 퇴적시킨다(도 13의 (a) 참조).

그리고, 이 실리콘 질화막(71) 상에 TEOS막(41)을 더욱 퇴적시킨다(도 13의 (b) 참조).

계속해서, 상기 TEOS막(41)을 등방 에칭에 의해서 에칭백하고, 메모리 셀부에서의 각 MOSFET(20A)의 게이트 전극(21A) 간에는 TEOS막(41)을 남긴 채, 주변 회로부의 TEOS막(41)은 전부 제거한다(도 13의 (c) 참조).

계속해서, 적어도 실리사이드층(52)을 형성하기 위한 소스·드레인 영역(24B)의 표면에 존재하는 상기 실리콘 질화막(71)을 제거한 후, 살리사이드 공정을 위한 고융점 금속(51)을 스퍼터법 혹은 CVD법에 의해 퇴적시킨다(도 13의 (d) 참조).

계속해서, RTA를 행하여 고융점 금속(51)과 소스·드레인 영역(24B)과의 계면에 실리사이드층(52)을 형성한다(도 13의 (e) 참조).

이러한 후, 여분의 고융점 금속(51)을 제거함으로써 적어도 일부의 MOSFET(20B)에서의 소스·드레인 영역(24B)의 표면에 해당 소스·드레인 영역(24B) 보다 저저항인 실리사이드층(52)을 형성할 수 있다(도 13의 (f) 참조).

이 제8 형태에 따른 구성의 DRAM과 같이, TEOS막(41)을 퇴적시키기 전에 이 TEOS막(41) 사이에 충분한 에칭 선택비를 갖는 실리콘 질화막(71)을 형성하도록 한 경우에는, 리소그래피 공정없이 실리사이드층(52)의 형성이 가능하게 되는 것 만이 아니고, TEOS막(41)을 제거할 때의 스토퍼로서 실리콘 질화막(71)이 작동하기 때문에, 반도체 기판(11)의 표면에 발생된 스크래치 등의 손상을 경감할 수 있게 된다.

또, 상기한 실시 형태 중 어느 하나에 있어서도, 주변 회로부의 게이트 측벽(22B)을 실리콘 산화막과 실리콘 질화막을 이용하여 형성하도록 한 경우에 대해 설명하였지만, 이에 한하지 않고 예를 들면, 유기계의 저유전체막의 조합에 의해 형성하는 것도 가능하다.

또한, 측벽 절연막(22b)을 형성하기 위한 제2 절연물로서는 예를 들면, 인이나 붕소 등의 불순물을 첨가하여 이루어지는 산화막이나 인 유리 또는 BPSG 등을 이용하는 것도 가능하다.

또한, 측벽 절연막(22b)과 층간 절연막(31, 31a)을 모두 실리콘 산화막계의 물질을 이용하여 형성하도록 한 경우에 대해 설명하였지만, 이것에 한정되는 것은 아니다.

이하는 예를 들면, 상기한 제5 형태에 따른 구성의 DRAM(도 10 참조)에서 주변 회로부에 이용되는 MOSFET(20B)의 다른 구성예를 각각 나타낸 것이다.

도 14는 게이트 전극(21B)의 측벽 부분에 측벽 절연막(22a)과 측벽 절연막(22b)에 의해 게이트 측벽(22B)을 형성하도록 한 경우의 MOSFET(20B)의 예이다.

이 경우, 제1 층간 절연막(31a)을 측벽 절연막(22b)과 동일한 물질을 이용하여 구성하는 경우 외에, 예를 들면, 도 14의 (a)에 도시한 바와 같이 측벽 절연막(22b)과는 다른 물질을 이용하여 구성하는 것도 가능하다.

또한, 주변 회로부에 이용되는 MOSFET(20B)로서는 단순하게 제1 층간 절연막(31a)을 측벽 절연막(22b)과 동일한 물질 혹은 다른 물질을 이용하여 구성하는 경우 외, 소스·드레인 영역(24B)에 대해 그 보다 깊은 접합의 불순물 확산 영역(25B)을 부분적으로 형성함으로써 확장 구조를 실현하도록 할 수 있다.

덧붙여서 말하면, 도 14의 (b)는 확장 구조를 실현하는 경우에, 측벽 절연막(22b)과 동일한 물질을 이용하여 제1 층간 절연막(31a)을 구성한 경우의 예이고, 도 14의 (c)는 동일하게 다른 물질을 이용하여 구성한 경우의 예이다.

도 15는 게이트 전극(21B)의 측벽 부분에 형성되는 게이트 측벽(22B)의 측벽 절연막(22a)과 측벽 절연막(22b)과의 사이에 얇은 실리콘 질화막(71)을 설치하도록 한 경우의 MOSFET(20B)의 예이다.

이 경우, 제1 층간 절연막(31a)을 예를 들면, 도 15의 (a)에 도시한 바와 같이 측벽 절연막(22b)과 동일한 물질을 이용하여 구성하는 것이 가능하다.

또한, 주변 회로부에 이용되는 MOSFET(20B)로서는 예를 들면, 도 15의 (b)에 도시한 바와 같이 제1 층간 절연막(31a)과 측벽 절연막(22b)을 다른 물질을 이용하여 구성하는 것도 가능하고 단순히 제1 층간 절연막(31a)을 측벽 절연막(22b)과 동일한 물질 혹은 다른 물질을 이용하여 구성하는 경우 외에, 소스·드레인 영역(24B)에 대해 그 보다 깊은 접합의 불순물 확산 영역(25B)을 부분적으로 형성함으로써 확장 구조를 실현하도록 하여도 좋다.

덧붙여서 말하면, 도 15의 (c)는 확장 구조를 실현하는 경우, 측벽 절연막(22b)과 동일한 물질을 이용하여 제1 층간 절연막(31a)을 구성한 경우의 예, 도 15의 (d)는 동일한 다른 물질을 이용하여 구성한 경우의 예이다.

또한, 측벽 절연막(22a)과 측벽 절연막(22b)과의 사이에 실리콘 질화막(71)을 설치하도록 한 경우에는, 예를 들면, 도 16에 도시한 바와 같이 콘택트홀(32B)의 형성 시에 마스크의 정렬 어긋남에 의해서 구멍이 형성된 위치가 다소 어긋났다고 해도, 상기 실리콘 질화막(71)이 실리사이드층(52)에까지 연장하기 때문에 반도체 기판(11)에 대해 에칭의 손상이 미치는 것을 방지하는 것이 가능해진다.

이것은 제1 층간 절연막(31a)과 측벽 절연막(22b)을 동일한 물질을 이용하여 구성하는 경우에 한하지 않고, 제1 층간 절연막(31a)과 측벽 절연막(22b)을 다른 물질을 이용하여 구성한 경우에서도 또한, 확장 구조를 실현하도록 한 경우에서도 동일하다.

도 17은 게이트 전극(21B)의 측벽 부분에 형성되는 게이트 측벽(22B)의 측벽 절연막(22a)을 형성하기 위한 실리콘 질화막(22a')을 실리사이드층(52)에까지 연장시켜 설치하도록 한 경우의 MOSFET(20B)의 예이다.

이와 같은 실리콘 질화막(22a')은 예를 들면, 측벽 절연막(22a)을 형성하기 위한 에칭백을 생략함으로써 간단히 형성할 수 있다.

이 경우, 제1 층간 절연막(31a)을 예를 들면, 도 17의 (a)에 도시한 바와 같이 측벽 절연막(22b)과 동일한 물질을 이용하여 구성하는 것이 가능하다.

또한, 주변 회로부에 이용되는 MOSFET(20B)로서는 예를 들면, 도 17의 (b)에 도시한 바와 같이 제1 층간 절연막(31a)과 측벽 절연막(22b)을 다른 물질을 이용하여 구성하는 것도 가능하고, 단순히 제1 층간 절연막(31a)을 측벽 절연막(22b)과 동일한 물질 혹은 다른 물질을 이용하여 구성하는 경우 외, 소스·드레인 영역(24B)에 대해, 그 보다도 깊은 접합의 불순물 확산 영역(25B)을 부분적으로 형성함으로써 확장 구조를 실현하도록 하여도 좋다.

덧붙여서 말하면, 도 17의 (c)는 확장 구조를 실현하는 경우 측벽 절연막(22b)과 동일한 물질을 이용하여 제1 층간 절연막(31a)을 구성한 경우의 예이고, 도 17의 (d)는 동일한 다른 물질을 이용하여 구성한 경우의 예이다.

또한, 실리콘 질화막(22a')을 실리사이드층(52)에 까지 연장시켜 설치하도록 한 경우에는 예를 들면, 도 18에 도시한 바와 같이 콘택트홀(32B)의 형성시 마스크의 정렬 어긋남에 의해 구멍이 형성된 위치가 다소 어긋났다고 해도 반도체 기판(11)에 대해 에칭의 손상이 미치는 것을 막는 것이 가능해진다.

이것은 제1 층간 절연막(31a)과 측벽 절연막(22b)을 동일한 물질을 이용하여 구성하는 경우에 한하지 않고, 제1 층간 절연막(31a)과 측벽 절연막(22b)을 다른 물질을 이용하여 구성한 경우에도 또한, 확장 구조를 실현하도록 한 경우에도 동일하다.

또한, 제5 형태에 따른 DRAM에서 설명한 대로 메모리 셀부의 각 게이트 전극(21A) 간의 간격 Sa가 Sa < 2(x + d), 주변 회로부의 각 게이트 전극(21B) 간의 간격 Sb가 Sb > 2(x + d)가 되도록 설계하는 것은, 실리사이드층(52)이 형성되지 않은 예를 들면, 상기한 제1 형태에 따른 DRAM에 적용한 경우에 대해서도 리소그래피 공정의 증가를 초래하는 일 없이 주변 회로부에서의 확장 구조를 용이하게 실현하는 데에 있어서 매우 유효하다.

그 외, 본 발명의 요지를 바꾸지 않은 범위에서 여러가지 변형 실시 가능한 것은 물론이다.

이상, 상술한 바와 같이 본 발명에 따르면 게이트 전극에 대해 자기 정합적으로 미세한 콘택트홀의 형성이 가능한 제1 절연 게이트형 트랜지스터와, 단채널 효과를 억제하면서 기생 저항을 충분히 완화하는 것이 가능한 제2 절연 게이트형 트랜지스터를 동일 기판 상에 집적할 수 있으며, 고밀도화나 고성능화가 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims

메모리 영역 및 주변 회로 영역으로 나누어진 반도체 기판과,

상기 반도체 기판 상의 메모리 영역에 집적되고, 게이트 전극의 측벽 부분에 제1 절연물로 이루어지는 제1 측벽 절연막을 갖고 또한 서로 이웃하는 게이트 전극 사이를 매립하도록 상기 제1 절연물과 에칭 선택비를 갖는 제2 절연물을 갖는 복수의 제1 절연 게이트형 트랜지스터와,

상기 반도체 기판의 주변 회로 영역에 설치되고, 게이트 전극의 측벽에 상기 제1 절연물 및 상기 제2 절연물로 이루어지며 또한 상기 제1 측벽 절연막보다 두꺼운 제2 측벽 절연막을 갖는 복수의 제2 절연 게이트형 트랜지스터와,

상기 제1 절연 게이트형 트랜지스터의 게이트 전극에 대해 자기 정합적으로 개공된 콘택트홀을 가지며,

상기 제1 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이는, 상기 제2 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이보다도 얕고,

상기 제1 절연 게이트형 트랜지스터에 의해,

메모리셀이 구성됨과 함께,

상기 메모리셀에 인접하여, 전기적으로 독립된 더미 게이트 전극 패턴을 갖는 더미 트랜지스터가 구성되고,

상기 제2 절연 게이트형 트랜지스터에 의해, 주변회로가 구성되어 있는 것을특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 절연물은 실리콘 질화물이고, 상기 제2 절연물은 실리콘 산화물인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 메모리 영역과 상기 주변 회로 영역은, 필드 산화막에 의해 분리되어 있는 것을 특징으로 하는 반도체 장치.
필드 영역에 의해 메모리셀 영역 및 주변 회로 영역으로 나누어진 반도체 기판과,

상기 반도체 기판 상의 메모리셀 영역 내에 집적되고, 게이트 전극의 측벽 부분에 각각 제1 절연물로 구성되는 제1 측벽 절연막이 형성되어 이루어지고, 또한 서로 이웃하는 게이트 전극 사이를 매립하도록 상기 제1 절연물과 에칭 선택비를 갖는 제2 절연물을 갖는, 복수의 제1 절연 게이트형 트랜지스터와,

상기 반도체 기판 상의 주변 회로 영역 내에 설치되고, 게이트 전극의 측벽 부분에 상기 제1 절연물 및 상기 제2 절연물로 구성되는 제2 측벽 절연막이 형성됨과 함께, 확산 영역의 표면에 선택적으로 설치된 저저항 영역을 갖고 이루어지는, 적어도 1개의 제2 절연 게이트형 트랜지스터와,

적어도 1개의 상기 제1 절연 게이트형 트랜지스터의 게이트 전극에 대해 자기정합적으로 개공된 콘택트홀을 가지며,

상기 제1 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이는, 상기 제2 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이 보다도 얕고,

상기 복수의 제1 절연 게이트형 트랜지스터 중, 그 최외주부에 있어서의 트랜지스터의 게이트 전극은, 전기적으로 독립된 더미 게이트 전극 패턴인 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 저저항 영역은 상기 제2 절연 게이트형 트랜지스터에 있어서의 게이트 전극보다, 상기 제2 측벽 절연막의 측벽 길이분 만큼 떨어진 위치에 설치되어 이루어지는 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 제1 절연물은 실리콘 질화물이고, 상기 제2 절연물은 실리콘 산화물인 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 콘택트홀 내에는, 도전성 재료가 매립되어 이루어지는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 도전성 재료의 표면에는, 저저항 영역이 설치되어 이루어지는 것을 특징으로 하는 반도체 장치.
필드 영역에 의해 메모리셀 영역 및 주변 회로 영역으로 나누어진 반도체 기판과,

이 반도체 기판 상의 메모리셀 영역 내에 집적되고, 게이트 전극의 측벽 부분에 각각 제1 절연물로 구성되는 제1 측벽 절연막이 형성되어 이루어지고, 또한 서로 이웃하는 게이트 전극 사이를 매립하도록 상기 제1 절연물과 에칭 선택비를 갖는 제2 절연물을 갖는, 복수의 제1 절연 게이트형 트랜지스터와,

상기 반도체 기판 상의 주변 회로 영역 내에 설치되고, 게이트 전극의 측벽 부분에 상기 제1 절연물 및 상기 제2 절연물로 구성되는 제2 측벽 절연막이 형성되어 이루어지는, 적어도 1개의 제2 절연 게이트형 트랜지스터와,

상기 제1 절연물 및 상기 제2 절연물 사이에, 상기 반도체 기판의 표면을 덮도록 하여 설치된 제3 절연물과,

적어도 1개의 상기 제1 절연 게이트형 트랜지스터의 게이트 전극 및 필드 영역에 대해 자기 정합적으로 개공된 콘택트홀을 가지며,

상기 제1 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이는, 상기 제2 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이 보다도 얕고,

상기 복수의 제1 절연 게이트형 트랜지스터 중, 그 최외주부에 있어서의 트랜지스터의 게이트 전극은, 전기적으로 독립된 더미 게이트 전극 패턴인 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 제3 절연물은 적어도 상기 제2 절연물에 대해 에칭 선택비를 갖고 이루어지는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 제3 절연물은 상기 제1 절연물보다도 얇게 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 제1 절연물 및 상기 제3 절연물은 실리콘 질화물이고, 상기 제2 절연물은 실리콘 산화물인 것을 특징으로 하는 반도체 장치.
반도체 기판 상의 메모리셀 영역에, 제1 절연물로 이루어지는 길이 d의 제1 측벽 절연막이 형성되어 이루어지는 게이트 전극을 각각 지니고, 또한 서로 이웃하는 게이트 전극 사이를 매립하도록 상기 제1 절연물과 에칭 선택비를 갖는 제2 절연물을 갖는 복수의 제1 절연 게이트형 트랜지스터와,

상기 반도체 기판 상의 주변 회로 영역에, 상기 제1 절연물로 이루어지는 길이 d의 제2 측벽 절연막 및 그 외측에 상기 제2 절연물로 이루어지는 길이 x의 제3 측벽 절연막으로 구성되는 측벽 절연막이 형성되어 이루어지는 게이트 전극 및 확산 영역의 표면에 상기 제2 측벽 절연막으로부터 각각 상기 x만큼 떨어진 위치에 설치된 저저항 영역을 각각에 갖는 복수의 제2 절연 게이트형 트랜지스터와,

상기 제1 절연 게이트형 트랜지스터의 게이트 전극 및 필드 영역에 대해 자기 정합적으로 개공된 콘택트홀을 가지며,

상기 제1 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이는, 상기 제2 절연 게이트형 트랜지스터에 있어서의 확산 영역의 접합 깊이보다도 얕고,

상기 복수의 제1 절연 게이트형 트랜지스터 중, 그 최외주부에 있어서의 트랜지스터의 게이트 전극은, 전기적으로 독립된 더미 게이트 전극 패턴이며,

상기 복수의 제1 절연 게이트형 트랜지스터의 각 게이트 전극 사이의 최대 스페이스가 2(d+x) 보다도 작아지도록 설치되며,

상기 복수의 제2 절연 게이트형 트랜지스터의 각 게이트 전극 사이의 최대 스페이스가 2(d+x) 보다도 커지도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
제13항 있어서, 상기 제2 절연물로 이루어지는 측벽 절연막 아래에는, 제3 절연물이 설치되어 이루어지는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 제1 절연 게이트형 트랜지스터에서의 배선 접촉부를 제외한 각 게이트 전극 사이에는, 상기 제2 절연물이 매립되어 이루어지는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 제1 절연 게이트형 트랜지스터에서의 배선 접촉부를 포함하는 각 게이트 전극 사이에는, 도전성 재료가 매립되어 이루어지는 것을 특징으로 하는 반도체 장치.
제16항에 있어서, 상기 도전성 재료의 표면에는 저저항 영역이 설치되어 이루어지는 것을 특징으로 하는 반도체 장치.