JPH0669445A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH0669445A JPH0669445A JP3027938A JP2793891A JPH0669445A JP H0669445 A JPH0669445 A JP H0669445A JP 3027938 A JP3027938 A JP 3027938A JP 2793891 A JP2793891 A JP 2793891A JP H0669445 A JPH0669445 A JP H0669445A
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】周辺回路部のソ−ス・ドレイン拡散層のみをシ
リサイド化した半導体メモリ装置を少ない工程で製造す
ることができる様にする。 【構成】セルプレ−ト３４でメモリセルアレイ部１３を
覆った状態で、周辺回路部１４のソ−ス・ドレイン拡散
層２４をシリサイド化する。このため、専用の被覆膜で
メモリセルアレイ部１３を覆う必要がなく、この被覆膜
の堆積及びパタ−ニングという工程が不要である。
リサイド化した半導体メモリ装置を少ない工程で製造す
ることができる様にする。 【構成】セルプレ−ト３４でメモリセルアレイ部１３を
覆った状態で、周辺回路部１４のソ−ス・ドレイン拡散
層２４をシリサイド化する。このため、専用の被覆膜で
メモリセルアレイ部１３を覆う必要がなく、この被覆膜
の堆積及びパタ−ニングという工程が不要である。
Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭ、特に、
積み上げキャパシタ型ＤＲＡＭと称されている半導体メ
モリ装置の製造方法に関するものである。
積み上げキャパシタ型ＤＲＡＭと称されている半導体メ
モリ装置の製造方法に関するものである。
【０００２】
【従来の技術】Ｔｉ等の高融点金属を用いて拡散層を自
己整合的にシリサイド化するサリサイド技術は、コンタ
クト抵抗の低減や拡散層の低抵抗化に有効な手法であ
る。しかし、シリサイド化に伴うストレス等で半導体基
板に局所的な結晶欠陥が発生し、接合リ−クが発生する
場合がある。
己整合的にシリサイド化するサリサイド技術は、コンタ
クト抵抗の低減や拡散層の低抵抗化に有効な手法であ
る。しかし、シリサイド化に伴うストレス等で半導体基
板に局所的な結晶欠陥が発生し、接合リ−クが発生する
場合がある。
【０００３】このため、ＤＲＡＭのメモリセルアレイ部
の拡散層をシリサイド化すると、保持デ−タが劣化する
場合がある。従って、ＤＲＡＭにシリサイド化を適用す
る場合は、周辺回路部のみに用いるのが望ましく、これ
によって、保持デ−タの劣化を防止しつつアクセスの高
速化を図ることができる。
の拡散層をシリサイド化すると、保持デ−タが劣化する
場合がある。従って、ＤＲＡＭにシリサイド化を適用す
る場合は、周辺回路部のみに用いるのが望ましく、これ
によって、保持デ−タの劣化を防止しつつアクセスの高
速化を図ることができる。
【０００４】図４〜６は、この様なシリサイド化を適用
した積み上げキャパシタ型ＤＲＡＭの製造方法の一従来
例を示している。この一従来例では、図４に示す様に、
Ｓｉ基板１１の表面に素子分離用のＳｉＯ2 膜１２を形
成し、メモリセルアレイ部１３と周辺回路部１４との両
方にトライジスタ１５を形成する。
した積み上げキャパシタ型ＤＲＡＭの製造方法の一従来
例を示している。この一従来例では、図４に示す様に、
Ｓｉ基板１１の表面に素子分離用のＳｉＯ2 膜１２を形
成し、メモリセルアレイ部１３と周辺回路部１４との両
方にトライジスタ１５を形成する。
【０００５】そして、不純物を添加した多結晶Ｓｉ膜か
ら成るゲ−ト電極１６をＳｉＯ2 膜１７で覆った後、シ
リサイド化を防止するためのＳｉＯ2 膜２１を１０００
Å程度の厚さで全面に堆積させる。なお、メモリセルア
レイ部１３のゲ−ト電極１６がワ−ド線になっている。
その後、レジストマスク２２を用いたパタ−ニングによ
って、周辺回路部１４のみからＳｉＯ2 膜２１を除去す
る。
ら成るゲ−ト電極１６をＳｉＯ2 膜１７で覆った後、シ
リサイド化を防止するためのＳｉＯ2 膜２１を１０００
Å程度の厚さで全面に堆積させる。なお、メモリセルア
レイ部１３のゲ−ト電極１６がワ−ド線になっている。
その後、レジストマスク２２を用いたパタ−ニングによ
って、周辺回路部１４のみからＳｉＯ2 膜２１を除去す
る。
【０００６】次に、図５に示す様に、レジストマスク２
２を除去してからＴｉ膜２３を全面に堆積させ、熱処理
を行う。この結果、ＳｉＯ2 膜２１に覆われているメモ
リセルアレイ部１３のソ−ス・ドレイン拡散層２４はシ
リサイド化されず、露出している周辺回路部１４のソ−
ス・ドレイン拡散層２４のみが自己整合的にシリサイド
化されて、その表面にＴｉシリサイド膜２５が形成され
る。
２を除去してからＴｉ膜２３を全面に堆積させ、熱処理
を行う。この結果、ＳｉＯ2 膜２１に覆われているメモ
リセルアレイ部１３のソ−ス・ドレイン拡散層２４はシ
リサイド化されず、露出している周辺回路部１４のソ−
ス・ドレイン拡散層２４のみが自己整合的にシリサイド
化されて、その表面にＴｉシリサイド膜２５が形成され
る。
【０００７】次に、図６に示す様に、残ったＴｉ膜２３
を酸処理で除去し、ビット線２６、層間絶縁膜２７、キ
ャパシタ３１の一方の電極である蓄積ノード３２、キャ
パシタ絶縁膜３３及びキャパシタ３１の対向電極になる
セルプレ−ト３４を順次に形成する。そして、層間絶縁
膜３５を堆積させ且つ平坦化させた後、Ａｌ配線３６を
形成する。
を酸処理で除去し、ビット線２６、層間絶縁膜２７、キ
ャパシタ３１の一方の電極である蓄積ノード３２、キャ
パシタ絶縁膜３３及びキャパシタ３１の対向電極になる
セルプレ−ト３４を順次に形成する。そして、層間絶縁
膜３５を堆積させ且つ平坦化させた後、Ａｌ配線３６を
形成する。
【０００８】
【発明が解決しようとする課題】しかし、上述の一従来
例では、周辺回路部１４のソ−ス・ドレイン拡散層２４
のみを選択的にシリサイド化するために、ＳｉＯ2 膜２
１の堆積及びパタ−ニングという工程が追加的に必要で
ある。従って、この一従来例では製造工程が多い。
例では、周辺回路部１４のソ−ス・ドレイン拡散層２４
のみを選択的にシリサイド化するために、ＳｉＯ2 膜２
１の堆積及びパタ−ニングという工程が追加的に必要で
ある。従って、この一従来例では製造工程が多い。
【０００９】しかも、堆積させたＳｉＯ2 膜２１の段差
が後工程にまで残るので、加工上不利である。従って、
この一従来例では、積み上げキャパシタ型ＤＲＡＭを高
い歩留りで製造することができない。
が後工程にまで残るので、加工上不利である。従って、
この一従来例では、積み上げキャパシタ型ＤＲＡＭを高
い歩留りで製造することができない。
【００１０】
【課題を解決するための手段】請求項１の半導体メモリ
装置の製造方法は、キャパシタ３１の対向電極３４でメ
モリセルアレイ部１３を覆った状態で、周辺回路部１４
のソ−ス・ドレイン拡散層２４をシリサイド化してい
る。
装置の製造方法は、キャパシタ３１の対向電極３４でメ
モリセルアレイ部１３を覆った状態で、周辺回路部１４
のソ−ス・ドレイン拡散層２４をシリサイド化してい
る。
【００１１】請求項２の半導体メモリ装置の製造方法
は、周辺回路部１４のソ−ス・ドレイン拡散層２４とキ
ャパシタ３１の対向電極３４とを同時にシリサイド化し
ている。
は、周辺回路部１４のソ−ス・ドレイン拡散層２４とキ
ャパシタ３１の対向電極３４とを同時にシリサイド化し
ている。
【００１２】
【作用】請求項１の半導体メモリ装置の製造方法では、
周辺回路部１４のソ−ス・ドレイン拡散層２４のみをシ
リサイド化するに際して、メモリセルアレイ部１３のソ
−ス・ドレイン拡散層２４のシリサイド化を防止するた
めに、専用の被覆膜でメモリセルアレイ部１３を覆う必
要がない。従って、この被覆膜の堆積及びパタ−ニング
という工程が不要である。
周辺回路部１４のソ−ス・ドレイン拡散層２４のみをシ
リサイド化するに際して、メモリセルアレイ部１３のソ
−ス・ドレイン拡散層２４のシリサイド化を防止するた
めに、専用の被覆膜でメモリセルアレイ部１３を覆う必
要がない。従って、この被覆膜の堆積及びパタ−ニング
という工程が不要である。
【００１３】請求項２の半導体メモリ装置の製造方法で
は、対向電極３４を覆うための被覆膜を形成する必要が
ないので、この被覆膜の分の段差を軽減することができ
る。しかも、対向電極３４を低抵抗化することができる
ので、電位が安定な対向電極３４を形成することができ
る。
は、対向電極３４を覆うための被覆膜を形成する必要が
ないので、この被覆膜の分の段差を軽減することができ
る。しかも、対向電極３４を低抵抗化することができる
ので、電位が安定な対向電極３４を形成することができ
る。
【００１４】
【実施例】以下、積み上げキャパシタ型ＤＲＡＭの製造
に適用した本願の発明の第１及び第２実施例を、図１〜
３を参照しながら説明する。但し、図４〜６に示した一
従来例の場合と同一の構成部分には同一の符号を付し
て、適宜その説明を省略する。
に適用した本願の発明の第１及び第２実施例を、図１〜
３を参照しながら説明する。但し、図４〜６に示した一
従来例の場合と同一の構成部分には同一の符号を付し
て、適宜その説明を省略する。
【００１５】図１〜３が、第１実施例を示している。こ
の第１実施例では、図１に示す様に、トランジスタ１
５、ビット線２６、蓄積ノ−ド３２、キャパシタ絶縁膜
３３及びセルプレ−ト３４までを順次に形成する。つま
り、ここまではサリサイド化を行わず、サリサイド化を
施さない積み上げキャパシタ型ＤＲＡＭを製造する場合
と同様の工程を実行する。
の第１実施例では、図１に示す様に、トランジスタ１
５、ビット線２６、蓄積ノ−ド３２、キャパシタ絶縁膜
３３及びセルプレ−ト３４までを順次に形成する。つま
り、ここまではサリサイド化を行わず、サリサイド化を
施さない積み上げキャパシタ型ＤＲＡＭを製造する場合
と同様の工程を実行する。
【００１６】その後、セルプレ−ト３４をパタ−ニング
した時のレジストマスク３７をそのまま用いて周辺回路
部１４の絶縁膜をエッチバックし、周辺回路部１４のソ
−ス・ドレイン拡散層２４を露出させる。
した時のレジストマスク３７をそのまま用いて周辺回路
部１４の絶縁膜をエッチバックし、周辺回路部１４のソ
−ス・ドレイン拡散層２４を露出させる。
【００１７】次に、図２に示す様に、レジストマスク３
７を除去してからＴｉ膜２３を全面に堆積させ、熱処理
を行う。この時、セルプレ−ト３４にもＴｉ膜２３が接
しており、セルプレ−ト３４は不純物を添加した多結晶
Ｓｉ膜から成っている。従って、周辺回路部１４のソ−
ス・ドレイン拡散層２４とセルプレ−ト３４との両方の
表面にＴｉシリサイド膜２５が自己整合的に形成され
る。
７を除去してからＴｉ膜２３を全面に堆積させ、熱処理
を行う。この時、セルプレ−ト３４にもＴｉ膜２３が接
しており、セルプレ−ト３４は不純物を添加した多結晶
Ｓｉ膜から成っている。従って、周辺回路部１４のソ−
ス・ドレイン拡散層２４とセルプレ−ト３４との両方の
表面にＴｉシリサイド膜２５が自己整合的に形成され
る。
【００１８】次に、図３に示す様に、残ったＴｉ膜２３
を酸処理で除去し、層間絶縁膜３５の堆積及び平坦化後
に、Ａｌ配線３６を形成する。
を酸処理で除去し、層間絶縁膜３５の堆積及び平坦化後
に、Ａｌ配線３６を形成する。
【００１９】以上の様な第１実施例では、多結晶Ｓｉ膜
を堆積させるのはセルプレ−ト３４の形成工程が最後で
あり、Ｔｉシリサイド膜２５を形成した後には多結晶Ｓ
ｉ膜の堆積工程がない。一方、多結晶Ｓｉ膜の堆積に必
要な温度は６００℃程度であるが、Ａｌ膜の堆積に必要
な温度は３００〜４００℃程度である。
を堆積させるのはセルプレ−ト３４の形成工程が最後で
あり、Ｔｉシリサイド膜２５を形成した後には多結晶Ｓ
ｉ膜の堆積工程がない。一方、多結晶Ｓｉ膜の堆積に必
要な温度は６００℃程度であるが、Ａｌ膜の堆積に必要
な温度は３００〜４００℃程度である。
【００２０】このため、シリサイド化の後の全工程を比
較的低い温度で実行することができる。従って、Ｔｉシ
リサイド膜２５自体の抵抗は高温熱処理で上昇するがこ
の上昇がなく、Ｔｉによる拡散炉の汚染を回避すること
もできる。
較的低い温度で実行することができる。従って、Ｔｉシ
リサイド膜２５自体の抵抗は高温熱処理で上昇するがこ
の上昇がなく、Ｔｉによる拡散炉の汚染を回避すること
もできる。
【００２１】次に、第２実施例を説明する。この第２実
施例は、上述の第１実施例における図１の工程でセルプ
レ−ト３４とレジストマスク３７との間にＳｉＯ2 膜を
介在させ、このＳｉＯ2 膜でセルプレ−ト３４を覆うこ
とによってセルプレ−ト３４のシリサイド化を防止する
様にしたことを除いて、第１実施例と実質的に同様の工
程を有している。
施例は、上述の第１実施例における図１の工程でセルプ
レ−ト３４とレジストマスク３７との間にＳｉＯ2 膜を
介在させ、このＳｉＯ2 膜でセルプレ−ト３４を覆うこ
とによってセルプレ−ト３４のシリサイド化を防止する
様にしたことを除いて、第１実施例と実質的に同様の工
程を有している。
【００２２】ところで、上述の第１実施例では、セルプ
レ−ト３４にもＴｉシリサイド膜２５を形成したので、
低抵抗で電位が安定なセルプレ−ト３４を形成すること
ができる。しかし、その一方で、Ｔｉシリサイド膜２５
からキャパシタ絶縁膜３３へＴｉが拡散して、このキャ
パシタ絶縁膜３３の絶縁耐圧が低くなる危険性がある。
レ−ト３４にもＴｉシリサイド膜２５を形成したので、
低抵抗で電位が安定なセルプレ−ト３４を形成すること
ができる。しかし、その一方で、Ｔｉシリサイド膜２５
からキャパシタ絶縁膜３３へＴｉが拡散して、このキャ
パシタ絶縁膜３３の絶縁耐圧が低くなる危険性がある。
【００２３】しかし、この第２実施例では、セルプレ−
ト３４にＴｉシリサイド膜２５を形成しないので、キャ
パシタ絶縁膜３３の絶縁耐圧が低くなるという危険性は
ない。
ト３４にＴｉシリサイド膜２５を形成しないので、キャ
パシタ絶縁膜３３の絶縁耐圧が低くなるという危険性は
ない。
【００２４】なお、以上の第１及び第２実施例の何れに
おいてもシリサイド化のためにＴｉ膜２３を用いたが、
Ｓｉと反応して自己整合的にシリサイド膜を形成する金
属であればよい。従って、例えばＣｏ膜やＷ膜等をＴｉ
膜２３の代りに用いることもできる。
おいてもシリサイド化のためにＴｉ膜２３を用いたが、
Ｓｉと反応して自己整合的にシリサイド膜を形成する金
属であればよい。従って、例えばＣｏ膜やＷ膜等をＴｉ
膜２３の代りに用いることもできる。
【００２５】
【発明の効果】請求項１の半導体メモリ装置の製造方法
では、メモリセルアレイ部を覆うための専用の被覆膜の
堆積及びパタ−ニングという工程が不要であるので、周
辺回路部のソ−ス・ドレイン拡散層のみをシリサイド化
した半導体メモリ装置を少ない工程で製造することがで
きる。
では、メモリセルアレイ部を覆うための専用の被覆膜の
堆積及びパタ−ニングという工程が不要であるので、周
辺回路部のソ−ス・ドレイン拡散層のみをシリサイド化
した半導体メモリ装置を少ない工程で製造することがで
きる。
【００２６】 請求項２の半導体メモリ装置の製造方法
では、キャパシタの対向電極を覆うための被覆膜の分の
段差を軽減することができ、しかも電位が安定な対向電
極を形成することができるので、周辺回路部のソース・
ドレイン拡散層のみをシリサイド化した半導体メモリ装
置を高い歩留りで製造することができる。
では、キャパシタの対向電極を覆うための被覆膜の分の
段差を軽減することができ、しかも電位が安定な対向電
極を形成することができるので、周辺回路部のソース・
ドレイン拡散層のみをシリサイド化した半導体メモリ装
置を高い歩留りで製造することができる。
【図１】 本願の発明の第１実施例の一部を示す側断面
図である。
図である。
【図２】 図１に続く工程を示す側断面図である。
【図３】 図２に続く工程を示す側断面図である。
【図４】 本願の発明の一従来例の一部を示す側断面図
である。
である。
【図５】 図４に続く工程を示す側断面図である。
【図６】 図５に続く工程を示す側断面図である。
１３ メモリセルアレイ部 １４ 周辺回路部 ２４ ソース・ドレイン拡散層 ２５ Ｔｉシリサイド膜 ３１ キャパシタ ３４ セルプレート
Claims (2)
- 【請求項１】トランジスタとキャパシタとでメモリセル
が構成されている半導体メモリ装置の製造方法におい
て、 前記キャパシタの対向電極でメモリセルアレイ部を覆っ
た状態で、周辺回路部のソ−ス・ドレイン拡散層をシリ
サイド化する半導体メモリ装置の製造方法。 - 【請求項２】前記ソ−ス・ドレイン拡散層と前記対向電
極とを同時にシリサイド化する請求項１記載の半導体メ
モリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027938A JPH0669445A (ja) | 1991-01-29 | 1991-01-29 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027938A JPH0669445A (ja) | 1991-01-29 | 1991-01-29 | 半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669445A true JPH0669445A (ja) | 1994-03-11 |
Family
ID=12234844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027938A Pending JPH0669445A (ja) | 1991-01-29 | 1991-01-29 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
| EP0862208A3 (en) * | 1997-02-27 | 2004-09-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6838320B2 (en) | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
-
1991
- 1991-01-29 JP JP3027938A patent/JPH0669445A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0862208A3 (en) * | 1997-02-27 | 2004-09-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7118949B2 (en) | 1997-05-01 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device and method for manufacturing the same |
| US7427537B2 (en) | 1997-05-01 | 2008-09-23 | Renesas Technology Corp. | Semiconductor integrated circuit device and method for manufacturing the same |
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
| US6838320B2 (en) | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
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