JP2932549B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本願の発明は、メモリセル部と周辺回路部とを有して
おり、これらのメモリセル部と周辺回路部とがMOSトラ
ンジスタを有している半導体メモリの製造方法に関する
ものである。
おり、これらのメモリセル部と周辺回路部とがMOSトラ
ンジスタを有している半導体メモリの製造方法に関する
ものである。
本願の発明は、上記の様な半導体メモリの製造方法に
おいて、MOSトランジスタのゲート電極の側壁に残すた
めの絶縁膜をメモリセル部では２層に形成することによ
って、接合リークが少なくデータ保持特性の優れた半導
体メモリを製造することができる様にしたものである。
おいて、MOSトランジスタのゲート電極の側壁に残すた
めの絶縁膜をメモリセル部では２層に形成することによ
って、接合リークが少なくデータ保持特性の優れた半導
体メモリを製造することができる様にしたものである。
MOSトランジスタの微細化に伴うホットキャリア対策
の一つとして、LDD構造が採用されている。
の一つとして、LDD構造が採用されている。
LDD構造のMOSトランジスタを形成する場合、従来は、
ゲート電極をパターニングした後、不純物を低濃度にイ
オン注入し、更にCVD法によってSiO2膜を堆積させ、全
面RIEを行ってゲート電極の側壁にSiO2膜のスペーサを
形成していた。
ゲート電極をパターニングした後、不純物を低濃度にイ
オン注入し、更にCVD法によってSiO2膜を堆積させ、全
面RIEを行ってゲート電極の側壁にSiO2膜のスペーサを
形成していた。
ところが、SiO2膜の異方性エッチングはSi基板に損傷
を与え易い。特に半導体メモリでは、周辺回路部よりも
メモリセル部でゲート電極の密度が高いので、堆積させ
たSiO2膜がメモリセル部で薄くなり易い。このため、Si
O2膜の全面RIEにメモリセル部の基板がオーバエッチン
グされ、Si基板の損傷量も多くなる。
を与え易い。特に半導体メモリでは、周辺回路部よりも
メモリセル部でゲート電極の密度が高いので、堆積させ
たSiO2膜がメモリセル部で薄くなり易い。このため、Si
O2膜の全面RIEにメモリセル部の基板がオーバエッチン
グされ、Si基板の損傷量も多くなる。
従って、接合リークの原因になる結晶欠陥が特にメモ
リセル部で誘起され易く、データ保持特性の優れた半導
体メモリを製造することができなかった。
リセル部で誘起され易く、データ保持特性の優れた半導
体メモリを製造することができなかった。
一方、メモリセル部でのオーバエッチング量を減らす
と、ゲート電極の密度が低いためにSiO2膜が厚く堆積し
た周辺回路部でこのSiO2膜が残ってしまう。この結果、
その後に不純物を高濃度にイオン注入しても、この不純
物は周辺回路部のSi基板中へ注入されないという問題が
生じる。
と、ゲート電極の密度が低いためにSiO2膜が厚く堆積し
た周辺回路部でこのSiO2膜が残ってしまう。この結果、
その後に不純物を高濃度にイオン注入しても、この不純
物は周辺回路部のSi基板中へ注入されないという問題が
生じる。
本願の発明による半導体メモリの製造方法は、メモリ
セル部14と周辺回路部15とにMOSトランジスタのゲート
電極16を形成する工程と、前記ゲート電極16を形成した
後に前記メモリセル部14と前記周辺回路部15とを第１の
絶縁膜18で覆う工程と、前記メモリセル部14の前記第１
の絶縁膜18を第２の絶縁膜26で覆う工程と、前記メモリ
セル部14における前記第１及び第２の絶縁膜18、26と前
記周辺回路部15における前記第１の絶縁膜18と同時にエ
ッチングして前記ゲート電極16の側壁に少なくとも前記
第１の絶縁膜18を残す工程とを夫々具備している。
セル部14と周辺回路部15とにMOSトランジスタのゲート
電極16を形成する工程と、前記ゲート電極16を形成した
後に前記メモリセル部14と前記周辺回路部15とを第１の
絶縁膜18で覆う工程と、前記メモリセル部14の前記第１
の絶縁膜18を第２の絶縁膜26で覆う工程と、前記メモリ
セル部14における前記第１及び第２の絶縁膜18、26と前
記周辺回路部15における前記第１の絶縁膜18と同時にエ
ッチングして前記ゲート電極16の側壁に少なくとも前記
第１の絶縁膜18を残す工程とを夫々具備している。
本願の発明による半導体メモリの製造方法では、メモ
リセル部14において第１の絶縁膜18を更に第２の絶縁膜
26で覆っているので、MOSトランジスタのゲート電極16
の側壁に少なくとも第１の絶縁膜18を残す際にこの第１
の絶縁膜18をメモリセル部14の全面に残すことが可能で
ある。
リセル部14において第１の絶縁膜18を更に第２の絶縁膜
26で覆っているので、MOSトランジスタのゲート電極16
の側壁に少なくとも第１の絶縁膜18を残す際にこの第１
の絶縁膜18をメモリセル部14の全面に残すことが可能で
ある。
このため、この時にメモリセル部14の半導体基板11が
損傷を受けない。また、周辺回路部15のゲート電極16の
側壁に残した絶縁膜18等をマスクにして半導体基板11中
へ不純物23を高濃度にイオン注入する際にも、メモリセ
ル部14では不純物23はイオン注入されないので、メモリ
セル部14の半導体基板11に結晶欠陥が生じにくい。
損傷を受けない。また、周辺回路部15のゲート電極16の
側壁に残した絶縁膜18等をマスクにして半導体基板11中
へ不純物23を高濃度にイオン注入する際にも、メモリセ
ル部14では不純物23はイオン注入されないので、メモリ
セル部14の半導体基板11に結晶欠陥が生じにくい。
また、ゲート電極16の側壁に少なくとも第１の絶縁膜
18を残す際にメモリセル部14の半導体基板11のオーバエ
ッチングを防止して、メモリセル部14の半導体基板11が
受ける損傷を軽減することもできる。
18を残す際にメモリセル部14の半導体基板11のオーバエ
ッチングを防止して、メモリセル部14の半導体基板11が
受ける損傷を軽減することもできる。
〔実施例〕 以下、本願の発明の一参考例及び第１〜第３実施例
を、第１図〜第６図を参照しながら説明する。
を、第１図〜第６図を参照しながら説明する。
第１図は、MOS−DRAMの製造に適用した一参考例を示
している。この一参考例では、第1A図に示す様に、Si基
板11にLOCOS法等で素子分離用のSiO2膜12を形成した
後、ゲート絶縁膜であるSiO2膜13を形成する。
している。この一参考例では、第1A図に示す様に、Si基
板11にLOCOS法等で素子分離用のSiO2膜12を形成した
後、ゲート絶縁膜であるSiO2膜13を形成する。
そして、メモリセル部14と周辺回路部15とにポリサイ
ド構造のゲート電極16をパターニングした後、このゲー
ト電極16とSiO2膜12とをマスクにしてＮ型の不純物17を
Si基板11中へ低濃度にイオン注入する。
ド構造のゲート電極16をパターニングした後、このゲー
ト電極16とSiO2膜12とをマスクにしてＮ型の不純物17を
Si基板11中へ低濃度にイオン注入する。
次に、第1B図に示す様に、CVD法によってSiO2膜18を
堆積させる。この時、既述の様に、メモリセル部14のSi
O2膜18は周辺回路部15のSiO2膜18よりも薄い。
堆積させる。この時、既述の様に、メモリセル部14のSi
O2膜18は周辺回路部15のSiO2膜18よりも薄い。
なお、SiO2膜よりも、PSG膜やSiO2/PSG/SiO2の三層膜
の方が、低応力である点で好ましい。三層膜の上下のSi
O2膜はPhosの拡散防止膜である。その後、メモリセル部
14をレジスト21で覆う。
の方が、低応力である点で好ましい。三層膜の上下のSi
O2膜はPhosの拡散防止膜である。その後、メモリセル部
14をレジスト21で覆う。
次に、レジスト21をマスクにしてSiO2膜18に対するRI
Eを行うことによって、第1C図に示す様に、周辺回路部1
5では、ゲート電極16の側壁スペーサとしてSiO2膜18を
残す。なお、メモリセル部14に残したSiO2膜18は層間絶
縁膜にする。その後、レジスト21を除去する。
Eを行うことによって、第1C図に示す様に、周辺回路部1
5では、ゲート電極16の側壁スペーサとしてSiO2膜18を
残す。なお、メモリセル部14に残したSiO2膜18は層間絶
縁膜にする。その後、レジスト21を除去する。
そして、CVD法かまたは熱酸化によって、周辺回路部1
5のSi基板11の表面に薄いSiO2膜22を形成する。その
後、この状態でＮ型の不純物23であるAs+イオンをＮチ
ャネル領域のSi基板11中へ高濃度にイオン注入する。
5のSi基板11の表面に薄いSiO2膜22を形成する。その
後、この状態でＮ型の不純物23であるAs+イオンをＮチ
ャネル領域のSi基板11中へ高濃度にイオン注入する。
すると、周辺回路部15では、ゲート電極16とその側壁
スペーサであるSiO2膜18とがマスクになって不純物23が
Si基板11中へイオン注入される。しかし、メモリセル部
14では、SiO2膜18が層間絶縁膜として全面に存在してい
るので、不純物23はSi基板11中へイオン注入されない。
スペーサであるSiO2膜18とがマスクになって不純物23が
Si基板11中へイオン注入される。しかし、メモリセル部
14では、SiO2膜18が層間絶縁膜として全面に存在してい
るので、不純物23はSi基板11中へイオン注入されない。
次に、第1D図に示す様に、メモリセル部14のSiO2膜18
にコンタクト孔24を開孔し、記憶ノード25、誘電体膜
（図示せず）、プレート電極（図示せず）、ビット線
（図示せず）を順次に形成して、MOS−DRAMを完成させ
る。
にコンタクト孔24を開孔し、記憶ノード25、誘電体膜
（図示せず）、プレート電極（図示せず）、ビット線
（図示せず）を順次に形成して、MOS−DRAMを完成させ
る。
以上の様な一参考例では、メモリセル部14にN+領域が
形成されないが、転送用のMOSトランジスタの能力には
大きな影響はない。
形成されないが、転送用のMOSトランジスタの能力には
大きな影響はない。
第２図は、MOS−DRAMの製造に適用した第１実施例を
示している。この第１実施例でも、第2A図に示す様に、
SiO2膜18の堆積までは上述の一参考例と同様に行う。
示している。この第１実施例でも、第2A図に示す様に、
SiO2膜18の堆積までは上述の一参考例と同様に行う。
次に、第2B図に示す様に、減圧CVD法かまたはプラズ
マCVD法によって、数百Åの厚さのSiN膜26をSiO2膜18上
に堆積させる。
マCVD法によって、数百Åの厚さのSiN膜26をSiO2膜18上
に堆積させる。
そして、メモリセル部14をレジスト21で覆い、このレ
ジスト21をマスクにして周辺回路部15のSiN膜26をエッ
チングする。このときのエッチングガスとしては、SiO2
膜18とSiN膜26とに対してある程度の選択性を得ること
ができるSF6系のガスが好ましい。
ジスト21をマスクにして周辺回路部15のSiN膜26をエッ
チングする。このときのエッチングガスとしては、SiO2
膜18とSiN膜26とに対してある程度の選択性を得ること
ができるSF6系のガスが好ましい。
次に、第2C図に示す様に、レジスト21を除去し、SiN
膜26及びSiO2膜18に対する全面RIEを行うことによっ
て、周辺回路部15ではゲート電極16の側壁スペーサとし
てSiO2膜18を残し、メモリセル部14ではゲート電極16の
側壁スペーサとしてのみならずメモリセル部14の全面に
SiO2膜18を残す。
膜26及びSiO2膜18に対する全面RIEを行うことによっ
て、周辺回路部15ではゲート電極16の側壁スペーサとし
てSiO2膜18を残し、メモリセル部14ではゲート電極16の
側壁スペーサとしてのみならずメモリセル部14の全面に
SiO2膜18を残す。
なお、SiN膜26の膜厚とSiN膜26及びSiO2膜18に対する
RIE条件とを適当に選択することによって、メモリセル
部14と周辺回路部15とでSiO2膜18のエッチングを同時に
終了させ、メモリセル部14も周辺回路部15もオーバーエ
ッチングされ過ぎない様にすることもできる。
RIE条件とを適当に選択することによって、メモリセル
部14と周辺回路部15とでSiO2膜18のエッチングを同時に
終了させ、メモリセル部14も周辺回路部15もオーバーエ
ッチングされ過ぎない様にすることもできる。
その後は、上述の一参考例における第1C図以降の工程
を行う。
を行う。
以上の様な第１実施例では、SiO2膜18をメモリセル部
14の全面に残せば一参考例と同様の作用効果を奏するこ
とができ、またSi基板11のオーバエッチングを防止する
だけでも少なくともSi基板11の受ける損傷を軽減するこ
とができる。
14の全面に残せば一参考例と同様の作用効果を奏するこ
とができ、またSi基板11のオーバエッチングを防止する
だけでも少なくともSi基板11の受ける損傷を軽減するこ
とができる。
ところで、第１図及び第２図を示したゲート電極16の
様なポリサイド配線とAl配線とのコンタクトは、従来
は、第３図に示す様に行われていた。
様なポリサイド配線とAl配線とのコンタクトは、従来
は、第３図に示す様に行われていた。
即ち、第3A図に示す様に、層間絶縁膜27上等でパター
ニングされており不純物を添加された多結晶Si膜28とWS
ix膜31等とから成っているポリサイド配線32上に、層間
絶縁膜であるSiO2膜33と不純物拡散防止膜であるSiN膜3
4とを堆積させ、更に、AsSG膜やBPSG膜の様な低融点ガ
ラス膜35を堆積させる。
ニングされており不純物を添加された多結晶Si膜28とWS
ix膜31等とから成っているポリサイド配線32上に、層間
絶縁膜であるSiO2膜33と不純物拡散防止膜であるSiN膜3
4とを堆積させ、更に、AsSG膜やBPSG膜の様な低融点ガ
ラス膜35を堆積させる。
次に、第3B図に示す様に、ポリサイド配線32に達する
コンタクト孔36を開孔し、低融点ガラス膜35をフローさ
せた後に、Al配線（第４図の37）をパターニングする。
コンタクト孔36を開孔し、低融点ガラス膜35をフローさ
せた後に、Al配線（第４図の37）をパターニングする。
しかし現実には、低温CVDで形成したWSix膜31は、低
融点ガラス膜35のフロー時に、第４図に示す様に、コン
タクト孔36部で多結晶Si膜28から剥離する。このため、
Al配線37とポリサイド配線32とが良好にコンタクトされ
ないという不良が発生する。
融点ガラス膜35のフロー時に、第４図に示す様に、コン
タクト孔36部で多結晶Si膜28から剥離する。このため、
Al配線37とポリサイド配線32とが良好にコンタクトされ
ないという不良が発生する。
第５図は、Al配線とポリサイド配線とのコンタクトを
行う第２実施例を示している。この第２実施例では、多
結晶Si膜28とWSix膜31と導電性の多結晶膜38との三層膜
でポリサイド配線32を形成する。
行う第２実施例を示している。この第２実施例では、多
結晶Si膜28とWSix膜31と導電性の多結晶膜38との三層膜
でポリサイド配線32を形成する。
多結晶膜38の材料としては、CVD法で形成した多結晶S
iや、スパッタリング法で形成した多結晶Siや、TiN、W
N、TiSi2、WSi2、MoSi2等の高融点金属またはそのシリ
サイド等を用いることができる。
iや、スパッタリング法で形成した多結晶Siや、TiN、W
N、TiSi2、WSi2、MoSi2等の高融点金属またはそのシリ
サイド等を用いることができる。
その後、第5B図に示す様に、コンタクト孔36の開孔ま
では第３図及び第４図の場合と略同様に行う。この第２
実施例では、SiN膜34を用ていないが、このSiN膜34を用
いてもよい。
では第３図及び第４図の場合と略同様に行う。この第２
実施例では、SiN膜34を用ていないが、このSiN膜34を用
いてもよい。
次に、O2雰囲気中で900℃程度の熱処理を行って低融
点ガラス膜35をフローさせた後、Al配線（第４図の37）
をパターニングする。
点ガラス膜35をフローさせた後、Al配線（第４図の37）
をパターニングする。
以上の様な第２実施例では、低融点ガラス膜35をフロ
ーさせるための熱処理時に、WSix膜31上に多結晶膜38が
存在しているので、WSix膜31が多結晶Si膜28から剥離す
るのが防止される。従って、Al配線とポリサイド配線32
とが良好にコンタクトされる。
ーさせるための熱処理時に、WSix膜31上に多結晶膜38が
存在しているので、WSix膜31が多結晶Si膜28から剥離す
るのが防止される。従って、Al配線とポリサイド配線32
とが良好にコンタクトされる。
しかも、低融点ガラス膜35のフローをO2雰囲気中で行
っているので、Al配線とコンタクトされるべき領域の表
面が酸化され、低融点ガラス膜35からのPhos等のオート
ドーピングが防止される。
っているので、Al配線とコンタクトされるべき領域の表
面が酸化され、低融点ガラス膜35からのPhos等のオート
ドーピングが防止される。
このため、Al配線とコンタクトされるべき領域がP+拡
散層であっても、このP+拡散層の不純物濃度が低下しな
い。従って、Al配線とP+拡散層とのコンタクト不良も防
止される。
散層であっても、このP+拡散層の不純物濃度が低下しな
い。従って、Al配線とP+拡散層とのコンタクト不良も防
止される。
第６図は、Al配線と半導体基板中のP+拡散層とのコン
タクトを行う第３実施例を示している。この第３実施例
では、第6A図に示す様に、Si基板11に素子分離用のSiO2
膜12等を形成した後、ボロンをイオン注入してP+拡散層
41を形成する。
タクトを行う第３実施例を示している。この第３実施例
では、第6A図に示す様に、Si基板11に素子分離用のSiO2
膜12等を形成した後、ボロンをイオン注入してP+拡散層
41を形成する。
P+拡散層41以外の領域ではAl配線37の下層に何層かの
配線を形成するので、第6B図に示す様に、それらの層間
絶縁膜42はP+拡散層41上にも形成される。
配線を形成するので、第6B図に示す様に、それらの層間
絶縁膜42はP+拡散層41上にも形成される。
その後、層間絶縁膜42上に薄い多結晶Si膜43を堆積さ
せ、Al配線37用のコンタクト孔36を開孔すべき部分に残
す様に多結晶Si膜43をパターニングする。
せ、Al配線37用のコンタクト孔36を開孔すべき部分に残
す様に多結晶Si膜43をパターニングする。
但し、Al配線37用の総てのコンタクト孔36の部分に多
結晶Si膜43を残す必要はなく、P+拡散層41上のみでもよ
い。なお、多結晶Si膜43のパターニングは集積度を低下
させることはない。
結晶Si膜43を残す必要はなく、P+拡散層41上のみでもよ
い。なお、多結晶Si膜43のパターニングは集積度を低下
させることはない。
その後、SiO2膜44を堆積させ、更にBPSG膜45を5000Å
以上の厚さに堆積させる。なお、SiO2膜44の代りにSiN
膜を用いてもよい。
以上の厚さに堆積させる。なお、SiO2膜44の代りにSiN
膜を用いてもよい。
そして、レジスト（図示せず）をマスクにしてBPSG膜
45とSiO2膜44とをコンタクト孔36のパターンにエッチン
グする。このエッチングは、第6B図に示す様に、多結晶
Si膜43で停止させることができる。その後、上記のレジ
ストをそのままマスクにして多結晶Si膜43をエッチング
し、レジストを剥離してからBPSG膜45をフローさせる。
45とSiO2膜44とをコンタクト孔36のパターンにエッチン
グする。このエッチングは、第6B図に示す様に、多結晶
Si膜43で停止させることができる。その後、上記のレジ
ストをそのままマスクにして多結晶Si膜43をエッチング
し、レジストを剥離してからBPSG膜45をフローさせる。
従って、SiO2とのエッチング選択比が所定の値以上で
且つBPSG膜45のフロー温度である900℃程度の高温熱処
理に耐える材料であれば、この材料で形成した膜を多結
晶Si膜43の代りに用いることができる。
且つBPSG膜45のフロー温度である900℃程度の高温熱処
理に耐える材料であれば、この材料で形成した膜を多結
晶Si膜43の代りに用いることができる。
なお、BPSG膜45のフローを行う前に、層間絶縁膜42を
エッチングしてこの層間絶縁膜42をなるべく薄くしてお
いてもよい。
エッチングしてこの層間絶縁膜42をなるべく薄くしてお
いてもよい。
次に、全面エッチバックを行って、第6C図に示す様に
コンタクト孔36を開孔し、更にAl配線37をパターニング
する。
コンタクト孔36を開孔し、更にAl配線37をパターニング
する。
以上の様な第３実施例では、BPSG膜45のフロー時には
P+拡散層41上に層間絶縁膜42が存在しているので、BPSG
膜45中のPhosがP+拡散層41中へオートドーピングされな
い。
P+拡散層41上に層間絶縁膜42が存在しているので、BPSG
膜45中のPhosがP+拡散層41中へオートドーピングされな
い。
また、図外の領域でパターニングされているポリサイ
ド配線上にも層間絶縁膜42が存在しているので、このポ
リサイド配線に対するコンタクト孔36内でのシリサイド
膜の剥離が生じない。
ド配線上にも層間絶縁膜42が存在しているので、このポ
リサイド配線に対するコンタクト孔36内でのシリサイド
膜の剥離が生じない。
本願の発明による半導体メモリの製造方法では、メモ
リセル部の半導体基板が損傷を受けないかまたは受ける
損傷を軽減することが可能であり結晶欠陥も生じにくい
ので、接合リークが少なくデータ保持特性の優れた半導
体メモリを製造することができる。
リセル部の半導体基板が損傷を受けないかまたは受ける
損傷を軽減することが可能であり結晶欠陥も生じにくい
ので、接合リークが少なくデータ保持特性の優れた半導
体メモリを製造することができる。
第１図及び第２図は本願の発明の夫々一参考例及び第１
実施例を順次に示す側断面図、第３図は望ましいコンタ
クト形成工程を順次に示す側断面図、第４図は従来の方
法で現実に形成されたコンタクトの側断面図、第５図及
び第６図は本願の発明の夫々第２及び第３実施例を順次
に示す側断面図である。 なお図面に用いられている符号において、 14……メモリセル部 15……周辺回路部 16……ゲート電極 18……SiO2膜 26……SiN膜 である。
実施例を順次に示す側断面図、第３図は望ましいコンタ
クト形成工程を順次に示す側断面図、第４図は従来の方
法で現実に形成されたコンタクトの側断面図、第５図及
び第６図は本願の発明の夫々第２及び第３実施例を順次
に示す側断面図である。 なお図面に用いられている符号において、 14……メモリセル部 15……周辺回路部 16……ゲート電極 18……SiO2膜 26……SiN膜 である。
Claims (1)
- 【請求項１】メモリセル部と周辺回路部とを有してお
り、これらのメモリセル部と周辺回路部とがMOSトラン
ジスタを有している半導体メモリの製造方法において、 前記メモリセル部と前記周辺回路部とに前記MOSトラン
ジスタのゲート電極を形成する工程と、 前記ゲート電極を形成した後に前記メモリセル部と前記
周辺回路部とを第１の絶縁膜で覆う工程と、 前記メモリセル部の前記第１の絶縁膜を第２の絶縁膜で
覆う工程と、 前記メモリセル部における前記第１及び第２の絶縁膜と
前記周辺回路部における前記第１の絶縁膜とを同時にエ
ッチングして前記ゲート電極の側壁に少なくとも前記第
１の絶縁膜を残す工程と を夫々具備する半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331548A JP2932549B2 (ja) | 1989-12-21 | 1989-12-21 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331548A JP2932549B2 (ja) | 1989-12-21 | 1989-12-21 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03191569A JPH03191569A (ja) | 1991-08-21 |
| JP2932549B2 true JP2932549B2 (ja) | 1999-08-09 |
Family
ID=18244901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1331548A Expired - Fee Related JP2932549B2 (ja) | 1989-12-21 | 1989-12-21 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932549B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
-
1989
- 1989-12-21 JP JP1331548A patent/JP2932549B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03191569A (ja) | 1991-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |