JPH11238800A - 多層配線を有する素子の製造方法 - Google Patents
多層配線を有する素子の製造方法Info
- Publication number
- JPH11238800A JPH11238800A JP10230408A JP23040898A JPH11238800A JP H11238800 A JPH11238800 A JP H11238800A JP 10230408 A JP10230408 A JP 10230408A JP 23040898 A JP23040898 A JP 23040898A JP H11238800 A JPH11238800 A JP H11238800A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- forming
- impurity
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Abstract
(57)【要約】
【課題】 工程の簡略化及び素子の信頼性を向上する多
層配線を有する素子の製造方法を提供する。 【解決手段】 多層配線を有する素子の製造方法であっ
て、第１層配線及び不純物層の上部にコンタクト・ホー
ルをそれぞれ食刻形成する工程の前に、全面に金属バリ
ヤー層を堆積する工程；前記基板をアニーリングする工
程；前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程を行うことを特徴とする多層配線
を有する素子の製造方法である。
層配線を有する素子の製造方法を提供する。 【解決手段】 多層配線を有する素子の製造方法であっ
て、第１層配線及び不純物層の上部にコンタクト・ホー
ルをそれぞれ食刻形成する工程の前に、全面に金属バリ
ヤー層を堆積する工程；前記基板をアニーリングする工
程；前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程を行うことを特徴とする多層配線
を有する素子の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、金属バリヤー層を
コンタクト・ホールの底面に設けることを特徴とする多
層配線を有する素子の製造方法に関する。
コンタクト・ホールの底面に設けることを特徴とする多
層配線を有する素子の製造方法に関する。
【０００２】
【従来の技術】近年、金属酸化物半導体（ＭＯＳ）の高
集積化に伴い多層配線構造が用いられているが、このよ
うな多層配線構造は上層の配線と下層の配線間の接触部
に抵抗が増加するという問題点があった。その対策とし
て、多結晶シリコン上にシリサイド（金属とシリコンの
化合物）を形成する２層配線構造のポリサイド配線が提
案されており、通常、６５k〜２５６k ＤＲＡＭの配線
に用いられている。このようなポリサイド配線は多結晶
シリコンよりも１桁以上も電気抵抗が低く、また、ＭＯ
Ｓデバイス特性に対する影響が少ないというメリットが
ある。さらに、製造工程において、従来の多結晶シリコ
ンゲートプロセスとの整合性が確保され、ソース・ドレ
イン接合形成時の高温熱処理に対する耐性を有し、か
つ、下層の多結晶シリコンは外部からの汚染を防止する
というメリットがある。
集積化に伴い多層配線構造が用いられているが、このよ
うな多層配線構造は上層の配線と下層の配線間の接触部
に抵抗が増加するという問題点があった。その対策とし
て、多結晶シリコン上にシリサイド（金属とシリコンの
化合物）を形成する２層配線構造のポリサイド配線が提
案されており、通常、６５k〜２５６k ＤＲＡＭの配線
に用いられている。このようなポリサイド配線は多結晶
シリコンよりも１桁以上も電気抵抗が低く、また、ＭＯ
Ｓデバイス特性に対する影響が少ないというメリットが
ある。さらに、製造工程において、従来の多結晶シリコ
ンゲートプロセスとの整合性が確保され、ソース・ドレ
イン接合形成時の高温熱処理に対する耐性を有し、か
つ、下層の多結晶シリコンは外部からの汚染を防止する
というメリットがある。
【０００３】以下に、従来の半導体素子のポリサイド構
造を特徴とする多層配線を有する素子の製造方法につい
て説明する。
造を特徴とする多層配線を有する素子の製造方法につい
て説明する。
【０００４】まず、図２（Ａ）に示すように、半導体基
板１に素子分離領域２を形成した後、それらの上面に絶
縁層３、第１導電膜４及び保護膜５を順次蒸着する。こ
こで、第１導電膜４は下層部にポリシリコン層４ａを蒸
着し、上層部にはタングステンシリサイド層４ｂを蒸着
して形成した二重層である。すなわち、シリサイド層４
ｂを第１導電膜４の上層部に形成することにより配線の
抵抗を低減し、その後に形成する第２層配線、又はより
上層配線との接触抵抗も低減することができる。
板１に素子分離領域２を形成した後、それらの上面に絶
縁層３、第１導電膜４及び保護膜５を順次蒸着する。こ
こで、第１導電膜４は下層部にポリシリコン層４ａを蒸
着し、上層部にはタングステンシリサイド層４ｂを蒸着
して形成した二重層である。すなわち、シリサイド層４
ｂを第１導電膜４の上層部に形成することにより配線の
抵抗を低減し、その後に形成する第２層配線、又はより
上層配線との接触抵抗も低減することができる。
【０００５】次いで、図２（Ｂ）に示すように、保護膜
５、第１導電膜４及び絶縁層３をパターニングして、第
１層配線４ｃ及び第１層配線４ｃを保護する保護膜パタ
ーン５ａを形成する。そして、それらの上の全面に絶縁
層３（図示していない）を形成した後、エッチバックを
施して、第１層配線４ｃ及び保護膜パターン５ａの側面
にスペーサ６を形成し、保護膜パターン５ａ及びスペー
サ６をマスクとして用いて半導体基板１の表面に不純物
をイオン注入し、熱拡散させて、半導体基板１に不純物
層（拡散層）７を形成する。
５、第１導電膜４及び絶縁層３をパターニングして、第
１層配線４ｃ及び第１層配線４ｃを保護する保護膜パタ
ーン５ａを形成する。そして、それらの上の全面に絶縁
層３（図示していない）を形成した後、エッチバックを
施して、第１層配線４ｃ及び保護膜パターン５ａの側面
にスペーサ６を形成し、保護膜パターン５ａ及びスペー
サ６をマスクとして用いて半導体基板１の表面に不純物
をイオン注入し、熱拡散させて、半導体基板１に不純物
層（拡散層）７を形成する。
【０００６】次いで、図２（Ｃ）に示すように、図２
（Ｂ）の全面に層間絶縁膜８としてＢＰＳＧ（ホウ素−
リンケイ酸ガラス）層を形成した後、第１層配線４ｃ及
び不純物層７の上面に構成部品同士を相互に接続するた
め、コンタクト・ホール５０及び５１をそれぞれパター
ニングする。コンタクト・ホール５０及び５１は、ＣＦ
4ガスをソースガスに用いて、半導体基板１の表面に形
成した不純物層７が露出するように、層間絶縁膜８にジ
ャストエッチングして同時に形成する。ここで、第１層
配線４ｃの上に堆積したＢＰＳＧ層８の厚さは不純物層
７の上に堆積したＢＰＳＧ層８の厚さに比べて薄いた
め、不純物層７が露出されるまでエッチングを施すと、
コンタクト・ホール５０の底面では上層部のシリサイド
層４ｂがオーバーエッチングにより除去されて、下層部
のポリシリコン層４ａが露出する。オーバーエッチング
を防止するためには、コンタクト・ホールをそれぞれ別
の工程において、エッチング厚さに応じた所定の時間ず
つ、ジャストエッチングする必要があった。
（Ｂ）の全面に層間絶縁膜８としてＢＰＳＧ（ホウ素−
リンケイ酸ガラス）層を形成した後、第１層配線４ｃ及
び不純物層７の上面に構成部品同士を相互に接続するた
め、コンタクト・ホール５０及び５１をそれぞれパター
ニングする。コンタクト・ホール５０及び５１は、ＣＦ
4ガスをソースガスに用いて、半導体基板１の表面に形
成した不純物層７が露出するように、層間絶縁膜８にジ
ャストエッチングして同時に形成する。ここで、第１層
配線４ｃの上に堆積したＢＰＳＧ層８の厚さは不純物層
７の上に堆積したＢＰＳＧ層８の厚さに比べて薄いた
め、不純物層７が露出されるまでエッチングを施すと、
コンタクト・ホール５０の底面では上層部のシリサイド
層４ｂがオーバーエッチングにより除去されて、下層部
のポリシリコン層４ａが露出する。オーバーエッチング
を防止するためには、コンタクト・ホールをそれぞれ別
の工程において、エッチング厚さに応じた所定の時間ず
つ、ジャストエッチングする必要があった。
【０００７】次いで、図２（Ｄ）に示すように、図２
（Ｃ）の全面にバリヤーの役割を果たすバリヤー層ある
いは密着層９としてチタニウム（Ｔｉ）又は窒化チタニ
ウム（ＴｉＮ）膜を蒸着し、該バリヤー層９上に金属層
１０としてタングステンなどを蒸着した後、エッチバッ
クして、各コンタクト・ホール５０及び５１の内部のみ
金属を残留させる。
（Ｃ）の全面にバリヤーの役割を果たすバリヤー層ある
いは密着層９としてチタニウム（Ｔｉ）又は窒化チタニ
ウム（ＴｉＮ）膜を蒸着し、該バリヤー層９上に金属層
１０としてタングステンなどを蒸着した後、エッチバッ
クして、各コンタクト・ホール５０及び５１の内部のみ
金属を残留させる。
【０００８】次いで、図２（Ｅ）に示すように、半導体
基板１の全面に第２導電膜１１を形成した後、パターニ
ングして、第２層配線又は上層配線１１ａを形成した。
最後に半導体基板１をアニーリングして、従来は半導体
素子のポリサイド構造の配線を有する基板の製造を終了
していた。
基板１の全面に第２導電膜１１を形成した後、パターニ
ングして、第２層配線又は上層配線１１ａを形成した。
最後に半導体基板１をアニーリングして、従来は半導体
素子のポリサイド構造の配線を有する基板の製造を終了
していた。
【０００９】しかるに、このような従来の多層配線を有
する素子の製造方法においては、各コンタクト・ホール
５０及び５１の形成時に、第１層配線４ｃの上部に形成
したタングステンシリサイド層４ｂが除去されるため、
各コンタクト・ホール５０及び５１に充填されているタ
ングステン１０がポリシリコン層４ａに直接接触するよ
うになる。ポリシリコンと金属層間の接触抵抗は、シリ
サイド層と金属層間の接触抵抗に比べて大きいため、素
子の駆動能力及び特性が低下するという不都合な点があ
った。さらに、コンタクト・ホールを別々に形成する場
合、工程数が増加して半導体素子の生産性が降下すると
いう問題があった。
する素子の製造方法においては、各コンタクト・ホール
５０及び５１の形成時に、第１層配線４ｃの上部に形成
したタングステンシリサイド層４ｂが除去されるため、
各コンタクト・ホール５０及び５１に充填されているタ
ングステン１０がポリシリコン層４ａに直接接触するよ
うになる。ポリシリコンと金属層間の接触抵抗は、シリ
サイド層と金属層間の接触抵抗に比べて大きいため、素
子の駆動能力及び特性が低下するという不都合な点があ
った。さらに、コンタクト・ホールを別々に形成する場
合、工程数が増加して半導体素子の生産性が降下すると
いう問題があった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、下層
の配線（第１層配線）のオーバーエッチングにより発生
する接触抵抗の増加を防止し得る多層配線を有する素子
の製造方法を提供することである。
の配線（第１層配線）のオーバーエッチングにより発生
する接触抵抗の増加を防止し得る多層配線を有する素子
の製造方法を提供することである。
【００１１】
【課題を解決するための手段】このような目的を達成す
るため、本発明の多層配線を有する素子の製造方法は、
第１層配線及び不純物層の上部にコンタクト・ホールを
それぞれ食刻形成する工程の前に、 １）全面に金属バリヤー層を堆積する工程； ２）前記基板をアニーリングする工程； ３）前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程を行うことを特徴としている。
るため、本発明の多層配線を有する素子の製造方法は、
第１層配線及び不純物層の上部にコンタクト・ホールを
それぞれ食刻形成する工程の前に、 １）全面に金属バリヤー層を堆積する工程； ２）前記基板をアニーリングする工程； ３）前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程を行うことを特徴としている。
【００１２】本発明の他の実施の形態では、 １）半導体基板の上面にポリシリコン層及びシリサイド
層の２層を含む第１層配線を形成する工程； ２）全面に絶縁層を堆積し、エッチバックして、スペー
サを形成する工程； ３）前記半導体基板上の所定の部位に不純物層を形成す
る工程； ４）全面に金属バリヤー層を堆積する工程； ５）前記半導体基板をアニーリングし、前記不純物層及
び第１層配線の上面に位置する金属バリヤー層をそれぞ
れシリサイド化して、シリサイド層をそれぞれ所定の領
域に形成する工程； ６）前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程； ７）全面に層間絶縁膜を形成する工程； ８）前記第１層配線及び不純物層の上部にコンタクト・
ホールをそれぞれ食刻形成する工程； ９）それらコンタクト・ホールの内壁面及び底面にバリ
ヤー層を形成する工程； １０）前記の各コンタクト・ホール内部に金属を充填し
て金属層を形成する工程；そして １１）それら金属層上面に第２層配線をそれぞれ形成す
る工程を順次行うことを特徴としている。ここで、工程
１）と工程３）の順序を変えて施すこともできる。
層の２層を含む第１層配線を形成する工程； ２）全面に絶縁層を堆積し、エッチバックして、スペー
サを形成する工程； ３）前記半導体基板上の所定の部位に不純物層を形成す
る工程； ４）全面に金属バリヤー層を堆積する工程； ５）前記半導体基板をアニーリングし、前記不純物層及
び第１層配線の上面に位置する金属バリヤー層をそれぞ
れシリサイド化して、シリサイド層をそれぞれ所定の領
域に形成する工程； ６）前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程； ７）全面に層間絶縁膜を形成する工程； ８）前記第１層配線及び不純物層の上部にコンタクト・
ホールをそれぞれ食刻形成する工程； ９）それらコンタクト・ホールの内壁面及び底面にバリ
ヤー層を形成する工程； １０）前記の各コンタクト・ホール内部に金属を充填し
て金属層を形成する工程；そして １１）それら金属層上面に第２層配線をそれぞれ形成す
る工程を順次行うことを特徴としている。ここで、工程
１）と工程３）の順序を変えて施すこともできる。
【００１３】前記金属バリヤー層は、チタニウム又は窒
化チタニウム膜からなることが好ましい。この金属バリ
ヤー層は、耐熱性に優れ、不純物の拡散を防止する働き
をするため、半導体素子の信頼性を向上し得る。
化チタニウム膜からなることが好ましい。この金属バリ
ヤー層は、耐熱性に優れ、不純物の拡散を防止する働き
をするため、半導体素子の信頼性を向上し得る。
【００１４】工程８）は、前記不純物層上面の層間絶縁
膜を前記不純物層上面のシリサイド層が露出されるまで
ジャストエッチングする工程であることが好ましい。本
発明によれば、第１層配線の上面と不純物層上面とのコ
ンタクト・ホールを同時に形成するため、工程数を減ら
して半導体素子の生産性を向上し得る。
膜を前記不純物層上面のシリサイド層が露出されるまで
ジャストエッチングする工程であることが好ましい。本
発明によれば、第１層配線の上面と不純物層上面とのコ
ンタクト・ホールを同時に形成するため、工程数を減ら
して半導体素子の生産性を向上し得る。
【００１５】前記半導体基板のアニーリング温度は、約
６５０〜約７５０℃、好ましくは約７１５℃であること
が好ましい。本発明によれば、比較的低温でアニーリン
グを施すため、半導体素子の特性が変化することを防止
し、半導体素子の信頼性を向上し得る。
６５０〜約７５０℃、好ましくは約７１５℃であること
が好ましい。本発明によれば、比較的低温でアニーリン
グを施すため、半導体素子の特性が変化することを防止
し、半導体素子の信頼性を向上し得る。
【００１６】工程６）は、ＮＨ4ＯＨ及びＨ2Ｏ2からな
る群から選ばれるエッチング溶液を用いる湿式エッチン
グ法による除去工程であることが好ましい。
る群から選ばれるエッチング溶液を用いる湿式エッチン
グ法による除去工程であることが好ましい。
【００１７】
【発明の実施の形態】以下に、本発明の一実施の形態に
基づき、本発明を詳細に説明する。ここで、従来のそれ
と同様な構成要素には同一の符号を付して説明する。
基づき、本発明を詳細に説明する。ここで、従来のそれ
と同様な構成要素には同一の符号を付して説明する。
【００１８】本発明の多層配線を有する素子の製造方法
においては、まず、図１（Ａ）に示すように、半導体基
板１にＬＯＣＯＳ工程により素子分離領域２を形成した
後、その上に絶縁層３及び第１導電膜４を順次積層す
る。ここで、第１導電膜４は、下地としてポリシリコン
層４ａを蒸着し、その上にタングステンシリサイドのよ
うなシリサイド層４ｂを蒸着して、形成した二重層であ
る。すなわち、本発明の多層配線を有する素子の製造方
法においては、Ｎａのような汚染に対して耐性を有する
ポリシリコンの長所及び低い配線抵抗を有するシリサイ
ドの長所という両方の長所を兼ね備えた第１導電膜４を
用いているのである。
においては、まず、図１（Ａ）に示すように、半導体基
板１にＬＯＣＯＳ工程により素子分離領域２を形成した
後、その上に絶縁層３及び第１導電膜４を順次積層す
る。ここで、第１導電膜４は、下地としてポリシリコン
層４ａを蒸着し、その上にタングステンシリサイドのよ
うなシリサイド層４ｂを蒸着して、形成した二重層であ
る。すなわち、本発明の多層配線を有する素子の製造方
法においては、Ｎａのような汚染に対して耐性を有する
ポリシリコンの長所及び低い配線抵抗を有するシリサイ
ドの長所という両方の長所を兼ね備えた第１導電膜４を
用いているのである。
【００１９】次いで、図１（Ｂ）に示すように、第１導
電膜４及び絶縁層３をパターニングして第１層配線４ｃ
を形成した後、半導体基板１上面の全面に絶縁層３（図
示していない）を形成し、エッチバックを施して、第１
層配線４ｃの側壁面にスペーサ６を形成する。そして、
第１層配線４ｃ及びスペーサ６をマスクとして、半導体
基板１の表面に不純物をイオン注入し、熱拡散させて、
不純物層（拡散層）７を形成する。本発明の他の実施態
様においては、半導体基板１の表面に不純物をイオン注
入して不純物層７をあらかじめ形成した後に、第１層配
線４ｃを形成することもできる。
電膜４及び絶縁層３をパターニングして第１層配線４ｃ
を形成した後、半導体基板１上面の全面に絶縁層３（図
示していない）を形成し、エッチバックを施して、第１
層配線４ｃの側壁面にスペーサ６を形成する。そして、
第１層配線４ｃ及びスペーサ６をマスクとして、半導体
基板１の表面に不純物をイオン注入し、熱拡散させて、
不純物層（拡散層）７を形成する。本発明の他の実施態
様においては、半導体基板１の表面に不純物をイオン注
入して不純物層７をあらかじめ形成した後に、第１層配
線４ｃを形成することもできる。
【００２０】次いで、図１（Ｃ）に示すように、図１
（Ｂ）の全面に金属バリヤー層としてチタニウム膜２１
を厚さ４００〜６００Åに蒸着して、金属バリヤー層を
堆積させる。
（Ｂ）の全面に金属バリヤー層としてチタニウム膜２１
を厚さ４００〜６００Åに蒸着して、金属バリヤー層を
堆積させる。
【００２１】次いで、図１（Ｄ）に示すように、短時間
熱処理（Rapid Thermal Process;ＲＴＰ）を半導体基板
１に約６５０〜７５０℃、好ましくは約７１５℃の条件
下に約１５〜２０秒間施すと、第１層配線４ｃの上層部
を構成しているタングステンシリサイド層４ｂの上面及
び不純物層７の上面で、ケイ素原子が金属バリヤー層２
１の金属、すなわちチタニウムと反応して、金属シリサ
イド（ＭXＳｉY）層２１ａ、すなわちチタニウムシリサ
イド層（ＴｉxＳｉy）２１ａを所定の位置にのみ形成す
る。
熱処理（Rapid Thermal Process;ＲＴＰ）を半導体基板
１に約６５０〜７５０℃、好ましくは約７１５℃の条件
下に約１５〜２０秒間施すと、第１層配線４ｃの上層部
を構成しているタングステンシリサイド層４ｂの上面及
び不純物層７の上面で、ケイ素原子が金属バリヤー層２
１の金属、すなわちチタニウムと反応して、金属シリサ
イド（ＭXＳｉY）層２１ａ、すなわちチタニウムシリサ
イド層（ＴｉxＳｉy）２１ａを所定の位置にのみ形成す
る。
【００２２】次いで、図１（Ｅ）に示すように、ＮＨ4
ＯＨ、Ｈ2Ｏ2などのエッチング溶液を用い、金属バリヤ
ー層２１の金属について選択的に湿式エッチングを施
す。所望の領域に形成したチタニウムシリサイド層２１
ａは除去せず、シリサイド化されずに残留しているチタ
ニウム膜２１のみを除去する。結果として、第１層配線
４ｃ及び不純物層７の上部のみにシリサイドバリヤー層
又はチタニウムシリサイド２１ａを形成する。
ＯＨ、Ｈ2Ｏ2などのエッチング溶液を用い、金属バリヤ
ー層２１の金属について選択的に湿式エッチングを施
す。所望の領域に形成したチタニウムシリサイド層２１
ａは除去せず、シリサイド化されずに残留しているチタ
ニウム膜２１のみを除去する。結果として、第１層配線
４ｃ及び不純物層７の上部のみにシリサイドバリヤー層
又はチタニウムシリサイド２１ａを形成する。
【００２３】次いで、図１（Ｆ）に示すように、図１
（Ｅ）の全面に層間絶縁膜８としてＢＰＳＧ層を形成
し、第１層配線４ｃ及び不純物層７上面にコンタクト・
ホール５０及び５１をそれぞれ形成する。ＣＦ4ガスを
ソースに用いるプラズマ食刻工程を施して、不純物層７
上面のシリサイド層２１ａが露出するようにジャストエ
ッチングを行って、コンタクト・ホール５０及び５１を
同時に形成する。エッチングの際に、第１層配線４ｃの
上に堆積したＢＰＳＧ層８がエッチングにより除去され
た後、その下層部でオーバーエッチングが発生しても、
第１層配線４ｃの上部層であるタングステンシリサイド
層４ｂは少なくとも残留する。こうして、コンタクト・
ホール５０内に金属層１０を蒸着しても、金属層１０と
ポリシリコン層４ａが直接接触することがないため、接
触抵抗が増加することがなく、所望の値に維持される。
（Ｅ）の全面に層間絶縁膜８としてＢＰＳＧ層を形成
し、第１層配線４ｃ及び不純物層７上面にコンタクト・
ホール５０及び５１をそれぞれ形成する。ＣＦ4ガスを
ソースに用いるプラズマ食刻工程を施して、不純物層７
上面のシリサイド層２１ａが露出するようにジャストエ
ッチングを行って、コンタクト・ホール５０及び５１を
同時に形成する。エッチングの際に、第１層配線４ｃの
上に堆積したＢＰＳＧ層８がエッチングにより除去され
た後、その下層部でオーバーエッチングが発生しても、
第１層配線４ｃの上部層であるタングステンシリサイド
層４ｂは少なくとも残留する。こうして、コンタクト・
ホール５０内に金属層１０を蒸着しても、金属層１０と
ポリシリコン層４ａが直接接触することがないため、接
触抵抗が増加することがなく、所望の値に維持される。
【００２４】次いで、図１（Ｇ）に示すように、図１
（Ｆ）の全面にバリヤー層あるいは密着層９として、チ
タニウム又は窒化チタニウムの膜をスパッタリングによ
り、厚さ６００〜８００Åで形成する。そして、チタニ
ウム膜９上にタングステン１０を蒸着しエッチバックを
施した後、各コンタクト・ホール５０及び５１の内部の
みにタングステンを充填する。
（Ｆ）の全面にバリヤー層あるいは密着層９として、チ
タニウム又は窒化チタニウムの膜をスパッタリングによ
り、厚さ６００〜８００Åで形成する。そして、チタニ
ウム膜９上にタングステン１０を蒸着しエッチバックを
施した後、各コンタクト・ホール５０及び５１の内部の
みにタングステンを充填する。
【００２５】次いで、図１（Ｈ）に示すように、ＲＴＰ
をＮ2雰囲気下に８００〜９００℃で１５〜２０秒間施
した後、全面に第２導電膜１１を形成し、パターニング
して、第２層配線１１ａを形成して、本発明の多層配線
を有する素子の製造を終了する。
をＮ2雰囲気下に８００〜９００℃で１５〜２０秒間施
した後、全面に第２導電膜１１を形成し、パターニング
して、第２層配線１１ａを形成して、本発明の多層配線
を有する素子の製造を終了する。
【００２６】
【発明の効果】本発明の多層配線を有する素子の製造方
法によれば、上層の配線と下層の配線間の接触抵抗を低
減させることができ、それにより素子の駆動能力及び特
性の低下を防止し、さらには半導体素子の信頼性を向上
し得るという効果がある。
法によれば、上層の配線と下層の配線間の接触抵抗を低
減させることができ、それにより素子の駆動能力及び特
性の低下を防止し、さらには半導体素子の信頼性を向上
し得るという効果がある。
【００２７】また、耐熱性が優れ、不純物の拡散を防止
する働きをする金属バリヤー層を用いるため、半導体素
子の信頼性を向上し得るという効果がある。
する働きをする金属バリヤー層を用いるため、半導体素
子の信頼性を向上し得るという効果がある。
【００２８】さらに、第１層配線の上面と不純物層上面
とのコンタクト・ホールを同時に形成するため、工程数
を減らして半導体素子の生産性を向上し得るという効果
がある。
とのコンタクト・ホールを同時に形成するため、工程数
を減らして半導体素子の生産性を向上し得るという効果
がある。
【００２９】そして、比較的低温でアニーリングを施す
ため、半導体素子の特性が変化されることを防止して半
導体素子の信頼性を向上し得るという効果がある。ま
た、湿式食刻を行うため、工程が容易になるという効果
がある。
ため、半導体素子の特性が変化されることを防止して半
導体素子の信頼性を向上し得るという効果がある。ま
た、湿式食刻を行うため、工程が容易になるという効果
がある。
【図１】本発明に係る多層配線を有する素子の製造方法
を示す工程縦断面図である。
を示す工程縦断面図である。
【図２】従来の多層配線を有する素子の製造方法を示す
工程縦断面図である。
工程縦断面図である。
１ 半導体基板 ２ 素子分離領域 ３ 絶縁層 ４ 第１導電膜 ４ａ ポリシリコン層 ４ｂ シリサイド層、タングステンシリサイド層 ４ｃ 第１層配線 ５ 保護膜 ６ スペーサ ７ 不純物層、拡散層 ８ 層間絶縁膜 ９ バリヤー層、密着層 １０ 金属層、タングステン １１ 第２導電膜 １１ａ 第２層配線 ２１ 金属バリヤー層、チタニウム膜 ２１ａ シリサイドバリヤー層、チタニウムシリサイド
膜
膜
Claims (5)
- 【請求項１】 多層配線を有する素子の製造方法であっ
て、第１層配線及び不純物層の上部にコンタクト・ホー
ルをそれぞれ食刻形成する工程の前に、 １）全面に金属バリヤー層を堆積する工程； ２）前記基板をアニーリングする工程； ３）前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程を行うことを特徴とする多層配線
を有する素子の製造方法。 - 【請求項２】 多層配線を有する半導体基板の製造方法
であって、 １）半導体基板の上面にポリシリコン層及びシリサイド
層の２層を含む第１層配線を形成する工程； ２）全面に絶縁層を堆積し、エッチバックして、スペー
サを形成する工程； ３）前記半導体基板上の所定の部位に不純物層を形成す
る工程； ４）全面に金属バリヤー層を堆積する工程； ５）前記半導体基板をアニーリングし、前記不純物層及
び第１層配線の上面に位置する金属バリヤー層をそれぞ
れシリサイド化して、シリサイド層をそれぞれ所定の領
域に形成する工程； ６）前記第１層配線及び不純物層の上面以外の金属バリ
ヤー層を除去する工程； ７）全面に層間絶縁膜を形成する工程； ８）前記の第１層配線及び不純物層の上部にコンタクト
・ホールをそれぞれ食刻形成する工程； ９）それらコンタクト・ホールの内壁面及び底面にバリ
ヤー層を形成する工程； １０）前記の各コンタクト・ホール内部に金属を充填し
て金属層を形成する工程；そして １１）それら金属層上面に第２層配線をそれぞれ形成す
る工程を順次行うことを特徴とする、請求項１記載の方
法。 - 【請求項３】 前記金属バリヤー層が、チタニウム又は
窒化チタニウム膜からなる、請求項１又は２記載の方
法。 - 【請求項４】 前記第１層配線及び不純物層の上部にコ
ンタクト・ホールをそれぞれ食刻形成する工程が、前記
不純物層上面の層間絶縁膜を前記不純物層上面の金属バ
リヤー層が露出されるまでジャストエッチングする工程
である、請求項１〜３のいずれか１項記載の方法。 - 【請求項５】 前記第１層配線及び不純物層の上面以外
の金属バリヤー層を除去する工程が、ＮＨ4ＯＨ及びＨ2
Ｏ2からなる群から選ばれるエッチング溶液を用いる湿
式エッチング法による除去工程である、請求項１〜４の
いずれか１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3574/1998 | 1998-02-07 | ||
| KR1019980003574A KR19990069370A (ko) | 1998-02-07 | 1998-02-07 | 반도체 소자의 배선형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238800A true JPH11238800A (ja) | 1999-08-31 |
Family
ID=19532683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10230408A Pending JPH11238800A (ja) | 1998-02-07 | 1998-08-17 | 多層配線を有する素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11238800A (ja) |
| KR (1) | KR19990069370A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341583B1 (ko) * | 1999-12-22 | 2002-06-22 | 박종섭 | 콘택 저항 감소를 위한 반도체소자 제조방법 |
| KR100428623B1 (ko) * | 2001-11-02 | 2004-04-28 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100863130B1 (ko) * | 2002-07-19 | 2008-10-15 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선 형성방법 |
-
1998
- 1998-02-07 KR KR1019980003574A patent/KR19990069370A/ko not_active Application Discontinuation
- 1998-08-17 JP JP10230408A patent/JPH11238800A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990069370A (ko) | 1999-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6103610A (en) | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture | |
| JPH07135317A (ja) | 自己整合型シリサイドゲート | |
| JPH0529254A (ja) | 配線形成方法 | |
| JPH0817925A (ja) | 半導体装置とその製法 | |
| US6246120B1 (en) | Sidewalls for guiding the via etch | |
| JPH11261063A (ja) | 半導体装置の製造方法 | |
| US6541373B2 (en) | Manufacture method for semiconductor with small variation in MOS threshold voltage | |
| JPH10270380A (ja) | 半導体装置 | |
| JPH11238800A (ja) | 多層配線を有する素子の製造方法 | |
| US5391519A (en) | Method for increasing pad bonding of an IC (1) | |
| KR20050070803A (ko) | 반도체 소자의 실리사이드 형성방법 | |
| JPH09321280A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH08321591A (ja) | 半導体装置及びその製造方法 | |
| JP2966647B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09326490A (ja) | 半導体装置の製法 | |
| KR100328826B1 (ko) | 반도체 소자의 배선형성방법 | |
| KR960011816B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| KR940004419B1 (ko) | Mos형 반도체장치 및 그 제조방법 | |
| JP2932549B2 (ja) | 半導体メモリの製造方法 | |
| KR100252915B1 (ko) | 반도체소자의 배선구조 및 형성방법 | |
| JPH07183515A (ja) | 半導体装置の製造方法 | |
| JPH05335426A (ja) | 半導体装置及びその製造方法 | |
| JPH01106468A (ja) | 半導体装置およびその製造方法 | |
| JPH07240461A (ja) | 半導体装置の製造方法 | |
| JPH0786583A (ja) | 半導体装置とその製造方法 |