JPH05335426A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05335426A JPH05335426A JP4163726A JP16372692A JPH05335426A JP H05335426 A JPH05335426 A JP H05335426A JP 4163726 A JP4163726 A JP 4163726A JP 16372692 A JP16372692 A JP 16372692A JP H05335426 A JPH05335426 A JP H05335426A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 シリコン半導体表面の自然酸化膜によるコン
タクト抵抗の増大及びコンタクト孔側壁に形成された段
差による金属配線の段切れを防止した半導体装置及びそ
の製造方法を提供する。 【構成】 半導体基板１０上には、ＣＶＤＳｉＯ2 膜
２、４と表面が平坦化されたＢＰＳＧ膜２１、４１の積
層絶縁膜が形成されている。最上層のＢＰＳＧ膜４１に
バリアメタル８を施したＡｌ配線９を形成する場合に、
この配線と半導体基板１０のＮ＋領域１０２とを電気接
続するためにこの積層絶縁膜にコンタクト孔を形成する
が、その側壁のエッチングされ易いＢＰＳＧ膜２１は、
予めこの側壁から除いておく。このようにすれば、エッ
チングされ難いＳｉＯ2 膜４１は、コンタクト孔内に突
出しないので、配線の段切れは生じない。
タクト抵抗の増大及びコンタクト孔側壁に形成された段
差による金属配線の段切れを防止した半導体装置及びそ
の製造方法を提供する。 【構成】 半導体基板１０上には、ＣＶＤＳｉＯ2 膜
２、４と表面が平坦化されたＢＰＳＧ膜２１、４１の積
層絶縁膜が形成されている。最上層のＢＰＳＧ膜４１に
バリアメタル８を施したＡｌ配線９を形成する場合に、
この配線と半導体基板１０のＮ＋領域１０２とを電気接
続するためにこの積層絶縁膜にコンタクト孔を形成する
が、その側壁のエッチングされ易いＢＰＳＧ膜２１は、
予めこの側壁から除いておく。このようにすれば、エッ
チングされ難いＳｉＯ2 膜４１は、コンタクト孔内に突
出しないので、配線の段切れは生じない。
Description
【０００１】
【産業上の利用分野】本発明は、コンタクト特性の良い
配線構造を備えた半導体装置及びその製造方法に関す
る。
配線構造を備えた半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの半導体装置の高集積
化、微細化が進むにしたがって配線も２層、３層などの
多層構造が多用されるようになっている。従来の配線構
造を備えた半導体装置について、ゲ−ト電極とＶss線が
互いに別の層で構成されているＳＲＡＭ（Static Rando
m Access Memory)を参照して説明する。図９乃至図１１
は、その製造工程の断面図である。Ｎ型シリコン半導体
基板１０には、Ｐウエル１０１が設けられており、その
中にソ−ス／ドレイン領域１０２が形成されている。こ
の半導体基板１０の上にゲ−ト酸化膜を介してメモリ素
子を構成するポリシリコンのゲ−ト電極１を形成した
後、ＣＶＤ(Chemical Vapour Deposition)法などによる
ＳｉＯ2 絶縁膜２を半導体基板１０上に堆積する。つい
で、ＢＰＳＧ(Boron Phospharus Silicate Glass) 膜２
１をこの上に堆積し、これをメルト処理してＢＰＳＧ膜
を平坦化する。まず、ＰＳＧ(Phospho-silicate Glass)
膜（図示せず）をこのＢＰＳＧ膜の上に堆積させてから
８５０〜９００℃程度の温度で加熱し、不純物の外方拡
散をＰＳＧ膜で防ぎながらメルト処理を行う。この後Ｐ
ＳＧ膜は除去する。
化、微細化が進むにしたがって配線も２層、３層などの
多層構造が多用されるようになっている。従来の配線構
造を備えた半導体装置について、ゲ−ト電極とＶss線が
互いに別の層で構成されているＳＲＡＭ（Static Rando
m Access Memory)を参照して説明する。図９乃至図１１
は、その製造工程の断面図である。Ｎ型シリコン半導体
基板１０には、Ｐウエル１０１が設けられており、その
中にソ−ス／ドレイン領域１０２が形成されている。こ
の半導体基板１０の上にゲ−ト酸化膜を介してメモリ素
子を構成するポリシリコンのゲ−ト電極１を形成した
後、ＣＶＤ(Chemical Vapour Deposition)法などによる
ＳｉＯ2 絶縁膜２を半導体基板１０上に堆積する。つい
で、ＢＰＳＧ(Boron Phospharus Silicate Glass) 膜２
１をこの上に堆積し、これをメルト処理してＢＰＳＧ膜
を平坦化する。まず、ＰＳＧ(Phospho-silicate Glass)
膜（図示せず）をこのＢＰＳＧ膜の上に堆積させてから
８５０〜９００℃程度の温度で加熱し、不純物の外方拡
散をＰＳＧ膜で防ぎながらメルト処理を行う。この後Ｐ
ＳＧ膜は除去する。
【０００３】つぎに、平坦化したＢＰＳＧ膜２１の上
に、ＭｏＳｉ2 などの低抵抗の高融点金属のシリサイド
を蒸着法など周知の技術で堆積し、これを選択的にエッ
チング除去してシリサイド配線であるＶss線３を形成す
る（図９）。ついで、このＶss線３およびＢＰＳＧ膜２
１の上に、例えば、ＣＶＤなどによりＳｉＯ2 絶縁膜４
を形成する。その後、この上に再びＢＰＳＧ膜４１を形
成し、このＢＰＳＧ膜４１は、前記の方法でメルト処理
して表面を平坦化する。ついで、ＢＰＳＧ膜４１の上に
フォトレジストを堆積させ、パタ−ニングしてマスク５
を形成する。そして、このマスクを用い、リソグラフィ
技術によりＢＰＳＧ膜４１にコンタクト孔７を形成し、
その底面にＳｉＯ2 絶縁膜４を露出させる（図１０）。
その後ケミカルドライエッチング（ＣＤＥ）によりコン
タクトテ−パを取付けてから、反応性イオンエッチング
（ＲＩＥ）によりコンタクト孔７を掘下げて、半導体基
板１０の素子領域の所定の領域、例えば、ソ−ス／ドレ
インＮ＋領域１０２を露出させる。その後、フォトレジ
ストマスク５を除去する。
に、ＭｏＳｉ2 などの低抵抗の高融点金属のシリサイド
を蒸着法など周知の技術で堆積し、これを選択的にエッ
チング除去してシリサイド配線であるＶss線３を形成す
る（図９）。ついで、このＶss線３およびＢＰＳＧ膜２
１の上に、例えば、ＣＶＤなどによりＳｉＯ2 絶縁膜４
を形成する。その後、この上に再びＢＰＳＧ膜４１を形
成し、このＢＰＳＧ膜４１は、前記の方法でメルト処理
して表面を平坦化する。ついで、ＢＰＳＧ膜４１の上に
フォトレジストを堆積させ、パタ−ニングしてマスク５
を形成する。そして、このマスクを用い、リソグラフィ
技術によりＢＰＳＧ膜４１にコンタクト孔７を形成し、
その底面にＳｉＯ2 絶縁膜４を露出させる（図１０）。
その後ケミカルドライエッチング（ＣＤＥ）によりコン
タクトテ−パを取付けてから、反応性イオンエッチング
（ＲＩＥ）によりコンタクト孔７を掘下げて、半導体基
板１０の素子領域の所定の領域、例えば、ソ−ス／ドレ
インＮ＋領域１０２を露出させる。その後、フォトレジ
ストマスク５を除去する。
【０００４】ついで、露出した半導体基板１０表面の自
然酸化膜を除去するために弗酸系の薬品で処理を行って
から、Ｔｉ／ＴｉＮのようなバリアメタルおよびＡｌの
ような金属をＢＰＳＧ膜４１およびコンタクト孔７内に
スパッタリングなどの周知の技術により堆積させ、これ
らをパタ−ニングしてバリアメタル層８および金属配線
９を形成する。これにより半導体基板１０の素子領域の
所定の領域は、Ａｌなどの金属配線とコンタクトができ
る。
然酸化膜を除去するために弗酸系の薬品で処理を行って
から、Ｔｉ／ＴｉＮのようなバリアメタルおよびＡｌの
ような金属をＢＰＳＧ膜４１およびコンタクト孔７内に
スパッタリングなどの周知の技術により堆積させ、これ
らをパタ−ニングしてバリアメタル層８および金属配線
９を形成する。これにより半導体基板１０の素子領域の
所定の領域は、Ａｌなどの金属配線とコンタクトができ
る。
【０００５】
【発明が解決しようとする課題】例えば、Ｖss線の様に
低抵抗であることが要求される場合に、配線としては、
ＭｏＳｉ2 やＷＳｉ2 などの高融点金属のシリサイドを
使用する必要がある。配線スペ−スが十分取れないこと
やその材質などが原因になって、高融点金属のシリサイ
ドはＣＤＥ法でパタ−ニングすることは難しく、主とし
てＲＩＥによりエッチングを行っている。したがって、
下地に凹凸があると、エッチングの残しが生じてしまう
ので、それを防止するために従来は下地を平坦化しなけ
ればならなかった。その結果、Ｖss線をゲ−ト電極より
１つ上のレイヤ（層）で構成している前記従来例の場合
は、両者を同一のレイヤで構成しているものに比較して
メルト工程が一層分増えてしまうので、コンタクト開孔
のための膜厚が増加してそのアスペクト比が大きくな
り、エッチング処理などが難しくなったり、コンタクト
を形成することが困難になっている。
低抵抗であることが要求される場合に、配線としては、
ＭｏＳｉ2 やＷＳｉ2 などの高融点金属のシリサイドを
使用する必要がある。配線スペ−スが十分取れないこと
やその材質などが原因になって、高融点金属のシリサイ
ドはＣＤＥ法でパタ−ニングすることは難しく、主とし
てＲＩＥによりエッチングを行っている。したがって、
下地に凹凸があると、エッチングの残しが生じてしまう
ので、それを防止するために従来は下地を平坦化しなけ
ればならなかった。その結果、Ｖss線をゲ−ト電極より
１つ上のレイヤ（層）で構成している前記従来例の場合
は、両者を同一のレイヤで構成しているものに比較して
メルト工程が一層分増えてしまうので、コンタクト開孔
のための膜厚が増加してそのアスペクト比が大きくな
り、エッチング処理などが難しくなったり、コンタクト
を形成することが困難になっている。
【０００６】また、コンタクト孔７を開口した後も、金
属配線の下地として形成されるバリアメタルをコンタク
ト孔内の半導体基板表面にスパッタリングにより堆積さ
せるが、この場合には、半導体基板表面の自然酸化膜を
弗酸系の薬品で事前に除去しておく必要がある。しか
し、この処理を行うと、コンタクト孔７の底面だけでな
く、側面のＣＶＤＳｉＯ2 膜２、４や１層目のＢＰＳＧ
膜２１もエッチングされる。ところが、これらの材料に
は、エッチングされ易いものと、逆にエッチングされに
くいものとがある。図１１では、その表面を平坦化する
ＢＰＳＧ膜は、エッチングされ易すく、ＣＶＤＳｉＯ2
膜は、エッチングされ難い。このエッチング速度の違い
によってＢＰＳＧ膜３に横方向の溝が発生してしまう。
その結果、コンタクト孔７内にＳｉＯ2 膜４が突出した
形になるので、次工程において、バリアメタル８をスパ
ッタリングしたときにこの溝の部分で段切れが生じ、半
導体基板１０とのコンタクトが取れなくなってしまう。
このエッチング処理を止めれば、溝は発生しないが、自
然酸化膜が残るので、半導体基板とのコンタクトはやは
り取れなくなる。この事は、金属配線と半導体基板以外
とのコンタクトにも言えることであり、例えば、半導体
基板上に形成されたポリシリコンゲ−ト電極とその上に
形成された金属配線とのコンタクトにも同様な問題が生
じている。
属配線の下地として形成されるバリアメタルをコンタク
ト孔内の半導体基板表面にスパッタリングにより堆積さ
せるが、この場合には、半導体基板表面の自然酸化膜を
弗酸系の薬品で事前に除去しておく必要がある。しか
し、この処理を行うと、コンタクト孔７の底面だけでな
く、側面のＣＶＤＳｉＯ2 膜２、４や１層目のＢＰＳＧ
膜２１もエッチングされる。ところが、これらの材料に
は、エッチングされ易いものと、逆にエッチングされに
くいものとがある。図１１では、その表面を平坦化する
ＢＰＳＧ膜は、エッチングされ易すく、ＣＶＤＳｉＯ2
膜は、エッチングされ難い。このエッチング速度の違い
によってＢＰＳＧ膜３に横方向の溝が発生してしまう。
その結果、コンタクト孔７内にＳｉＯ2 膜４が突出した
形になるので、次工程において、バリアメタル８をスパ
ッタリングしたときにこの溝の部分で段切れが生じ、半
導体基板１０とのコンタクトが取れなくなってしまう。
このエッチング処理を止めれば、溝は発生しないが、自
然酸化膜が残るので、半導体基板とのコンタクトはやは
り取れなくなる。この事は、金属配線と半導体基板以外
とのコンタクトにも言えることであり、例えば、半導体
基板上に形成されたポリシリコンゲ−ト電極とその上に
形成された金属配線とのコンタクトにも同様な問題が生
じている。
【０００７】本発明は、以上の事情により成されたもの
であり、信頼性の高い金属配線のコンタクトを実現する
ために、シリコン半導体表面の自然酸化膜によるコンタ
クト抵抗の増大およびコンタクト孔側壁の段差による金
属配線の段切れを防止する半導体装置及びその製造方法
を提供する事を目的としている。
であり、信頼性の高い金属配線のコンタクトを実現する
ために、シリコン半導体表面の自然酸化膜によるコンタ
クト抵抗の増大およびコンタクト孔側壁の段差による金
属配線の段切れを防止する半導体装置及びその製造方法
を提供する事を目的としている。
【０００８】
【課題を解決するための手段】本発明は、金属配線の段
切れを防止するために、多層の絶縁膜が形成されている
半導体基板において、予めコンタクト孔を形成する部分
およびその周辺部分ににおいて、この多層の絶縁膜の中
のエッチング速度の速い、すなわち、エッチングされ易
い絶縁膜を除去しておくことに特徴がある。本発明の半
導体装置は、半導体基板と、前記半導体基板に形成さ
れ、半導体素子が形成される素子領域と、前記半導体基
板上に形成され、他の層よりもエッチング速度が速い絶
縁膜を少なくとも１層有する多層の層間絶縁膜と、前記
他の層よりもエッチング速度が速い絶縁膜は、その側壁
に露出しておらず、その底面に前記素子領域が露出する
ように前記多層の層間絶縁膜を貫通して形成されたコン
タクト孔と、前記多層の層間絶縁膜上に形成され、前記
コンタクト孔を通して前記素子領域の所定の領域と電気
的に接続している配線とを備えていることを第１の特徴
としている。前記層間絶縁膜の最上層は、表面が平坦化
された絶縁膜にすることができる。
切れを防止するために、多層の絶縁膜が形成されている
半導体基板において、予めコンタクト孔を形成する部分
およびその周辺部分ににおいて、この多層の絶縁膜の中
のエッチング速度の速い、すなわち、エッチングされ易
い絶縁膜を除去しておくことに特徴がある。本発明の半
導体装置は、半導体基板と、前記半導体基板に形成さ
れ、半導体素子が形成される素子領域と、前記半導体基
板上に形成され、他の層よりもエッチング速度が速い絶
縁膜を少なくとも１層有する多層の層間絶縁膜と、前記
他の層よりもエッチング速度が速い絶縁膜は、その側壁
に露出しておらず、その底面に前記素子領域が露出する
ように前記多層の層間絶縁膜を貫通して形成されたコン
タクト孔と、前記多層の層間絶縁膜上に形成され、前記
コンタクト孔を通して前記素子領域の所定の領域と電気
的に接続している配線とを備えていることを第１の特徴
としている。前記層間絶縁膜の最上層は、表面が平坦化
された絶縁膜にすることができる。
【０００９】また、半導体基板と、前記半導体基板に形
成され、少なくともポリシリコンゲ−ト又はポリシリコ
ン配線を有する半導体素子が形成される素子領域と、前
記半導体基板上に形成され、他の層よりもエッチング速
度が速い絶縁膜を少なくとも１層有する多層の層間絶縁
膜と、前記他の層よりもエッチング速度が速い絶縁膜は
その側壁に露出しておらず、その底面に前記ポリシリコ
ンゲ−トまたはポリシリコン配線が露出するように前記
多層の層間絶縁膜に貫通して形成されたコンタクト孔
と、前記層間絶縁膜上に形成され、前記コンタクト孔を
通して前記ポリシリコンゲ−ト又はポリシリコン配線と
電気的に接続している配線とを備えていることを第２の
特徴としている。前記配線は、バリヤメタルを下地層と
するアルミニウム膜を用いることができる。前記半導体
基板には、スタテックＲＡＭを形成することが可能であ
る。
成され、少なくともポリシリコンゲ−ト又はポリシリコ
ン配線を有する半導体素子が形成される素子領域と、前
記半導体基板上に形成され、他の層よりもエッチング速
度が速い絶縁膜を少なくとも１層有する多層の層間絶縁
膜と、前記他の層よりもエッチング速度が速い絶縁膜は
その側壁に露出しておらず、その底面に前記ポリシリコ
ンゲ−トまたはポリシリコン配線が露出するように前記
多層の層間絶縁膜に貫通して形成されたコンタクト孔
と、前記層間絶縁膜上に形成され、前記コンタクト孔を
通して前記ポリシリコンゲ−ト又はポリシリコン配線と
電気的に接続している配線とを備えていることを第２の
特徴としている。前記配線は、バリヤメタルを下地層と
するアルミニウム膜を用いることができる。前記半導体
基板には、スタテックＲＡＭを形成することが可能であ
る。
【００１０】本発明の半導体装置の製造方法は、半導体
基板に、半導体素子が形成される素子領域を形成する工
程と、他の層よりもエッチング速度が速い絶縁膜を少な
くとも１層有する多層の層間絶縁膜を前記半導体基板上
に形成する工程と、前記他の層よりもエッチング速度が
速い絶縁膜はその側壁に露出しておらず、その底面に前
記素子領域が露出するように、前記多層の層間絶縁膜に
貫通してコンタクト孔を形成すると、前記表面が平坦化
された絶縁膜上に形成され、前記コンタクト孔を通して
前記素子領域の所定の領域と電気接続している配線を形
成する工程とを備えていることを第１の特徴としてい
る。
基板に、半導体素子が形成される素子領域を形成する工
程と、他の層よりもエッチング速度が速い絶縁膜を少な
くとも１層有する多層の層間絶縁膜を前記半導体基板上
に形成する工程と、前記他の層よりもエッチング速度が
速い絶縁膜はその側壁に露出しておらず、その底面に前
記素子領域が露出するように、前記多層の層間絶縁膜に
貫通してコンタクト孔を形成すると、前記表面が平坦化
された絶縁膜上に形成され、前記コンタクト孔を通して
前記素子領域の所定の領域と電気接続している配線を形
成する工程とを備えていることを第１の特徴としてい
る。
【００１１】さらに、半導体基板の素子領域に半導体素
子を形成する工程と、前記半導体基板上に第１の絶縁膜
を形成する工程と、前記半導体基板上に前記第１の絶縁
膜よりエッチング速度の速い第２の絶縁膜を形成する工
程と、前記第２の絶縁膜のコンタクト孔形成領域および
その周辺を含む部分を除去する工程と、前記第２の絶縁
膜の上に第３の絶縁膜を形成する工程と、前記第３の絶
縁膜の上に表面が平坦化された第４の絶縁膜を形成する
工程と、前記コンタクト形成領域を含み、前記第１乃至
第４の絶縁膜を貫通するコンタクト孔を形成する工程
と、前記表面が平坦化された第４の絶縁膜の上に、前記
コンタクト孔内に延在する配線を形成する工程とを備え
ていることを第２の特徴としている。前記半導体素子
は、ポリシリコンゲ−ト又はポリシリコン配線を備えて
おり、その場合に、前記コンタクト孔の底面には、前記
素子領域内の所定の領域、ポリシリコンゲ−ト、ポリシ
リコン配線のいずれかが露出しており、前記配線は、こ
の露出している領域と電気的に接続している事を特徴と
している。
子を形成する工程と、前記半導体基板上に第１の絶縁膜
を形成する工程と、前記半導体基板上に前記第１の絶縁
膜よりエッチング速度の速い第２の絶縁膜を形成する工
程と、前記第２の絶縁膜のコンタクト孔形成領域および
その周辺を含む部分を除去する工程と、前記第２の絶縁
膜の上に第３の絶縁膜を形成する工程と、前記第３の絶
縁膜の上に表面が平坦化された第４の絶縁膜を形成する
工程と、前記コンタクト形成領域を含み、前記第１乃至
第４の絶縁膜を貫通するコンタクト孔を形成する工程
と、前記表面が平坦化された第４の絶縁膜の上に、前記
コンタクト孔内に延在する配線を形成する工程とを備え
ていることを第２の特徴としている。前記半導体素子
は、ポリシリコンゲ−ト又はポリシリコン配線を備えて
おり、その場合に、前記コンタクト孔の底面には、前記
素子領域内の所定の領域、ポリシリコンゲ−ト、ポリシ
リコン配線のいずれかが露出しており、前記配線は、こ
の露出している領域と電気的に接続している事を特徴と
している。
【００１２】
【作用】半導体基板上に形成されている前記多層の絶縁
膜のコンタクト孔のアスペクト比が減少し、コンタクト
孔内の側壁には、エッチング速度の差から生じる溝が無
くなるので、自然酸化膜を除去するための弗酸系の薬品
による前処理が自由に行えるようになる。
膜のコンタクト孔のアスペクト比が減少し、コンタクト
孔内の側壁には、エッチング速度の差から生じる溝が無
くなるので、自然酸化膜を除去するための弗酸系の薬品
による前処理が自由に行えるようになる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図５により第１の実施例を説明す
る。図１は、半導体装置の配線部分の要部断面図、図２
〜図５は、その製造工程断面図である。図１は、例え
ば、ＳＲＡＭメモリのセル部分を示したものであり、Ｎ
型シリコン半導体基板１０に形成されている。半導体基
板１０には、Ｐウエル領域１０１が形成されており、メ
モリ素子はその中に形成される。Ｐウエル領域１０１に
は、ソ−ス／ドレイン領域となるＮ＋不純物拡散領域１
０２が形成されている。半導体基板１０の上には、Ｐウ
エル領域１０１内のＮ＋不純物拡散領域１０２の間に配
置されるように、ゲ−ト酸化膜を介してゲ−ト電極１が
形成されている。ゲ−ト電極１は、ＳｉＯ2 絶縁膜２に
被覆されており、このＳｉＯ2 絶縁膜２の上には、表面
が平坦化されたＢＰＳＧ膜２１が形成されている。この
ＢＰＳＧ膜２１の上には、Ｖss線となるＷＳｉ2 または
ＭｏＳｉ2 などの高融点金属のシリサイド膜３が形成さ
れている。このシリサイド膜３を被覆するように、ＢＰ
ＳＧ膜２１の上にＳｉＯ2 絶縁膜４が形成されている。
そして、この上に表面が平坦化されたＢＰＳＧ膜４１が
形成されている。
する。まず、図１乃至図５により第１の実施例を説明す
る。図１は、半導体装置の配線部分の要部断面図、図２
〜図５は、その製造工程断面図である。図１は、例え
ば、ＳＲＡＭメモリのセル部分を示したものであり、Ｎ
型シリコン半導体基板１０に形成されている。半導体基
板１０には、Ｐウエル領域１０１が形成されており、メ
モリ素子はその中に形成される。Ｐウエル領域１０１に
は、ソ−ス／ドレイン領域となるＮ＋不純物拡散領域１
０２が形成されている。半導体基板１０の上には、Ｐウ
エル領域１０１内のＮ＋不純物拡散領域１０２の間に配
置されるように、ゲ−ト酸化膜を介してゲ−ト電極１が
形成されている。ゲ−ト電極１は、ＳｉＯ2 絶縁膜２に
被覆されており、このＳｉＯ2 絶縁膜２の上には、表面
が平坦化されたＢＰＳＧ膜２１が形成されている。この
ＢＰＳＧ膜２１の上には、Ｖss線となるＷＳｉ2 または
ＭｏＳｉ2 などの高融点金属のシリサイド膜３が形成さ
れている。このシリサイド膜３を被覆するように、ＢＰ
ＳＧ膜２１の上にＳｉＯ2 絶縁膜４が形成されている。
そして、この上に表面が平坦化されたＢＰＳＧ膜４１が
形成されている。
【００１４】図の中央に形成されている所定のＮ＋不純
物拡散領域１０２は、その上の各絶縁膜２、２１、４、
４１にコンタクト孔７が形成されているので、部分的に
露出している。このコンタクト孔７の部分において、Ｓ
ｉＯ2 絶縁膜２、４は、間にＢＰＳＧ膜２１が介在せず
密着している。このコンタクト孔の部分には、予め、取
り除いてあるので、この様な構成が可能になる。図の最
上層、すなわち、ＢＰＳＧ膜４１の上にＴｉ／ＴｉＮの
複合層からなるバリアメタル８を介してＡｌ配線９を形
成している。ＢＰＳＧ膜３のコンタクト孔１１が形成さ
れている部分およびその周辺は、予め取除いてあるの
で、形成されるコンタクト孔１１のアスペクト比は小さ
く、また、従来の構造では、Ｎ＋不純物拡散領域１０２
上の自然酸化膜を取り除くために行なわれる弗酸系の薬
品によるＢＰＳＧ膜２１のエッチング溝は、本発明では
まったく発生しないので、配線の段切れは生じない。
物拡散領域１０２は、その上の各絶縁膜２、２１、４、
４１にコンタクト孔７が形成されているので、部分的に
露出している。このコンタクト孔７の部分において、Ｓ
ｉＯ2 絶縁膜２、４は、間にＢＰＳＧ膜２１が介在せず
密着している。このコンタクト孔の部分には、予め、取
り除いてあるので、この様な構成が可能になる。図の最
上層、すなわち、ＢＰＳＧ膜４１の上にＴｉ／ＴｉＮの
複合層からなるバリアメタル８を介してＡｌ配線９を形
成している。ＢＰＳＧ膜３のコンタクト孔１１が形成さ
れている部分およびその周辺は、予め取除いてあるの
で、形成されるコンタクト孔１１のアスペクト比は小さ
く、また、従来の構造では、Ｎ＋不純物拡散領域１０２
上の自然酸化膜を取り除くために行なわれる弗酸系の薬
品によるＢＰＳＧ膜２１のエッチング溝は、本発明では
まったく発生しないので、配線の段切れは生じない。
【００１５】次に、この半導体装置の製造方法について
説明する。Ｎ型シリコン半導体基板１０の所定の領域に
リンなどのＰ型不純物をイオン注入し、熱拡散してＰウ
エル１０１を形成する。このＰウエル１０１上にゲ−ト
酸化膜を介してポリシリコンからなるメモリ素子のゲ−
ト電極１を形成する。ついで、周知の方法を用いて、ゲ
−ト電極１間もしくは各ゲ−ト電極１の両側にソ−ス／
ドレイン領域となるＮ＋領域１０２を形成する。その
後、ＳｉＯ2 絶縁膜２を半導体基板１０上に堆積してゲ
−ト電極１を被覆する。そのあと、ＢＰＳＧ膜２１を堆
積し、これをメルト処理して平坦化する。まず、ＰＳＧ
膜をこのＢＰＳＧ膜２１の上に堆積させてから８５０〜
９００℃程度の温度で加熱し、不純物の外方拡散をＰＳ
Ｇ膜で防ぎながらメルト処理を行う。この後ＰＳＧ膜は
除去する（図２）。このＢＰＳＧ膜２１の上にフォトレ
ジストを塗布し、パタ−ニングしてコンタクト孔形成領
域の上に、この領域よりも幾分大きな開口部を有するフ
ォトレジスト膜５１を形成する。そして、このフォトレ
ジスト膜５１をマスクにしてＢＰＳＧ膜２１をＣＤＥな
どでエッチングし、コンタクト孔形成領域のＳｉＯ2 絶
縁膜２を部分的に露出する（図３）。
説明する。Ｎ型シリコン半導体基板１０の所定の領域に
リンなどのＰ型不純物をイオン注入し、熱拡散してＰウ
エル１０１を形成する。このＰウエル１０１上にゲ−ト
酸化膜を介してポリシリコンからなるメモリ素子のゲ−
ト電極１を形成する。ついで、周知の方法を用いて、ゲ
−ト電極１間もしくは各ゲ−ト電極１の両側にソ−ス／
ドレイン領域となるＮ＋領域１０２を形成する。その
後、ＳｉＯ2 絶縁膜２を半導体基板１０上に堆積してゲ
−ト電極１を被覆する。そのあと、ＢＰＳＧ膜２１を堆
積し、これをメルト処理して平坦化する。まず、ＰＳＧ
膜をこのＢＰＳＧ膜２１の上に堆積させてから８５０〜
９００℃程度の温度で加熱し、不純物の外方拡散をＰＳ
Ｇ膜で防ぎながらメルト処理を行う。この後ＰＳＧ膜は
除去する（図２）。このＢＰＳＧ膜２１の上にフォトレ
ジストを塗布し、パタ−ニングしてコンタクト孔形成領
域の上に、この領域よりも幾分大きな開口部を有するフ
ォトレジスト膜５１を形成する。そして、このフォトレ
ジスト膜５１をマスクにしてＢＰＳＧ膜２１をＣＤＥな
どでエッチングし、コンタクト孔形成領域のＳｉＯ2 絶
縁膜２を部分的に露出する（図３）。
【００１６】ついで、フォトレジスト膜５１を取り除い
てから、ＢＰＳＧ膜２１の上にＭｏＳｉ2 を蒸着などに
より堆積し、ＲＩＥなどによりパタ−ニングしてＶss線
用配線３を形成する。この後、ＢＰＳＧ膜２１および配
線３の上にＳｉＯ2 絶縁膜４をＬＰＣＶＤ法などにより
形成する。そして、この表面を平坦化するために、この
上に再びＢＰＳＧ膜４１を形成し、さらにこのＢＰＳＧ
膜４１を前記の方法でメルト処理して表面を平坦化する
（図４）。まず、ＰＳＧ膜（図示せず）をこのＢＰＳＧ
膜４１の上に堆積させてから８５０〜９００℃程度の温
度で加熱し、不純物の外方拡散をＰＳＧ膜で防ぎながら
メルト処理を行う。この後ＰＳＧ膜は除去する。つい
で、ＢＰＳＧ膜４１の上にフォトレジストを堆積させ、
パタ−ニングして、コンタクト孔形成領域の上にこの領
域とほぼ同じ大きさの開口部を有するマスク５２を形成
する。この後、このマスク５２を用い、ＢＰＳＧ膜４１
にＣＤＥなどによりコンタクトテ−パを取付けてから、
例えば、ＣＦ4 ／Ｈ2 もしくはＣＦＨ3 を用いたＲＩＥ
によりコンタクト孔を掘下げて、コンタクト孔７を形成
し、その底面に半導体基板１０のセル領域にあるソ−ス
／ドレイン領域となるＮ＋領域１０２を露出させる（図
５）。
てから、ＢＰＳＧ膜２１の上にＭｏＳｉ2 を蒸着などに
より堆積し、ＲＩＥなどによりパタ−ニングしてＶss線
用配線３を形成する。この後、ＢＰＳＧ膜２１および配
線３の上にＳｉＯ2 絶縁膜４をＬＰＣＶＤ法などにより
形成する。そして、この表面を平坦化するために、この
上に再びＢＰＳＧ膜４１を形成し、さらにこのＢＰＳＧ
膜４１を前記の方法でメルト処理して表面を平坦化する
（図４）。まず、ＰＳＧ膜（図示せず）をこのＢＰＳＧ
膜４１の上に堆積させてから８５０〜９００℃程度の温
度で加熱し、不純物の外方拡散をＰＳＧ膜で防ぎながら
メルト処理を行う。この後ＰＳＧ膜は除去する。つい
で、ＢＰＳＧ膜４１の上にフォトレジストを堆積させ、
パタ−ニングして、コンタクト孔形成領域の上にこの領
域とほぼ同じ大きさの開口部を有するマスク５２を形成
する。この後、このマスク５２を用い、ＢＰＳＧ膜４１
にＣＤＥなどによりコンタクトテ−パを取付けてから、
例えば、ＣＦ4 ／Ｈ2 もしくはＣＦＨ3 を用いたＲＩＥ
によりコンタクト孔を掘下げて、コンタクト孔７を形成
し、その底面に半導体基板１０のセル領域にあるソ−ス
／ドレイン領域となるＮ＋領域１０２を露出させる（図
５）。
【００１７】ついで、露出した半導体基板１０表面の自
然酸化膜を除去するために弗化アンモニウムのような弗
酸系の薬品で処理を行う。この処理をしてすぐ、例え
ば、Ｔｉ／ＴｉＮのようなバリアメタルおよびその上に
Ａｌなどの金属を、平坦化されたＢＰＳＧ膜４１の上お
よびコンタクト孔７内に、スパッタリングなどの周知の
技術により堆積させ、パタ−ニングしてバリアメタル層
８およびその上のＡｌ金属配線９を形成する。
然酸化膜を除去するために弗化アンモニウムのような弗
酸系の薬品で処理を行う。この処理をしてすぐ、例え
ば、Ｔｉ／ＴｉＮのようなバリアメタルおよびその上に
Ａｌなどの金属を、平坦化されたＢＰＳＧ膜４１の上お
よびコンタクト孔７内に、スパッタリングなどの周知の
技術により堆積させ、パタ−ニングしてバリアメタル層
８およびその上のＡｌ金属配線９を形成する。
【００１８】次に、図６乃至図８を参照して第２の実施
例を説明する。ここでもＳＲＡＭメモリを例にしている
が、このメモリは、とくに、高抵抗負荷型のＮＭＯＳ構
成のセルを用いており、高抵抗素子に換えて薄膜トラン
ジスタ（ＴＦＴ）を用いている。この場合は、半導体基
板の素子領域の所定の不純物領域と配線との接続および
セル素子のゲ−ト電極とＴＦＴトランジスタのゲ−ト電
極との接続について本発明を適用している。図６は、Ｓ
ＲＡＭメモリのセル部と周辺回路部の半導体基板の断面
図、図７は、半導体装置のセル部の断面図、図８は、半
導体装置の周辺回路部の断面図を示している。ここで、
本発明を適用することにより、どの様なコンタクト孔内
の金属配線も段切れが無く、安定して形成されることを
説明する。Ｎ型シリコン半導体基板１０においては、例
えば、セル部がＰウエル１０１に形成され、周辺回路部
がＮウエル１０３に形成される。Ｐウエル１０１には、
ＭＯＳＦＥＴのＮ＋ソ−ス／ドレイン領域１０２が形成
されており、Ｎウエル１０３にはＰ＋ソ−ス／ドレイン
領域１０４が形成されている。
例を説明する。ここでもＳＲＡＭメモリを例にしている
が、このメモリは、とくに、高抵抗負荷型のＮＭＯＳ構
成のセルを用いており、高抵抗素子に換えて薄膜トラン
ジスタ（ＴＦＴ）を用いている。この場合は、半導体基
板の素子領域の所定の不純物領域と配線との接続および
セル素子のゲ−ト電極とＴＦＴトランジスタのゲ−ト電
極との接続について本発明を適用している。図６は、Ｓ
ＲＡＭメモリのセル部と周辺回路部の半導体基板の断面
図、図７は、半導体装置のセル部の断面図、図８は、半
導体装置の周辺回路部の断面図を示している。ここで、
本発明を適用することにより、どの様なコンタクト孔内
の金属配線も段切れが無く、安定して形成されることを
説明する。Ｎ型シリコン半導体基板１０においては、例
えば、セル部がＰウエル１０１に形成され、周辺回路部
がＮウエル１０３に形成される。Ｐウエル１０１には、
ＭＯＳＦＥＴのＮ＋ソ−ス／ドレイン領域１０２が形成
されており、Ｎウエル１０３にはＰ＋ソ−ス／ドレイン
領域１０４が形成されている。
【００１９】周辺回路部は、Ｐウエルにも形成される。
半導体基板１０の表面には、両ウエル領域の間及びウエ
ル領域の所定の領域上に厚いフィ−ルド酸化膜１１が形
成されており、フィ−ルド酸化膜１１が形成されていな
い所定の領域は、ゲ−ト酸化膜を含む薄い酸化膜１２が
形成されている。従来ＳＲＡＭは、ＭＯＳＦＥＴに換え
て高抵抗ポリシリコン負荷型セルを用いていた。ポリシ
リコン素子は、セルを構成するＭＯＳＦＥＴの上に形成
するので、セルの専有面積を小さくすることが可能であ
った。この実施例は、高抵抗ポリシリコンに換えてＴＦ
Ｔ（Thin FilmTransistor) 素子を使用したものであ
る。これは、やはり、セルを構成するＭＯＳＦＥＴの上
に形成することができるので、セルの専有面積を小さく
できる。この半導体基板１０は、３層の層間絶縁膜が形
成されている。第１層目の層間絶縁膜は、ゲ−ト電極を
構成する第１層のポリシリコン膜１を被覆する。この層
間絶縁膜は、第１層のＣＶＤ法により形成されるＳｉＯ
2 絶縁膜２とその上に形成され、表面が平坦化処理され
た第１層のＢＰＳＧ膜２１からなる。
半導体基板１０の表面には、両ウエル領域の間及びウエ
ル領域の所定の領域上に厚いフィ−ルド酸化膜１１が形
成されており、フィ−ルド酸化膜１１が形成されていな
い所定の領域は、ゲ−ト酸化膜を含む薄い酸化膜１２が
形成されている。従来ＳＲＡＭは、ＭＯＳＦＥＴに換え
て高抵抗ポリシリコン負荷型セルを用いていた。ポリシ
リコン素子は、セルを構成するＭＯＳＦＥＴの上に形成
するので、セルの専有面積を小さくすることが可能であ
った。この実施例は、高抵抗ポリシリコンに換えてＴＦ
Ｔ（Thin FilmTransistor) 素子を使用したものであ
る。これは、やはり、セルを構成するＭＯＳＦＥＴの上
に形成することができるので、セルの専有面積を小さく
できる。この半導体基板１０は、３層の層間絶縁膜が形
成されている。第１層目の層間絶縁膜は、ゲ−ト電極を
構成する第１層のポリシリコン膜１を被覆する。この層
間絶縁膜は、第１層のＣＶＤ法により形成されるＳｉＯ
2 絶縁膜２とその上に形成され、表面が平坦化処理され
た第１層のＢＰＳＧ膜２１からなる。
【００２０】このＢＰＳＧ膜２１の上には第２層のポリ
シリコン膜３１が形成され、これを第２層目の層間絶縁
膜が被覆する。第２層目の層間絶縁膜は、第２層のＣＶ
Ｄ法により形成されるＳｉＯ2 絶縁膜４とその上に形成
され、表面が平坦化処理された第２層のＢＰＳＧ膜４１
からなる。このＢＰＳＧ膜４１の上には、前述したＴＦ
Ｔ素子が形成される。ポリシリコンからなるＴＦＴゲ−
ト１３は、ＢＰＳＧ膜４１上に形成され、ＴＦＴゲ−ト
酸化膜１４は、ＢＰＳＧ膜４１とＴＦＴゲ−ト１３の上
に形成され、さらに、ＴＦＴゲ−ト１３と重なるように
ポリシリコンからなるＴＦＴチャネル層１５が形成され
る。ＴＦＴ素子は、第３層目の層間絶縁膜によって被覆
される。第３層目の層間絶縁膜は、第３層のＣＶＤ法に
より形成されるＳｉＯ2 絶縁膜６とその上に形成され、
表面が平坦化処理された第３層のＢＰＳＧ膜６１からな
る。このＢＰＳＧ膜６１の上に、例えば、Ｔｉ／ＴｉＮ
をバリアメタル８とする下地の上にＡｌ配線９を施した
配線パタ−ンを形成する。このＡｌ配線とその下に形成
されている第２層のポリシリコン膜３１、ゲ−ト電極
１、ソ−ス／ドレイン領域１０４とにコンタクトをとる
ためにコンタクト孔７１、７２、７３を形成し、その中
に前記配線を施している。
シリコン膜３１が形成され、これを第２層目の層間絶縁
膜が被覆する。第２層目の層間絶縁膜は、第２層のＣＶ
Ｄ法により形成されるＳｉＯ2 絶縁膜４とその上に形成
され、表面が平坦化処理された第２層のＢＰＳＧ膜４１
からなる。このＢＰＳＧ膜４１の上には、前述したＴＦ
Ｔ素子が形成される。ポリシリコンからなるＴＦＴゲ−
ト１３は、ＢＰＳＧ膜４１上に形成され、ＴＦＴゲ−ト
酸化膜１４は、ＢＰＳＧ膜４１とＴＦＴゲ−ト１３の上
に形成され、さらに、ＴＦＴゲ−ト１３と重なるように
ポリシリコンからなるＴＦＴチャネル層１５が形成され
る。ＴＦＴ素子は、第３層目の層間絶縁膜によって被覆
される。第３層目の層間絶縁膜は、第３層のＣＶＤ法に
より形成されるＳｉＯ2 絶縁膜６とその上に形成され、
表面が平坦化処理された第３層のＢＰＳＧ膜６１からな
る。このＢＰＳＧ膜６１の上に、例えば、Ｔｉ／ＴｉＮ
をバリアメタル８とする下地の上にＡｌ配線９を施した
配線パタ−ンを形成する。このＡｌ配線とその下に形成
されている第２層のポリシリコン膜３１、ゲ−ト電極
１、ソ−ス／ドレイン領域１０４とにコンタクトをとる
ためにコンタクト孔７１、７２、７３を形成し、その中
に前記配線を施している。
【００２１】これらコンタクト孔は、いずれもその周辺
部分においてＢＰＳＧ膜２１、４１が存在していないの
で、Ａｌ配線は、コンタクト孔内において段切れが発生
せずに安定したコンタクトが実現できる。第２層のポリ
シリコン膜３１とソ−ス／ドレイン領域１０２とのコン
タクトには、本発明を適用する余地はなく、また、ＴＦ
Ｔ素子のＴＦＴゲ−ト１３と第１層のポリシリコン膜の
ゲ−ト電極１とのコンタクトに形成されるコンタクト孔
にもやはりエッチング処理による溝が形成されるので、
ＴＦＴゲ−ト１３のコンタクト孔内での段切れが心配さ
れるが、ポリシリコンは、低圧のＣＶＤにより形成され
るため、たとえ、コンタクト孔に溝が形成されてもポリ
シリコンは、その中まで十分入り込むので、本発明を適
用する必要はない。前述した実施例では、Ｎ型半導体基
板を用いこれに設けたＰウエルにＮＭＯＳＦＥＴを形成
したメモリ素子を備えたＳＲＡＭメモリを例にして説明
したが、当然、Ｎウエルを形成したＰ型半導体基板のＮ
ウエルにＰＭＯＳＦＥＴを形成したものを用いても良
い。また、ウエル領域を使用せず、Ｎ型又はＰ型半導体
基板にＰＭＯＳ又はＮＭＯＳＦＥＴを直接形成すること
もできる。
部分においてＢＰＳＧ膜２１、４１が存在していないの
で、Ａｌ配線は、コンタクト孔内において段切れが発生
せずに安定したコンタクトが実現できる。第２層のポリ
シリコン膜３１とソ−ス／ドレイン領域１０２とのコン
タクトには、本発明を適用する余地はなく、また、ＴＦ
Ｔ素子のＴＦＴゲ−ト１３と第１層のポリシリコン膜の
ゲ−ト電極１とのコンタクトに形成されるコンタクト孔
にもやはりエッチング処理による溝が形成されるので、
ＴＦＴゲ−ト１３のコンタクト孔内での段切れが心配さ
れるが、ポリシリコンは、低圧のＣＶＤにより形成され
るため、たとえ、コンタクト孔に溝が形成されてもポリ
シリコンは、その中まで十分入り込むので、本発明を適
用する必要はない。前述した実施例では、Ｎ型半導体基
板を用いこれに設けたＰウエルにＮＭＯＳＦＥＴを形成
したメモリ素子を備えたＳＲＡＭメモリを例にして説明
したが、当然、Ｎウエルを形成したＰ型半導体基板のＮ
ウエルにＰＭＯＳＦＥＴを形成したものを用いても良
い。また、ウエル領域を使用せず、Ｎ型又はＰ型半導体
基板にＰＭＯＳ又はＮＭＯＳＦＥＴを直接形成すること
もできる。
【００２２】半導体基板に形成される集積回路は、ＳＲ
ＡＭ、ＤＲＡＭなどのメモリに限らず、マイクロプロセ
ッサなどの論理回路などにも適用できることは可能であ
る。実施例に示したＶss線に用いる配線は、ＭｏＳｉ2
やＷＳｉ2 に限らず、ＴａＳｉ2 、ＴｉＳｉ2 などのシ
リサイドを用いることが可能であり、さらに、Ｗ、Ｍｏ
などの高融点金属を用いることも可能である。シリコン
基板やポリシリコンなどの表面に形成された自然酸化膜
を取り除く弗酸系の薬品は、例えば、弗酸や弗化アンモ
ニウムなどが用いられる。以上の実施例においてＡｌな
どの金属配線には、バリアメタル層を下地に形成してい
るが、本発明は、バリアメタルを用いないものや半導体
基板との接触部分にのみバリアメタルを形成する配線な
どが可能である。また、多層に形成された層間絶縁膜に
配置される他の層よりもエッチング速度の速い絶縁膜と
してＢＰＳＧ膜が実施例に記載されているが、その基準
となるエッチング速度の遅い絶縁膜は、ＣＶＤＳｉＯ2
膜の他に、これよりエッチング速度の遅い熱酸化による
ＳｉＯ2 膜やさらにもっと遅いＳｉ3 Ｎ4 膜を使うこと
ができる。
ＡＭ、ＤＲＡＭなどのメモリに限らず、マイクロプロセ
ッサなどの論理回路などにも適用できることは可能であ
る。実施例に示したＶss線に用いる配線は、ＭｏＳｉ2
やＷＳｉ2 に限らず、ＴａＳｉ2 、ＴｉＳｉ2 などのシ
リサイドを用いることが可能であり、さらに、Ｗ、Ｍｏ
などの高融点金属を用いることも可能である。シリコン
基板やポリシリコンなどの表面に形成された自然酸化膜
を取り除く弗酸系の薬品は、例えば、弗酸や弗化アンモ
ニウムなどが用いられる。以上の実施例においてＡｌな
どの金属配線には、バリアメタル層を下地に形成してい
るが、本発明は、バリアメタルを用いないものや半導体
基板との接触部分にのみバリアメタルを形成する配線な
どが可能である。また、多層に形成された層間絶縁膜に
配置される他の層よりもエッチング速度の速い絶縁膜と
してＢＰＳＧ膜が実施例に記載されているが、その基準
となるエッチング速度の遅い絶縁膜は、ＣＶＤＳｉＯ2
膜の他に、これよりエッチング速度の遅い熱酸化による
ＳｉＯ2 膜やさらにもっと遅いＳｉ3 Ｎ4 膜を使うこと
ができる。
【００２３】前述した図１のコンタクト孔を例にする
と、ＢＰＳＧ膜３がエッチングした膜厚の分だけコンタ
クト孔が浅くなったので、そのアスペクト比は、コンタ
クトサイズが０．８μｍ径の場合、約１．５から１．２
〜０．９へと改善される。その結果、コンタクト抵抗の
低減と信頼性の向上が期待できる。
と、ＢＰＳＧ膜３がエッチングした膜厚の分だけコンタ
クト孔が浅くなったので、そのアスペクト比は、コンタ
クトサイズが０．８μｍ径の場合、約１．５から１．２
〜０．９へと改善される。その結果、コンタクト抵抗の
低減と信頼性の向上が期待できる。
【００２４】
【発明の効果】本発明は、以上のような構成によりコン
タクト孔およびその近辺にはエッチング速度の速い絶縁
膜が存在しないので、コンタクト孔のアスペクト比が小
さくなると共に、コンタクト孔内に形成される配線に段
切れが生じない。
タクト孔およびその近辺にはエッチング速度の速い絶縁
膜が存在しないので、コンタクト孔のアスペクト比が小
さくなると共に、コンタクト孔内に形成される配線に段
切れが生じない。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第２の実施例の半導体装置の半導体基板の断面
図。
図。
【図７】第２の実施例の半導体装置のセル部の断面図。
【図８】第２の実施例の半導体装置の周辺回路部の断面
図。
図。
【図９】従来の半導体装置の製造工程断面図。
【図１０】従来の半導体装置の製造工程断面図。
【図１１】従来の半導体装置の製造工程断面図。
１ ポリシリコンゲ−ト電極 ２、４、６ ＳｉＯ2 絶縁膜膜 ２１、４１、６１ ＢＰＳＧ膜 ３ Ｖss線 ５、５１、５２ フォトレジスト膜 ７、７１、７２、７３ コンタクト孔 ８ バリアメタル層 ９ Ａｌ配線 １０ シリコン基板 １１ フィ−ルド酸化膜 １２ 薄い酸化膜 １３ ＴＦＴゲ−ト １４ ＴＦＴゲ−ト酸化膜 １５ ＴＦＴチャネル層 １０１ Ｐウエル １０２ Ｎ＋ソ−ス／ドレイン領域 １０３ Ｎウエル １０４ Ｐ＋ソ−ス／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、半導体素子が形成される素
子領域と、 前記半導体基板上に形成され、他の層よりもエッチング
速度が速い絶縁膜を少なくとも１層有する多層の層間絶
縁膜と、 前記多層の層間絶縁膜の前記他の層よりもエッチング速
度が速い絶縁膜は、その側壁に露出しておらず、その底
面に前記素子領域が露出するように前記多層の層間絶縁
膜に形成されたコンタクト孔と、 前記多層の層間絶縁膜上に形成され、前記多層の層間絶
縁膜に形成された前記コンタクト孔を通して前記素子領
域の所定の領域と電気的に接続している配線とを備えて
いることを特徴とする半導体装置。 - 【請求項２】 前記多層の層間絶縁膜の最上層は、表面
が平坦化された絶縁膜であることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板に形成され、少なくともポリシリコンゲ
−ト又はポリシリコン配線を有する半導体素子が形成さ
れる素子領域と、 前記半導体基板上に形成され、他の層よりもエッチング
速度が速い絶縁膜を少なくとも１層有する多層の層間絶
縁膜と、 前記多層の層間絶縁膜の前記他の層よりもエッチング速
度が速い絶縁膜は、その側壁に露出しておらず、その底
面に前記ポリシリコンゲ−ト又はポリシリコン配線が露
出するように前記多層の層間絶縁膜に形成されたコンタ
クト孔と、 前記多層の層間絶縁膜上に形成され、前記多層の層間絶
縁膜に形成された前記コンタクト孔を通して前記ポリシ
リコンゲ−ト又はポリシリコン配線と電気的に接続して
いる配線とを備えていることを特徴とする半導体装置。 - 【請求項４】 前記配線は、バリヤメタルを下地層とす
るアルミニウム膜からなることを特徴とする請求項１乃
至請求項３のいずれかに記載の半導体装置。 - 【請求項５】 前記半導体基板には、スタテックＲＡＭ
が形成されていることを特徴とする請求項１乃至請求項
４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板に、半導体素子が形成される
素子領域を形成する工程と、 他の層よりもエッチング速度が速い絶縁膜を少なくとも
１層有する多層の層間絶縁膜を前記半導体基板上に形成
する工程と、 前記他の層よりもエッチング速度が速い絶縁膜はその側
壁に露出しておらず、その底面に前記素子領域が露出す
るように、前記多層の層間絶縁膜にコンタクト孔を形成
する工程と、 前記多層の層間絶縁膜上に形成され、前記多層の層間絶
縁膜に形成された前記コンタクト孔を通して前記素子領
域の所定の領域と電気的に接続している配線を形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。 - 【請求項７】 半導体基板の素子領域に半導体素子を形
成する工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記半導体基板上に前記第１の絶縁膜よりエッチング速
度の速い第２の絶縁膜を形成する工程と、 前記第２の絶縁膜のコンタクト孔形成領域及びその周辺
を含む部分を除去する工程と、 前記第２の絶縁膜の上に第３の絶縁膜を形成する工程
と、 前記第３の絶縁膜の上に表面が平坦化された第４の絶縁
膜を形成する工程と、 前記コンタクト形成領域を含み、前記第１乃至第４の絶
縁膜を貫通するコンタクト孔を形成する工程と、 前記表面が平坦化された第４の絶縁膜の上に、前記コン
タクト孔内に延在する配線を形成する工程とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 前記半導体素子は、ポリシリコンゲ−ト
又はポリシリコン配線を備え、かつ、前記コンタクト孔
の底面には、前記素子領域内の所定の領域、ポリシリコ
ンゲ−ト又はポリシリコン配線のいずれかが露出してお
り、前記配線は、この露出している領域と電気的に接続
している事を特徴とする請求項７に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163726A JPH05335426A (ja) | 1992-05-30 | 1992-05-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163726A JPH05335426A (ja) | 1992-05-30 | 1992-05-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335426A true JPH05335426A (ja) | 1993-12-17 |
Family
ID=15779501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163726A Pending JPH05335426A (ja) | 1992-05-30 | 1992-05-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054948A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
-
1992
- 1992-05-30 JP JP4163726A patent/JPH05335426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054948A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
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