JP3057779B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭ、特に、
積み上げキャパシタ型ＤＲＡＭと称されている半導体メ
モリ装置の製造方法に関するものである。
積み上げキャパシタ型ＤＲＡＭと称されている半導体メ
モリ装置の製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、メモリセル面積の割にキ
ャパシタ面積を広くしてメモリセル容量を大きくすれ
ば、集積度を低下させることなくメモリセルからデータ
を安定的に読み出すことができて、信頼性が高くなる。
このため、ビット線用のコンタクト孔をキャパシタの対
向電極の端縁に対して自己整合的に形成した積み上げキ
ャパシタ型ＤＲＡＭが提案されている（例えば、特開昭
６４−７７１５８号公報）。
ャパシタ面積を広くしてメモリセル容量を大きくすれ
ば、集積度を低下させることなくメモリセルからデータ
を安定的に読み出すことができて、信頼性が高くなる。
このため、ビット線用のコンタクト孔をキャパシタの対
向電極の端縁に対して自己整合的に形成した積み上げキ
ャパシタ型ＤＲＡＭが提案されている（例えば、特開昭
６４−７７１５８号公報）。
【０００３】この従来例では、製造に際し、トランジス
タのうちでビット線を接続すべき不純物拡散層を順次に
覆う様に、第１の絶縁膜と対向電極と第２の絶縁膜とを
積層させている。そして、これらをビット線用のコンタ
クト孔のパターンに異方性エッチングして不純物拡散層
を露出させ、この状態で第３の絶縁膜をＣＶＤで全面に
堆積させている。その後、第３の絶縁膜を全面ＲＩＥ
し、この第３の絶縁膜でコンタクト孔内に側壁を形成し
て、対向電極の端面を絶縁している。
タのうちでビット線を接続すべき不純物拡散層を順次に
覆う様に、第１の絶縁膜と対向電極と第２の絶縁膜とを
積層させている。そして、これらをビット線用のコンタ
クト孔のパターンに異方性エッチングして不純物拡散層
を露出させ、この状態で第３の絶縁膜をＣＶＤで全面に
堆積させている。その後、第３の絶縁膜を全面ＲＩＥ
し、この第３の絶縁膜でコンタクト孔内に側壁を形成し
て、対向電極の端面を絶縁している。
【０００４】
【発明が解決しようとする課題】しかし、ＣＶＤによっ
て堆積させたままの絶縁膜は膜質が良くなく、この絶縁
膜による側壁が薄ければ、絶縁耐圧が低い。従って、上
述の一従来例では、キャパシタの対向電極とビット線と
の間の層間耐圧が必ずしも高くなく、信頼性が高いとは
言えない。
て堆積させたままの絶縁膜は膜質が良くなく、この絶縁
膜による側壁が薄ければ、絶縁耐圧が低い。従って、上
述の一従来例では、キャパシタの対向電極とビット線と
の間の層間耐圧が必ずしも高くなく、信頼性が高いとは
言えない。
【０００５】
【課題を解決するための手段】請求項１の半導体メモリ
装置の製造方法は、トランジスタ１５の他方の不純物拡
散層１８を順次に覆う様に層間絶縁膜２２とキャパシタ
２４の第２の電極２７と第１の低融点ガラス膜３１とを
積層させ、前記第１の低融点ガラス膜３１をビット線３
５用のコンタクト孔３４のパターンに異方性エッチング
し、前記第２の電極２７を前記パターンに等方性エッチ
ングし、前記層間絶縁膜２２を前記パターンに異方性エ
ッチングし、前記第１の低融点ガラス膜３１を熱処理に
よって流動化させて、前記他方の不純物拡散層１８に臨
む前記第２の電極２７の端面を覆っている。請求項２の
半導体メモリ装置の製造方法は、前記ビット線３５のう
ちで前記コンタクト孔３４上の部分を第２の低融点ガラ
ス膜３７で選択的に覆い、前記第２の低融点ガラス膜３
７を熱処理によって流動化させている。
装置の製造方法は、トランジスタ１５の他方の不純物拡
散層１８を順次に覆う様に層間絶縁膜２２とキャパシタ
２４の第２の電極２７と第１の低融点ガラス膜３１とを
積層させ、前記第１の低融点ガラス膜３１をビット線３
５用のコンタクト孔３４のパターンに異方性エッチング
し、前記第２の電極２７を前記パターンに等方性エッチ
ングし、前記層間絶縁膜２２を前記パターンに異方性エ
ッチングし、前記第１の低融点ガラス膜３１を熱処理に
よって流動化させて、前記他方の不純物拡散層１８に臨
む前記第２の電極２７の端面を覆っている。請求項２の
半導体メモリ装置の製造方法は、前記ビット線３５のう
ちで前記コンタクト孔３４上の部分を第２の低融点ガラ
ス膜３７で選択的に覆い、前記第２の低融点ガラス膜３
７を熱処理によって流動化させている。
【０００６】
【作用】請求項１の半導体メモリ装置の製造方法では、
第２の電極２７を等方性エッチングしているので、この
第２の電極２７は第１の低融点ガラス膜３１に対してア
ンダカットされる。このため、流動化させた第１の低融
点ガラス膜３１で第２の電極２７の端面を覆い易い。し
かも、流動化させた第１の低融点ガラス膜３１は、ＣＶ
Ｄによって堆積させたままの絶縁膜等に比べて膜質が良
い。
第２の電極２７を等方性エッチングしているので、この
第２の電極２７は第１の低融点ガラス膜３１に対してア
ンダカットされる。このため、流動化させた第１の低融
点ガラス膜３１で第２の電極２７の端面を覆い易い。し
かも、流動化させた第１の低融点ガラス膜３１は、ＣＶ
Ｄによって堆積させたままの絶縁膜等に比べて膜質が良
い。
【０００７】従って、メモリセル面積の割にキャパシタ
面積を広くしてメモリセル容量を大きくするために、ビ
ット線３５用のコンタクト孔３４を第２の電極２７の端
縁に対して自己整合的に形成しているにも拘らず、この
第２の電極２７とビット線３５との間の層間耐圧が高く
なる。
面積を広くしてメモリセル容量を大きくするために、ビ
ット線３５用のコンタクト孔３４を第２の電極２７の端
縁に対して自己整合的に形成しているにも拘らず、この
第２の電極２７とビット線３５との間の層間耐圧が高く
なる。
【０００８】また、第１の低融点ガラス膜３１の流動化
によって、段差部が平坦になる。更に、流動化のための
熱処理によって、第１の低融点ガラス膜３１から第２の
電極２７へ不純物が拡散し、第２の電極２７の抵抗が低
くなってこの第２の電極２７の電位が安定になる。
によって、段差部が平坦になる。更に、流動化のための
熱処理によって、第１の低融点ガラス膜３１から第２の
電極２７へ不純物が拡散し、第２の電極２７の抵抗が低
くなってこの第２の電極２７の電位が安定になる。
【０００９】請求項２の半導体メモリ装置の製造方法で
は、コンタクト孔３４上の段差部が更に平坦になる。
は、コンタクト孔３４上の段差部が更に平坦になる。
【００１０】
【実施例】以下、積み上げキャパシタ型ＤＲＡＭの製造
に適用した本願の発明の第１及び第２実施例を、図１〜
６を参照しながら説明する。
に適用した本願の発明の第１及び第２実施例を、図１〜
６を参照しながら説明する。
【００１１】図１〜３が、第１実施例を示している。こ
の第１実施例では、図１に示す様に、Ｐ型のＳｉ基板１
１の表面に素子分離用のＳｉＯ2 膜１２を形成し、この
ＳｉＯ2 膜１２に囲まれている活性領域１３の表面にゲ
ート酸化膜であるＳｉＯ2 膜１４を形成する。
の第１実施例では、図１に示す様に、Ｐ型のＳｉ基板１
１の表面に素子分離用のＳｉＯ2 膜１２を形成し、この
ＳｉＯ2 膜１２に囲まれている活性領域１３の表面にゲ
ート酸化膜であるＳｉＯ2 膜１４を形成する。
【００１２】その後、スイッチング用のトランジスタ１
５のゲート電極つまりワード線１６をポリサイド膜でＳ
ｉ基板１１上に形成し、トランジスタ１１のソース・ド
レイン領域である不純物拡散層１７、１８を活性領域１
３中に形成する。また、ワード線１６の両側にＬＤＤス
ペーサ２１を形成する。
５のゲート電極つまりワード線１６をポリサイド膜でＳ
ｉ基板１１上に形成し、トランジスタ１１のソース・ド
レイン領域である不純物拡散層１７、１８を活性領域１
３中に形成する。また、ワード線１６の両側にＬＤＤス
ペーサ２１を形成する。
【００１３】その後、層間絶縁膜２２を全面に堆積さ
せ、不純物拡散層１７に達するコンタクト孔２３を層間
絶縁膜２２に開孔する。そして、キャパシタ２４の記憶
ノード２５を、コンタクト孔２３を介して不純物拡散層
１７にコンタクトさせる様に、不純物を添加した多結晶
Ｓｉ膜で形成する。記憶ノード２５は、キャパシタ絶縁
膜２６で覆う。
せ、不純物拡散層１７に達するコンタクト孔２３を層間
絶縁膜２２に開孔する。そして、キャパシタ２４の記憶
ノード２５を、コンタクト孔２３を介して不純物拡散層
１７にコンタクトさせる様に、不純物を添加した多結晶
Ｓｉ膜で形成する。記憶ノード２５は、キャパシタ絶縁
膜２６で覆う。
【００１４】その後、キャパシタ２４の対向電極２７に
なる多結晶Ｓｉ膜を全面に堆積させる。この多結晶Ｓｉ
膜には不純物を添加しておく。そして、ＰＳＧ膜等の低
融点ガラス膜３１を全面に堆積させ、この低融点ガラス
膜３１上でレジスト膜３２にビット線用のコンタクト孔
に対応する開口３３をパターニングする。
なる多結晶Ｓｉ膜を全面に堆積させる。この多結晶Ｓｉ
膜には不純物を添加しておく。そして、ＰＳＧ膜等の低
融点ガラス膜３１を全面に堆積させ、この低融点ガラス
膜３１上でレジスト膜３２にビット線用のコンタクト孔
に対応する開口３３をパターニングする。
【００１５】次に、図２に示す様に、レジスト膜３２を
マスクにして、低融点ガラス膜３１をＲＩＥし、続いて
対向電極２７を等方性エッチングする。この等方性エッ
チングによって、開口３３の内壁面から０．２〜０．３
μｍの長さだけ対向電極２７をアンダカットする。
マスクにして、低融点ガラス膜３１をＲＩＥし、続いて
対向電極２７を等方性エッチングする。この等方性エッ
チングによって、開口３３の内壁面から０．２〜０．３
μｍの長さだけ対向電極２７をアンダカットする。
【００１６】そして、レジスト膜３２をマスクして更に
層間絶縁膜２２をＲＩＥして、不純物拡散層１８に達す
るコンタクト孔３４を開孔する。その後、Ｏ2 プラズマ
を用いた灰化によって、レジスト膜３２を除去する。
層間絶縁膜２２をＲＩＥして、不純物拡散層１８に達す
るコンタクト孔３４を開孔する。その後、Ｏ2 プラズマ
を用いた灰化によって、レジスト膜３２を除去する。
【００１７】次に、Ｎ2 雰囲気中で８００〜９００℃程
度の温度の熱処理を行う。すると、低融点ガラス膜３１
がフローし、図３に示す様に、この低融点ガラス膜３１
が対向電極２７の端面を覆うと共にキャパシタ２４上及
びその近傍の段差部を平坦にする。また、この時、低融
点ガラス膜３１から対向電極２７へリン等の不純物が拡
散する。
度の温度の熱処理を行う。すると、低融点ガラス膜３１
がフローし、図３に示す様に、この低融点ガラス膜３１
が対向電極２７の端面を覆うと共にキャパシタ２４上及
びその近傍の段差部を平坦にする。また、この時、低融
点ガラス膜３１から対向電極２７へリン等の不純物が拡
散する。
【００１８】その後、コンタクト孔３４を介して不純物
拡散層１８にコンタクトする様に、高融点金属膜やＡｌ
膜やポリサイド膜等でビット線３５を形成して、ＤＲＡ
Ｍを完成させる。
拡散層１８にコンタクトする様に、高融点金属膜やＡｌ
膜やポリサイド膜等でビット線３５を形成して、ＤＲＡ
Ｍを完成させる。
【００１９】ところで、図３から明らかな様に、上述の
第１実施例では、低融点ガラス膜３１のフローによって
キャパシタ２４上及びその近傍の段差部を平坦にしてい
るが、不純物拡散層１８上には依然として大きな段差部
が残っている。このため、段差被覆性の良くないＡｌ配
線等をビット線３５の上層に形成すると、このＡｌ配線
等に断線が生じ易く、信頼性が低下する。
第１実施例では、低融点ガラス膜３１のフローによって
キャパシタ２４上及びその近傍の段差部を平坦にしてい
るが、不純物拡散層１８上には依然として大きな段差部
が残っている。このため、段差被覆性の良くないＡｌ配
線等をビット線３５の上層に形成すると、このＡｌ配線
等に断線が生じ易く、信頼性が低下する。
【００２０】図４〜６は、この点に配慮した第２実施例
を示している。この第２実施例でも、図４に示す様に、
ビット線３５の形成までは、上述の第１実施例と略同様
の工程を実行する。その後、ＳｉＯ2 膜３６をＣＶＤで
１０００Å程度の厚さに堆積させ、更にＢＰＳＧ膜３７
を５０００〜１００００Å程度の厚さに堆積させる。
を示している。この第２実施例でも、図４に示す様に、
ビット線３５の形成までは、上述の第１実施例と略同様
の工程を実行する。その後、ＳｉＯ2 膜３６をＣＶＤで
１０００Å程度の厚さに堆積させ、更にＢＰＳＧ膜３７
を５０００〜１００００Å程度の厚さに堆積させる。
【００２１】そして、ビット線３５用のコンタクト孔３
４上に位置する様に、レジスト膜４１をパターニングす
る。なおレジスト膜４１は、コンタクト孔３１上のみな
らず、配線容量を低減させたい個所やＡｌ配線同士の場
合の様に高い位置にコンタクト部を形成したい個所等に
必要に応じて残してもよい。
４上に位置する様に、レジスト膜４１をパターニングす
る。なおレジスト膜４１は、コンタクト孔３１上のみな
らず、配線容量を低減させたい個所やＡｌ配線同士の場
合の様に高い位置にコンタクト部を形成したい個所等に
必要に応じて残してもよい。
【００２２】その後、レジスト膜４１をマスクにしてＢ
ＰＳＧ膜３７をＲＩＥし、ＳｉＯ2 膜３６の途中でこの
ＲＩＥを停止する。ＢＰＳＧとＳｉＯ2 とは３程度のエ
ッチング選択比を確保することができるので、上述の様
にＳｉＯ2 膜３６の途中でＲＩＥを停止することは可能
である。
ＰＳＧ膜３７をＲＩＥし、ＳｉＯ2 膜３６の途中でこの
ＲＩＥを停止する。ＢＰＳＧとＳｉＯ2 とは３程度のエ
ッチング選択比を確保することができるので、上述の様
にＳｉＯ2 膜３６の途中でＲＩＥを停止することは可能
である。
【００２３】次に、図５に示す様に、Ｏ2 プラズマを用
いた灰化によってレジスト膜４１を除去し、ＢＰＳＧ膜
４２を更に全面に堆積させる。
いた灰化によってレジスト膜４１を除去し、ＢＰＳＧ膜
４２を更に全面に堆積させる。
【００２４】次に、ＢＰＳＧ膜４２及びＳｉＯ2 膜３６
にＡｌ配線用のコンタクト孔（図示せず）を開孔し、Ｎ
2 雰囲気中で熱処理を行う。すると、図６に示す様に、
ＢＰＳＧ膜３７、４２がフローして一体になり、コンタ
クト孔３４上で厚いＢＰＳＧ膜４３になる。
にＡｌ配線用のコンタクト孔（図示せず）を開孔し、Ｎ
2 雰囲気中で熱処理を行う。すると、図６に示す様に、
ＢＰＳＧ膜３７、４２がフローして一体になり、コンタ
クト孔３４上で厚いＢＰＳＧ膜４３になる。
【００２５】その後、ＢＰＳＧ膜４３上にＡｌ配線４４
を形成するが、下地の段差部はＢＰＳＧ膜４３によって
エッチバック法と同等程度に平坦にされている。従っ
て、Ａｌ配線４４の加工が容易であり、形成されたＡｌ
配線４４の断線も少ない。
を形成するが、下地の段差部はＢＰＳＧ膜４３によって
エッチバック法と同等程度に平坦にされている。従っ
て、Ａｌ配線４４の加工が容易であり、形成されたＡｌ
配線４４の断線も少ない。
【００２６】
【発明の効果】請求項１の半導体メモリ装置の製造方法
では、メモリセル面積の割にキャパシタ面積を広くして
メモリセル容量を大きくしているにも拘らず、キャパシ
タの第２の電極とビット線との間の層間耐圧が高くな
る。また、段差部が平坦になり、更に、キャパシタの第
２の電極の電位が安定になる。従って、信頼性の高い半
導体メモリ装置を製造することができる。
では、メモリセル面積の割にキャパシタ面積を広くして
メモリセル容量を大きくしているにも拘らず、キャパシ
タの第２の電極とビット線との間の層間耐圧が高くな
る。また、段差部が平坦になり、更に、キャパシタの第
２の電極の電位が安定になる。従って、信頼性の高い半
導体メモリ装置を製造することができる。
【００２９】請求項２の半導体メモリ装置の製造方法で
は、ビット線用のコンタクト孔上の段差部が更に平坦に
なるので、更に信頼性の高い半導体メモリ装置を製造す
ることができる。
は、ビット線用のコンタクト孔上の段差部が更に平坦に
なるので、更に信頼性の高い半導体メモリ装置を製造す
ることができる。
【図１】本願の発明の第１実施例の一部を示す側断面図
である。
である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】本願の発明の第２実施例の一部を示す側断面図
である。
である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
１５ トランジスタ １８ 不純物拡散層 ２２ 層間絶縁膜 ２４ キャパシタ ２７ 対向電極 ３１ 低融点ガラス膜 ３４ コンタクト孔 ３５ ビット線 ３７ ＢＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/768 H01L 21/8242
Claims (2)
- 【請求項１】トランジスタとキャパシタとでメモリセル
が構成されており、前記キャパシタは前記トランジスタ
の一方の不純物拡散層に接続されている第１の電極とこ
の第１の電極を覆っている第２の電極とを有しており、
前記トランジスタの他方の不純物拡散層にコンタクト孔
を介してビット線が接続されている半導体メモリ装置の
製造方法において、前記他方の不純物拡散層を順次に覆
う様に層間絶縁膜と前記第２の電極と第１の低融点ガラ
ス膜とを積層させ、前記第１の低融点ガラス膜を前記コ
ンタクト孔のパターンに異方性エッチングし、前記第２
の電極を前記パターンに等方性エッチングし、前記層間
絶縁膜を前記パターンに異方性エッチングし、前記第１
の低融点ガラス膜を熱処理によって流動化させて、前記
他方の不純物拡散層に臨む前記第２の電極の端面を覆う
半導体メモリ装置の製造方法。 - 【請求項２】前記ビット線のうちで前記コンタクト孔上
の部分を第２の低融点ガラス膜で選択的に覆い、前記第
２の低融点ガラス膜を熱処理によって流動化させる請求
項１記載の半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035503A JP3057779B2 (ja) | 1991-02-05 | 1991-02-05 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035503A JP3057779B2 (ja) | 1991-02-05 | 1991-02-05 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249362A JPH04249362A (ja) | 1992-09-04 |
| JP3057779B2 true JP3057779B2 (ja) | 2000-07-04 |
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ID=12443562
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035503A Expired - Fee Related JP3057779B2 (ja) | 1991-02-05 | 1991-02-05 | 半導体メモリ装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3057779B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748050B2 (ja) * | 1991-02-08 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6746877B1 (en) * | 2003-01-07 | 2004-06-08 | Infineon Ag | Encapsulation of ferroelectric capacitors |
-
1991
- 1991-02-05 JP JP3035503A patent/JP3057779B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04249362A (ja) | 1992-09-04 |
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