JP3288910B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に配線構造の改良をはかった半導体装置の製造方
法に関する。
り、特に配線構造の改良をはかった半導体装置の製造方
法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、そこに
使われる素子の微細化が進み、各配線及びコンタクトの
寸法は微細化の一途を辿っている。このため、微細なパ
ターンを加工するための高解像度のリソグラフィ技術が
開発されてきた。
使われる素子の微細化が進み、各配線及びコンタクトの
寸法は微細化の一途を辿っている。このため、微細なパ
ターンを加工するための高解像度のリソグラフィ技術が
開発されてきた。
【０００３】ところが、配線やコンタクト自体の寸法に
加え、配線とコンタクト間の余裕寸法も微細化してい
る。これを実現するためには、リソグラフィ技術の合わ
せ精度の向上が必要となるが、これは解像度の向上以上
に困難になってきている。それ故、リソグラフィ技術の
合わせ精度が更なる高集積化にとって大きな障害となっ
てきている。
加え、配線とコンタクト間の余裕寸法も微細化してい
る。これを実現するためには、リソグラフィ技術の合わ
せ精度の向上が必要となるが、これは解像度の向上以上
に困難になってきている。それ故、リソグラフィ技術の
合わせ精度が更なる高集積化にとって大きな障害となっ
てきている。
【０００４】図１０（ａ）に、従来の多層配線構造の例
を示す。２本の第１配線（第２の導電層）とその上層の
第２配線（第３の導電層）、第１配線間に形成され第２
配線と下地導電層（第１の導電層）を接続するコンタク
トからなる。
を示す。２本の第１配線（第２の導電層）とその上層の
第２配線（第３の導電層）、第１配線間に形成され第２
配線と下地導電層（第１の導電層）を接続するコンタク
トからなる。
【０００５】このとき、微細化と共に、第１配線とコン
タクトとの余裕（図中の矢印）も縮小する必要がある。
コンタクト形成時のリソグラフィ技術の合わせ精度が不
十分だと、図１０（ｂ）のように第１配線の一方がコン
タクト側壁部に露出し、この部分で第１配線と第２配線
とがショートしてしまう。或いは、露出しないまでも、
距離が接近して十分な絶縁が不可能になる。
タクトとの余裕（図中の矢印）も縮小する必要がある。
コンタクト形成時のリソグラフィ技術の合わせ精度が不
十分だと、図１０（ｂ）のように第１配線の一方がコン
タクト側壁部に露出し、この部分で第１配線と第２配線
とがショートしてしまう。或いは、露出しないまでも、
距離が接近して十分な絶縁が不可能になる。
【０００６】このような問題を防ぐ方法としては、従来
から図１１（ａ）（ｂ）のような方法が知られている。
図１１（ａ）は、第１配線の上部と側壁を層間絶縁膜
（例えばＳｉＯ2 ）とは異なる材料からなる保護絶縁膜
（例えばＳｉＮ）により覆っておき、コンタクト形成時
の層間絶縁膜エッチングを保護絶縁膜に対して高選択比
条件で行うことで、ショートを防いでいる。また、図１
１（ｂ）は、コンタクト形成後にコンタクトの側壁に新
たに側壁絶縁膜を形成するものである。
から図１１（ａ）（ｂ）のような方法が知られている。
図１１（ａ）は、第１配線の上部と側壁を層間絶縁膜
（例えばＳｉＯ2 ）とは異なる材料からなる保護絶縁膜
（例えばＳｉＮ）により覆っておき、コンタクト形成時
の層間絶縁膜エッチングを保護絶縁膜に対して高選択比
条件で行うことで、ショートを防いでいる。また、図１
１（ｂ）は、コンタクト形成後にコンタクトの側壁に新
たに側壁絶縁膜を形成するものである。
【０００７】しかし、これらの方法では、保護絶縁膜や
側壁絶縁膜を形成する分だけコンタクト面積が減少する
ため、コンタクト面積の減少によるコンタクト抵抗の増
大や工程数の増加等を招くという問題があった。
側壁絶縁膜を形成する分だけコンタクト面積が減少する
ため、コンタクト面積の減少によるコンタクト抵抗の増
大や工程数の増加等を招くという問題があった。
【０００８】
【発明が解決しようとする課題】このように従来、半導
体装置における多層配線においては、配線と隣接コンタ
クト間のショートを防止する上で、コンタクト抵抗が増
大したり工程数が増加するという問題があった。
体装置における多層配線においては、配線と隣接コンタ
クト間のショートを防止する上で、コンタクト抵抗が増
大したり工程数が増加するという問題があった。
【０００９】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、コンタクト抵抗の増大
や工程数の増加を招くことなく、配線と隣接コンタクト
間のショートを防止することができる半導体装置の製造
方法を提供することにある。
ので、その目的とするところは、コンタクト抵抗の増大
や工程数の増加を招くことなく、配線と隣接コンタクト
間のショートを防止することができる半導体装置の製造
方法を提供することにある。
【００１０】
（構成） 上記課題を解決するために本発明は、次のような構成を
採用している。即ち本発明は、半導体装置の製造方法に
おいて、半導体基板上に酸化されても導電性を有する導
電材料又は導電性の酸化物導電材料からなる第１の導電
層，第１の層間絶縁膜，酸化されると絶縁性となる導電
材料からなる第２の導電層，及び第２の層間絶縁膜を順
次形成する工程と、第１及び第２の層間絶縁膜を選択エ
ッチングして第１の導電層に達するコンタクトホールを
形成する工程と、酸化処理を施すことにより前記コンタ
クトホール内に露出した第１の導電層及び第２の導電層
を酸化する工程と、前記コンタクトホール内及び第２の
層間絶縁膜上に第３の導電層を形成する工程とを含むこ
とを特徴とする。
採用している。即ち本発明は、半導体装置の製造方法に
おいて、半導体基板上に酸化されても導電性を有する導
電材料又は導電性の酸化物導電材料からなる第１の導電
層，第１の層間絶縁膜，酸化されると絶縁性となる導電
材料からなる第２の導電層，及び第２の層間絶縁膜を順
次形成する工程と、第１及び第２の層間絶縁膜を選択エ
ッチングして第１の導電層に達するコンタクトホールを
形成する工程と、酸化処理を施すことにより前記コンタ
クトホール内に露出した第１の導電層及び第２の導電層
を酸化する工程と、前記コンタクトホール内及び第２の
層間絶縁膜上に第３の導電層を形成する工程とを含むこ
とを特徴とする。
【００１１】
【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の導電層は、Ｒｕ，Ｒｅ，Ｉｒ，Ｐｔ，Ｏｓ、
又はこれらの酸化物であること。 (2) 半導体記憶装置に用いられる多層配線であり、第１
の導電層は蓄積電極とトランジスタのソース・ドレイン
の一方との間のプラグ電極であり、第２の導電層はビッ
ト線であり、第３の導電層は蓄積電極であり、コンタク
トは蓄積電極用コンタクトである。
は、次のものがあげられる。 (1) 第１の導電層は、Ｒｕ，Ｒｅ，Ｉｒ，Ｐｔ，Ｏｓ、
又はこれらの酸化物であること。 (2) 半導体記憶装置に用いられる多層配線であり、第１
の導電層は蓄積電極とトランジスタのソース・ドレイン
の一方との間のプラグ電極であり、第２の導電層はビッ
ト線であり、第３の導電層は蓄積電極であり、コンタク
トは蓄積電極用コンタクトである。
【００１３】なおここで、第１の導電層が蓄積電極やプ
レート電極で、第２の導電層がビット線でも良く、この
場合、第１の導電層はビット線をソース・ドレインの一
方と接続するために両者の間に設けられるパッド電極と
なる。 (3) コンタクトホールの側面に、従来よりも膜厚の薄い
側壁絶縁膜を形成すること。 (4) 上記側壁絶縁膜は、コンタクトホール内に露出した
導電層を酸化する工程で、第２の導電層が酸化されるこ
とによって形成されるものであること。
レート電極で、第２の導電層がビット線でも良く、この
場合、第１の導電層はビット線をソース・ドレインの一
方と接続するために両者の間に設けられるパッド電極と
なる。 (3) コンタクトホールの側面に、従来よりも膜厚の薄い
側壁絶縁膜を形成すること。 (4) 上記側壁絶縁膜は、コンタクトホール内に露出した
導電層を酸化する工程で、第２の導電層が酸化されるこ
とによって形成されるものであること。
【００１４】また、本発明は、半導体装置の製造方法に
おいて、半導体基板上に酸化されても導電性を有する導
電材料又は導電性の酸化物導電材料からなる第１の導電
層、及び酸化されると絶縁性を有する導電材料からなる
第２の導電層を形成する工程と、第１及び第２の導電層
上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選
択エッチングして第１の導電層に達するコンタクトホー
ルを形成する工程と、前記コンタクトホール内に露出し
た導電層を酸化する工程と、前記コンタクトホール内及
び層間絶縁膜上に第３の導電層を形成する工程とを含む
ことを特徴とする。
おいて、半導体基板上に酸化されても導電性を有する導
電材料又は導電性の酸化物導電材料からなる第１の導電
層、及び酸化されると絶縁性を有する導電材料からなる
第２の導電層を形成する工程と、第１及び第２の導電層
上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選
択エッチングして第１の導電層に達するコンタクトホー
ルを形成する工程と、前記コンタクトホール内に露出し
た導電層を酸化する工程と、前記コンタクトホール内及
び層間絶縁膜上に第３の導電層を形成する工程とを含む
ことを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる多層配線構造を示す図である。基本構成要素は、
（従来技術）の図１０と同様である。但し、下地導電層
が酸化物導電材料であることが異なっている。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる多層配線構造を示す図である。基本構成要素は、
（従来技術）の図１０と同様である。但し、下地導電層
が酸化物導電材料であることが異なっている。
【００１６】半導体基板１上に、直接又は絶縁膜を介し
て酸化物導電材料からなる下地導電層（第１の導電層）
２が形成されている。この上に第１の層間絶縁膜５ａを
介して第１配線（第２の導電層）３が形成され、その上
に第２の層間絶縁膜５ｂを介して第２配線（第３の導電
層）４が形成されている。隣接する第１配線３間におい
て層間絶縁膜５（５ａ，５ｂ）にコンタクトホール６が
形成され、第２配線４はこのコンタクトホール６内にも
形成されている。また、コンタクトホール６内に露出し
た第１配線３の表面には保護絶縁膜として機能する酸化
膜７が形成されている。
て酸化物導電材料からなる下地導電層（第１の導電層）
２が形成されている。この上に第１の層間絶縁膜５ａを
介して第１配線（第２の導電層）３が形成され、その上
に第２の層間絶縁膜５ｂを介して第２配線（第３の導電
層）４が形成されている。隣接する第１配線３間におい
て層間絶縁膜５（５ａ，５ｂ）にコンタクトホール６が
形成され、第２配線４はこのコンタクトホール６内にも
形成されている。また、コンタクトホール６内に露出し
た第１配線３の表面には保護絶縁膜として機能する酸化
膜７が形成されている。
【００１７】下地導電層２に用いる酸化物導電材料とし
ては、例えばＲｕＯ2 などの金属酸化膜があげられる。
この材料を用い、コンタクト形成後の第２配線４の形成
直前に酸化工程を挿入することにより、既に酸化膜であ
る下地酸化物導電材料の導電性を損なわずに、第１配線
３の少なくとも露出した表面に、選択的に酸化膜７を形
成できる。よって、例えコンタクト形成時に第１配線３
が露出していても第２配線４との絶縁は保たれることに
なる。また、コンタクト面の面積はこの酸化により減少
することはなく、コンタクト抵抗増大といった問題も回
避できる。
ては、例えばＲｕＯ2 などの金属酸化膜があげられる。
この材料を用い、コンタクト形成後の第２配線４の形成
直前に酸化工程を挿入することにより、既に酸化膜であ
る下地酸化物導電材料の導電性を損なわずに、第１配線
３の少なくとも露出した表面に、選択的に酸化膜７を形
成できる。よって、例えコンタクト形成時に第１配線３
が露出していても第２配線４との絶縁は保たれることに
なる。また、コンタクト面の面積はこの酸化により減少
することはなく、コンタクト抵抗増大といった問題も回
避できる。
【００１８】製造方法もいたって簡単で、例えばＲｕＯ
2 からなる下地導電層２、ＳｉＯ2からなる層間絶縁膜
５、ｎ型ポリＳｉとＷＳｉ2 の複合膜からなる第１配線
３、コンタクトホール６を随時形成した後、例えば８０
０℃，Ｎ2 希釈酸素雰囲気で酸化を行う。これにより、
第１配線３の周囲には酸化膜７が形成される。既に酸化
膜であるＲｕＯ2 は組成，導電性共に変わらない。従っ
て、このままＡｌ等の第２配線４を形成することで、第
２配線４と下地導電層２のコンタクトは取れ、かつ第２
配線４と第１配線３との絶縁は保たれることになる。
2 からなる下地導電層２、ＳｉＯ2からなる層間絶縁膜
５、ｎ型ポリＳｉとＷＳｉ2 の複合膜からなる第１配線
３、コンタクトホール６を随時形成した後、例えば８０
０℃，Ｎ2 希釈酸素雰囲気で酸化を行う。これにより、
第１配線３の周囲には酸化膜７が形成される。既に酸化
膜であるＲｕＯ2 は組成，導電性共に変わらない。従っ
て、このままＡｌ等の第２配線４を形成することで、第
２配線４と下地導電層２のコンタクトは取れ、かつ第２
配線４と第１配線３との絶縁は保たれることになる。
【００１９】このように本実施形態によれば、下地導電
層２をＲｕＯ2 等の酸化物導電材料により形成している
ので、例えコンタクトホール６の合わせずれが生じて第
１配線３が露出しても、コンタクトホール形成後に選択
酸化を行うことにより、露出した第１配線３のみに保護
絶縁膜７を形成することができる。しかも、コンタクト
ホール６内に露出した下地導電層２やコンタクトホール
６の側壁部には絶縁膜７は形成されないため、コンタク
トサイズが小さくなる等の不都合も生じない。従って、
コンタクト抵抗の増大や工程数の増加を招くことなく、
配線と隣接コンタクト間のショートを防止することがで
きる。 （第２の実施形態）図２は、本発明の第２の実施形態に
係わるスタック型ＤＲＡＭセル構造（２ビット分）を示
す図で、（ａ）は平面図、（ｂ）（ｃ）は（ａ）の矢視
Ａ−Ａ′，Ｂ−Ｂ′断面図である。
層２をＲｕＯ2 等の酸化物導電材料により形成している
ので、例えコンタクトホール６の合わせずれが生じて第
１配線３が露出しても、コンタクトホール形成後に選択
酸化を行うことにより、露出した第１配線３のみに保護
絶縁膜７を形成することができる。しかも、コンタクト
ホール６内に露出した下地導電層２やコンタクトホール
６の側壁部には絶縁膜７は形成されないため、コンタク
トサイズが小さくなる等の不都合も生じない。従って、
コンタクト抵抗の増大や工程数の増加を招くことなく、
配線と隣接コンタクト間のショートを防止することがで
きる。 （第２の実施形態）図２は、本発明の第２の実施形態に
係わるスタック型ＤＲＡＭセル構造（２ビット分）を示
す図で、（ａ）は平面図、（ｂ）（ｃ）は（ａ）の矢視
Ａ−Ａ′，Ｂ−Ｂ′断面図である。
【００２０】ｐ型Ｓｉ基板１１上に、ＭＯＳトランジス
タとスタック型キャパシタからなるメモリセルが形成さ
れている。ＭＯＳトランジスタは、基板１１上にワード
線となるゲート１４を形成すると共に、基板１１にソー
ス・ドレインとなるｎ型拡散層１７を形成して構成され
る。キャパシタは、プラグ電極２０を介してｎ型拡散層
１７の一部に接続された蓄積電極２５，キャパシタ絶縁
膜２６及びプレート電極２７から構成される。ビット線
２２はプレート電極２７よりも下に配置され、拡散層１
７の一部に接続されている。
タとスタック型キャパシタからなるメモリセルが形成さ
れている。ＭＯＳトランジスタは、基板１１上にワード
線となるゲート１４を形成すると共に、基板１１にソー
ス・ドレインとなるｎ型拡散層１７を形成して構成され
る。キャパシタは、プラグ電極２０を介してｎ型拡散層
１７の一部に接続された蓄積電極２５，キャパシタ絶縁
膜２６及びプレート電極２７から構成される。ビット線
２２はプレート電極２７よりも下に配置され、拡散層１
７の一部に接続されている。
【００２１】多層配線の考え方は基本的には第１の実施
形態と同様であるが、本実施形態の場合、下地導電層が
プラグ電極２０、第１配線がビット線２２、層間絶縁膜
がＣＶＤによるＳｉＯ2 膜１８、コンタクトが蓄積電極
用コンタクト２３、第２配線が蓄積電極２５となる。
形態と同様であるが、本実施形態の場合、下地導電層が
プラグ電極２０、第１配線がビット線２２、層間絶縁膜
がＣＶＤによるＳｉＯ2 膜１８、コンタクトが蓄積電極
用コンタクト２３、第２配線が蓄積電極２５となる。
【００２２】図３〜図６に、本実施形態の製造工程を示
す。いずれの図においても、（ａ）は平面図、（ｂ）
（ｃ）は（ａ）の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図であ
る。まず、図３に示すように、ｐ型Ｓｉ基板１１上にＳ
ＴＩ（Shallow Trench Isolation）分離１２を形成した
後、ゲート絶縁膜１３として熱酸化膜を１０ｎｍ形成
し、ゲート電極となるワード線１４を形成する。ワード
線１４の上と側壁には、ＳｉＮ等の保護絶縁膜１５，１
６を形成する。これは、ワード線１４となる多結晶Ｓｉ
の２００ｎｍ程度上にＳｉＮを１５０ｎｍ程度堆積した
状態でワード線１４のパターニングを行い、さらにＳｉ
Ｎを５０ｎｍ程度堆積してＲＩＥによる側壁残しで形成
する。また、ソース・ドレインのためのｎ型拡散層１７
は、ワード線１４のパターニング直後或いは側壁保護絶
縁膜１６の形成直後にＡｓやＰをイオン注入して行う。
す。いずれの図においても、（ａ）は平面図、（ｂ）
（ｃ）は（ａ）の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図であ
る。まず、図３に示すように、ｐ型Ｓｉ基板１１上にＳ
ＴＩ（Shallow Trench Isolation）分離１２を形成した
後、ゲート絶縁膜１３として熱酸化膜を１０ｎｍ形成
し、ゲート電極となるワード線１４を形成する。ワード
線１４の上と側壁には、ＳｉＮ等の保護絶縁膜１５，１
６を形成する。これは、ワード線１４となる多結晶Ｓｉ
の２００ｎｍ程度上にＳｉＮを１５０ｎｍ程度堆積した
状態でワード線１４のパターニングを行い、さらにＳｉ
Ｎを５０ｎｍ程度堆積してＲＩＥによる側壁残しで形成
する。また、ソース・ドレインのためのｎ型拡散層１７
は、ワード線１４のパターニング直後或いは側壁保護絶
縁膜１６の形成直後にＡｓやＰをイオン注入して行う。
【００２３】次いで、図４に示すように、ＬＰＣＶＤ法
によるＳｉＯ2 を堆積した後、ＣＭＰ等により平坦化し
て、基板からの高さが３５０ｎｍ程度の層間絶縁膜１８
を形成する。そして、後にビット線コンタクトと蓄積電
極コンタクトが形成される領域に、プラグコンタクト１
９とプラグ電極２０を形成する。本実施形態では、両者
は同一パターンになっているが、これはプラグコンタク
ト１９に対して、プラグ電極２０を埋め込んで形成して
いるためであるが、これに限ったものではない。このプ
ラグ電極２０は２層になっているが、これはｎ型拡散層
１７と接している方が例えばＡｓやＰをドープした多結
晶Ｓｉ膜２０ａを埋め込んだもので、その上に本発明の
特徴となる酸化物導電材料２０ｂとしてのＲｕＯ2 を埋
込み形成する。
によるＳｉＯ2 を堆積した後、ＣＭＰ等により平坦化し
て、基板からの高さが３５０ｎｍ程度の層間絶縁膜１８
を形成する。そして、後にビット線コンタクトと蓄積電
極コンタクトが形成される領域に、プラグコンタクト１
９とプラグ電極２０を形成する。本実施形態では、両者
は同一パターンになっているが、これはプラグコンタク
ト１９に対して、プラグ電極２０を埋め込んで形成して
いるためであるが、これに限ったものではない。このプ
ラグ電極２０は２層になっているが、これはｎ型拡散層
１７と接している方が例えばＡｓやＰをドープした多結
晶Ｓｉ膜２０ａを埋め込んだもので、その上に本発明の
特徴となる酸化物導電材料２０ｂとしてのＲｕＯ2 を埋
込み形成する。
【００２４】次いで、図５に示すように、第２の層間絶
縁膜１８′としてＣＶＤ法によるＳｉＯ2 を２００ｎｍ
程度堆積し、絶縁膜１８′にビット線コンタクト２１を
形成した後、例えばＡｌからなるビット線２２を形成す
る。
縁膜１８′としてＣＶＤ法によるＳｉＯ2 を２００ｎｍ
程度堆積し、絶縁膜１８′にビット線コンタクト２１を
形成した後、例えばＡｌからなるビット線２２を形成す
る。
【００２５】次いで、図６に示すように、第３の層間絶
縁膜１８''としてＣＶＤ法によるＳｉＯ2 を２００ｎｍ
程度堆積した後、プラグ電極２０上への蓄積電極コンタ
クト２３を形成する。そして、ここで本発明の特徴であ
る酸化工程（Ｏ2 雰囲気の７００℃，ＲＴＡ数分）を挿
入して、ビット線２２の表面に保護酸化膜２４を形成す
る。このとき、既に酸化膜であるＲｕＯ2 表面には絶縁
膜としての酸化膜が形成されることはない。
縁膜１８''としてＣＶＤ法によるＳｉＯ2 を２００ｎｍ
程度堆積した後、プラグ電極２０上への蓄積電極コンタ
クト２３を形成する。そして、ここで本発明の特徴であ
る酸化工程（Ｏ2 雰囲気の７００℃，ＲＴＡ数分）を挿
入して、ビット線２２の表面に保護酸化膜２４を形成す
る。このとき、既に酸化膜であるＲｕＯ2 表面には絶縁
膜としての酸化膜が形成されることはない。
【００２６】この酸化の後、蓄積電極２５，キャパシタ
絶縁膜２６，プレート電極２７を順次形成することによ
り、前記図２に示すような本実施形態のＤＲＡＭセルの
主要構造が形成される。
絶縁膜２６，プレート電極２７を順次形成することによ
り、前記図２に示すような本実施形態のＤＲＡＭセルの
主要構造が形成される。
【００２７】ここで、蓄積電極２５やプレート電極２７
としても、ＲｕＯ2 等の酸化物導電材料を用いることも
考えられる。これは、酸化による安定性に優れた本膜の
性質がキャパシタの電極としても相応しいからである。
即ち、熱プロセスによってこれら電極とキャパシタ絶縁
膜２６との界面に酸化膜が形成され、キャパシタ絶縁膜
２６の実効膜厚を厚くし、キャパシタ容量の低下を引き
起こす心配がないからである。このように、下地導電層
と配線材とが同一材料で形成できることは、両者の接続
にバリア層が不要であることからも有効である。
としても、ＲｕＯ2 等の酸化物導電材料を用いることも
考えられる。これは、酸化による安定性に優れた本膜の
性質がキャパシタの電極としても相応しいからである。
即ち、熱プロセスによってこれら電極とキャパシタ絶縁
膜２６との界面に酸化膜が形成され、キャパシタ絶縁膜
２６の実効膜厚を厚くし、キャパシタ容量の低下を引き
起こす心配がないからである。このように、下地導電層
と配線材とが同一材料で形成できることは、両者の接続
にバリア層が不要であることからも有効である。
【００２８】この他のＤＲＡＭセルへの応用としては、
キャパシタの上部電極（プレート電極）を下地導電層と
するものも考えられる。 （第３の実施形態）図７は、本発明の第３の実施形態に
係わる多層配線構造を示す図である。なお、図１と同一
部分には同一符号を付して、その詳しい説明は省略す
る。
キャパシタの上部電極（プレート電極）を下地導電層と
するものも考えられる。 （第３の実施形態）図７は、本発明の第３の実施形態に
係わる多層配線構造を示す図である。なお、図１と同一
部分には同一符号を付して、その詳しい説明は省略す
る。
【００２９】この実施形態の特徴は、下地導電層２にＲ
ｕ等の酸化されても導電性を保つような導電材料を用い
ていることにある。こうすると、コンタクト形成後の酸
化工程において、第１配線３だけでなく下地導電層２と
してのＲｕも酸化されて酸化膜２ａが形成されるが、Ｒ
ｕの酸化膜ＲｕＯ2 も導電性を持つため、これによりコ
ンタクトが取れなくなる心配はない。このように、酸化
しても導電性のある導電材料を下地導電層２として用い
ることができる。
ｕ等の酸化されても導電性を保つような導電材料を用い
ていることにある。こうすると、コンタクト形成後の酸
化工程において、第１配線３だけでなく下地導電層２と
してのＲｕも酸化されて酸化膜２ａが形成されるが、Ｒ
ｕの酸化膜ＲｕＯ2 も導電性を持つため、これによりコ
ンタクトが取れなくなる心配はない。このように、酸化
しても導電性のある導電材料を下地導電層２として用い
ることができる。
【００３０】この他本発明では、第１配線３の酸化工程
に際して下地導電層２が酸化されなければよいため、第
１配線３が酸化されやすく下地導電層２が酸化しにくい
酸化条件を用いても構わない。 （第４の実施形態）図８は、本発明の第４の実施形態に
係わるスタック型ＲＡＭセル構造を示す図で、（ａ）は
平面図、（ｂ）（ｃ）は（ａ）の矢視Ａ−Ａ′，Ｂ−
Ｂ′断面図である。
に際して下地導電層２が酸化されなければよいため、第
１配線３が酸化されやすく下地導電層２が酸化しにくい
酸化条件を用いても構わない。 （第４の実施形態）図８は、本発明の第４の実施形態に
係わるスタック型ＲＡＭセル構造を示す図で、（ａ）は
平面図、（ｂ）（ｃ）は（ａ）の矢視Ａ−Ａ′，Ｂ−
Ｂ′断面図である。
【００３１】図中の３１はｐ型Ｓｉ基板、３２はトレン
チ分離、３４はワード線、３７はソース・ドレイン拡散
層、３８は層間絶縁膜、３９は蓄積電極用パッド電極、
４０は蓄積電極コンタクト、４１はビット線コンタク
ト、４２はビット線、４５は蓄積電極、４６はキャパシ
タ絶縁膜、４７はプレート電極、４９はビット線用パッ
ド電極である。
チ分離、３４はワード線、３７はソース・ドレイン拡散
層、３８は層間絶縁膜、３９は蓄積電極用パッド電極、
４０は蓄積電極コンタクト、４１はビット線コンタク
ト、４２はビット線、４５は蓄積電極、４６はキャパシ
タ絶縁膜、４７はプレート電極、４９はビット線用パッ
ド電極である。
【００３２】セル構造としては、従来あるような、いわ
ゆるビット線先作りタイプのスタックセルである。素子
分離はトレンチ分離３２である。ワード線３４を形成し
た後に、ビット線コンタクト部，蓄積電極部をワード線
より上部へ引き出すためのパッド電極３９，４９をそれ
ぞれ形成するが、このとき蓄積電極用パッド電極表面
を、酸化膜導電体若しくは酸化しても導電性を有する材
質で形成しておく。その後、ビット線コンタクト４１及
びビット線４２を形成し、さらに蓄積電極コンタクト４
０，蓄積電極４５，キャパシタ絶縁膜４６，プレート電
極４７を順次形成する。但し、蓄積電極コンタクト形成
に当たっては、コンタクト孔形成後、酸化工程を挿入す
る。
ゆるビット線先作りタイプのスタックセルである。素子
分離はトレンチ分離３２である。ワード線３４を形成し
た後に、ビット線コンタクト部，蓄積電極部をワード線
より上部へ引き出すためのパッド電極３９，４９をそれ
ぞれ形成するが、このとき蓄積電極用パッド電極表面
を、酸化膜導電体若しくは酸化しても導電性を有する材
質で形成しておく。その後、ビット線コンタクト４１及
びビット線４２を形成し、さらに蓄積電極コンタクト４
０，蓄積電極４５，キャパシタ絶縁膜４６，プレート電
極４７を順次形成する。但し、蓄積電極コンタクト形成
に当たっては、コンタクト孔形成後、酸化工程を挿入す
る。
【００３３】これにより、これまでの実施形態で示した
ようにビット線４２とのショートを防止できるが、本実
施形態ではさらに隣のビット専用パッド電極４９とのシ
ョートを防止できる。
ようにビット線４２とのショートを防止できるが、本実
施形態ではさらに隣のビット専用パッド電極４９とのシ
ョートを防止できる。
【００３４】即ち、従来構造では図８（ｂ）の矢印で示
すように、リソグラフィ技術に伴う合わせズレによりビ
ット線用パッド電極４９が左側に、また蓄積電極コンタ
クト４０が右側にそれぞれずれた場合、図９に示すよう
に、蓄積電極コンタクト４０の一部がビット線用パッド
電極４９にショートする不良が発生することになる。こ
のような場合でも本実施形態の構成にすると、コンタク
ト開口後の酸化によりショートしてはいけないビット線
用パッド電極４９には保護酸化膜４４が形成されるた
め、不良には至らない。
すように、リソグラフィ技術に伴う合わせズレによりビ
ット線用パッド電極４９が左側に、また蓄積電極コンタ
クト４０が右側にそれぞれずれた場合、図９に示すよう
に、蓄積電極コンタクト４０の一部がビット線用パッド
電極４９にショートする不良が発生することになる。こ
のような場合でも本実施形態の構成にすると、コンタク
ト開口後の酸化によりショートしてはいけないビット線
用パッド電極４９には保護酸化膜４４が形成されるた
め、不良には至らない。
【００３５】なお、本発明は上述した各実施形態に限定
されるものではない。第１の導電層の材料はＲｕＯ2 や
Ｒｕに限るものではなく、酸化しても導電性を持つ物質
又は導電性の酸化物材料を用いることができる。Ｒｕの
他に、例えばＲｕ，Ｒｅ，Ｉｒ，Ｐｔ，Ｏｓ、又はこれ
らの酸化物を用いることができる。また、これまでの実
施形態では、選択酸化法を用いて、第２の導電層上に選
択的な絶縁膜を形成していたが、これに限られたもので
はない。例えば、選択窒化法を用いて、第２の導電層上
に選択的に窒化膜を形成しても構わない。
されるものではない。第１の導電層の材料はＲｕＯ2 や
Ｒｕに限るものではなく、酸化しても導電性を持つ物質
又は導電性の酸化物材料を用いることができる。Ｒｕの
他に、例えばＲｕ，Ｒｅ，Ｉｒ，Ｐｔ，Ｏｓ、又はこれ
らの酸化物を用いることができる。また、これまでの実
施形態では、選択酸化法を用いて、第２の導電層上に選
択的な絶縁膜を形成していたが、これに限られたもので
はない。例えば、選択窒化法を用いて、第２の導電層上
に選択的に窒化膜を形成しても構わない。
【００３６】また、本発明の構成に加えて、従来例（図
１１（ｂ））にあるような側壁絶縁膜を更に形成しても
良い。この場合、従来よりも薄い側壁絶縁膜であっても
良好な絶縁性を達成でき、コンタクト面積の縮小をかな
り抑えることができる。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
１１（ｂ））にあるような側壁絶縁膜を更に形成しても
良い。この場合、従来よりも薄い側壁絶縁膜であっても
良好な絶縁性を達成でき、コンタクト面積の縮小をかな
り抑えることができる。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
【００３７】
【発明の効果】以上詳述したように本発明によれば、第
１の導電層として酸化されても導電性を有する導電材料
又は導電性の酸化物導電材料を用いることにより、コン
タクトの合わせズレ起きて隣接配線が露出しても、コン
タクト形成後に選択的に保護絶縁膜を形成することがで
き、これによりコンタクトへの配線と隣接配線がショー
トするのを未然に防止できる。そしてこのとき、コンタ
クト部に露出した第１の導電層やコンタクト側壁部には
絶縁膜は形成されないため、コンタクトサイズが小さく
なる問題が生じることはない。従って、コンタクト抵抗
の増大や工程数の増加を招くことなく、配線と隣接コン
タクト間のショートを防止することが可能となる。
１の導電層として酸化されても導電性を有する導電材料
又は導電性の酸化物導電材料を用いることにより、コン
タクトの合わせズレ起きて隣接配線が露出しても、コン
タクト形成後に選択的に保護絶縁膜を形成することがで
き、これによりコンタクトへの配線と隣接配線がショー
トするのを未然に防止できる。そしてこのとき、コンタ
クト部に露出した第１の導電層やコンタクト側壁部には
絶縁膜は形成されないため、コンタクトサイズが小さく
なる問題が生じることはない。従って、コンタクト抵抗
の増大や工程数の増加を招くことなく、配線と隣接コン
タクト間のショートを防止することが可能となる。
【図１】第１の実施形態に係わる多層配線構造を示す断
面図。
面図。
【図２】第２の実施形態に係わるスタック型ＲＡＭセル
構造を示す平面図と断面図。
構造を示す平面図と断面図。
【図３】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図４】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図５】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図６】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図７】第３の実施形態に係わる多層配線構造を示す断
面図。
面図。
【図８】第４の実施形態に係わるスタック型ＲＡＭセル
構造を示す平面図と断面図。
構造を示す平面図と断面図。
【図９】第４の実施形態の変形例を示す断面図。
【図１０】従来の多層配線構造の例を示す断面図。
【図１１】従来の多層配線構造の別の例を示す断面図。
１…半導体基板 ２…下地導電層（第１の導電層） ３…第１配線（第２の導電層） ４…第２配線（第３の導電層） ５ａ…第１の層間絶縁膜 ５ｂ…第２の層間絶縁膜 ６…コンタクトホール ７…酸化膜（保護絶縁膜） １１…ｐ型Ｓｉ基板 １４…ワード線 １７…ソース・ドレインｎ型拡散層 １８，１８´，１８''…層間絶縁膜 １９…プラグコンタクト ２０…プラグ電極（第１の導電層） ２１…ビット線コンタクト ２２…ビット線（第２の導電層） ２３…蓄積電極コンタクト ２４…保護酸化膜 ２５…蓄積電極（第３の導電層） ２６…キャパシタ絶縁膜 ２７…プレート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 39/22 - 39/24
Claims (4)
- 【請求項１】半導体基板上に酸化されても導電性を有す
る導電材料又は導電性の酸化物導電材料からなる第１の
導電層，第１の層間絶縁膜，酸化されると絶縁性となる
導電材料からなる第２の導電層，及び第２の層間絶縁膜
を順次形成する工程と、第１及び第２の層間絶縁膜を選
択エッチングして第１の導電層に達するコンタクトホー
ルを形成する工程と、酸化処理を施すことにより前記コ
ンタクトホール内に露出した第１の導電層及び第２の導
電層を酸化する工程と、前記コンタクトホール内及び第
２の層間絶縁膜上に第３の導電層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に酸化されても導電性を有す
る導電材料又は導電性の酸化物導電材料からなる第１の
導電層，第１の層間絶縁膜，酸化されると絶縁性となる
導電材料からなる第２の導電層，及び第２の層間絶縁膜
を順次形成する工程と、第１及び第２の層間絶縁膜を選
択エッチングして第１の導電層に達するコンタクトホー
ルを形成する工程と、前記コンタクトホール内に露出し
た導電層部分に対する酸化処理を行うことにより、該コ
ンタクトホール内に第２の導電層が露出しない場合は第
１の導電層の上面を酸化し、該コンタクトホール内に第
２の導電層が露出する場合は第１の導電層の上面及び第
２の導電層の側面を酸化する工程と、前記コンタクトホ
ール内及び第２の層間絶縁膜上に第３の導電層を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】半導体基板上に酸化されても導電性を有す
る導電材料又は導電性の酸化物導電材料からなる第１の
導電層、及び酸化されると絶縁性を有する導電材料から
なる第２の導電層を形成する工程と、第１及び第２の導
電層上に層間絶縁膜を形成する工程と、前記層間絶縁膜
を選択エッチングして第１の導電層に達するコンタクト
ホールを形成する工程と、前記コンタクトホール内に露
出した導電層を酸化する工程と、前記コンタクトホール
内及び層間絶縁膜上に第３の導電層を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項４】第１導電層として、Ｒｕを含む材料を用い
たことを特徴とする請求項１〜３の何れかに記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33333495A JP3288910B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33333495A JP3288910B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172080A JPH09172080A (ja) | 1997-06-30 |
| JP3288910B2 true JP3288910B2 (ja) | 2002-06-04 |
Family
ID=18264956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33333495A Expired - Fee Related JP3288910B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5351625B2 (ja) * | 2009-06-11 | 2013-11-27 | 三菱重工業株式会社 | プラズマ処理装置 |
-
1995
- 1995-12-21 JP JP33333495A patent/JP3288910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172080A (ja) | 1997-06-30 |
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