JP3520144B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関し、特に、ビット線とキャパシ
タとを有する半導体記憶装置およびその製造方法に関す
るものである。
およびその製造方法に関し、特に、ビット線とキャパシ
タとを有する半導体記憶装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】従来から、さまざまな半導体記憶装置が
提案されているが、その中でもＤＲＡＭ（Dynamic Rand
om Access Memory）は最もよく知られている半導体記憶
装置の１つである。以下、このＤＲＡＭについて説明す
る。
提案されているが、その中でもＤＲＡＭ（Dynamic Rand
om Access Memory）は最もよく知られている半導体記憶
装置の１つである。以下、このＤＲＡＭについて説明す
る。
【０００３】近年の最先端ＤＲＡＭでは、そのセル面積
の縮小化に伴い、従来のシリコン酸化窒化膜を用いた３
次元キャパシタ構造（円筒型，フィン型，トレンチ型な
ど）による対応だけでは、十分なキャパシタ容量を得る
ことが困難となってきている。そこで、キャパシタに用
いる誘電体膜を誘電率の大きいものに変える必要が出て
くる。このような誘電率の大きい誘電体膜を用いたＤＲ
ＡＭの一例が図２３に示されている。図２３は、キャパ
シタに誘電率の大きい誘電体膜を用いた従来のＤＲＡＭ
を示す断面図である。
の縮小化に伴い、従来のシリコン酸化窒化膜を用いた３
次元キャパシタ構造（円筒型，フィン型，トレンチ型な
ど）による対応だけでは、十分なキャパシタ容量を得る
ことが困難となってきている。そこで、キャパシタに用
いる誘電体膜を誘電率の大きいものに変える必要が出て
くる。このような誘電率の大きい誘電体膜を用いたＤＲ
ＡＭの一例が図２３に示されている。図２３は、キャパ
シタに誘電率の大きい誘電体膜を用いた従来のＤＲＡＭ
を示す断面図である。
【０００４】図２３を参照して、ｐ型半導体基板１の主
表面には選択的にフィールド酸化膜２が形成される。こ
のフィールド酸化膜２に囲まれる半導体基板１の主表面
には、互いに間隔をあけてｎ+ 不純物拡散層３が形成さ
れる。このｎ+ 不純物拡散層３の端部には、ｎ- 不純物
拡散層３ａが形成される。一対のｎ+ 不純物拡散層３に
よって規定されるチャネル領域上には、ゲート絶縁層４
を介在してゲート電極５（ワード線）が形成される。一
方、フィールド酸化膜２上には、他のゲート電極５が延
在している。
表面には選択的にフィールド酸化膜２が形成される。こ
のフィールド酸化膜２に囲まれる半導体基板１の主表面
には、互いに間隔をあけてｎ+ 不純物拡散層３が形成さ
れる。このｎ+ 不純物拡散層３の端部には、ｎ- 不純物
拡散層３ａが形成される。一対のｎ+ 不純物拡散層３に
よって規定されるチャネル領域上には、ゲート絶縁層４
を介在してゲート電極５（ワード線）が形成される。一
方、フィールド酸化膜２上には、他のゲート電極５が延
在している。
【０００５】ゲート電極５を覆うようにシリコン酸化膜
などからなる絶縁層６が形成される。この絶縁層６を覆
うようにシリコン酸化膜などからなる層間絶縁層７ａが
形成される。層間絶縁層７ａには、所定のｎ+ 不純物拡
散層３に達するコンタクトホール８ｂが形成される。こ
のコンタクトホール８ｂ内には、ビット線１１が形成さ
れる。ビット線１１は、図２３に示されるように、コン
タクトホール８ｂの側壁と底面とに沿うように形成され
ている。
などからなる絶縁層６が形成される。この絶縁層６を覆
うようにシリコン酸化膜などからなる層間絶縁層７ａが
形成される。層間絶縁層７ａには、所定のｎ+ 不純物拡
散層３に達するコンタクトホール８ｂが形成される。こ
のコンタクトホール８ｂ内には、ビット線１１が形成さ
れる。ビット線１１は、図２３に示されるように、コン
タクトホール８ｂの側壁と底面とに沿うように形成され
ている。
【０００６】ビット線１１と層間絶縁層７ａとを覆うよ
うにシリコン酸化膜などからなる層間絶縁層７ｂが形成
されている。この層間絶縁層７ｂ上にキャパシタ１６が
形成される。キャパシタ１６は、下部電極１３と、誘電
体膜１４と、上部電極１５とで構成される。誘電体膜１
４としては、誘電率の高い材料が使用される。たとえ
ば、（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，ＳｒＴｉ
Ｏ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒＯ3 ，ＬｉＮｂＯ3 ，Ｐ
ＺＴ，ＰＬＺＴなどの酸化物セラミックスの高誘電体材
料や強誘電体材料を挙げることができる。また、上記の
ような材質からなる誘導体膜１４を用いるために、下部
電極１３や上部電極１５の材質として、Ｐｔ，Ｐｄ，Ｒ
ｈ，Ｎｉ，Ｗなどの金属や、Ｐｔ，Ｐｄ，Ｒｈ，Ｎｉ，
Ｗなどの合金や、Ｒｕ／ＲｕＯ2 ，Ｉｒ／ＩｒＯ2 など
の金属積層膜などを使用する必要がある。
うにシリコン酸化膜などからなる層間絶縁層７ｂが形成
されている。この層間絶縁層７ｂ上にキャパシタ１６が
形成される。キャパシタ１６は、下部電極１３と、誘電
体膜１４と、上部電極１５とで構成される。誘電体膜１
４としては、誘電率の高い材料が使用される。たとえ
ば、（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，ＳｒＴｉ
Ｏ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒＯ3 ，ＬｉＮｂＯ3 ，Ｐ
ＺＴ，ＰＬＺＴなどの酸化物セラミックスの高誘電体材
料や強誘電体材料を挙げることができる。また、上記の
ような材質からなる誘導体膜１４を用いるために、下部
電極１３や上部電極１５の材質として、Ｐｔ，Ｐｄ，Ｒ
ｈ，Ｎｉ，Ｗなどの金属や、Ｐｔ，Ｐｄ，Ｒｈ，Ｎｉ，
Ｗなどの合金や、Ｒｕ／ＲｕＯ2 ，Ｉｒ／ＩｒＯ2 など
の金属積層膜などを使用する必要がある。
【０００７】下部電極１３と層間絶縁層７ｂとの間に
は、バリア層（拡散抑止層）１２が形成される。このバ
リア層１２の材質としては、ＴｉＮ／ＴｉなどのＴｉ系
材料からなる積層膜を挙げることができる。なお、下部
電極１３の側壁には、側壁絶縁層３１が形成され、この
側壁絶縁層３１上に誘電体膜１４と上部電極１５とが延
在している。
は、バリア層（拡散抑止層）１２が形成される。このバ
リア層１２の材質としては、ＴｉＮ／ＴｉなどのＴｉ系
材料からなる積層膜を挙げることができる。なお、下部
電極１３の側壁には、側壁絶縁層３１が形成され、この
側壁絶縁層３１上に誘電体膜１４と上部電極１５とが延
在している。
【０００８】そして、上記のキャパシタ１６を覆うよう
にシリコン酸化膜などからなる層間絶縁層１９が形成さ
れ、この層間絶縁層１９上にはＡｌを含む材質などから
なる金属配線層２０が形成される。
にシリコン酸化膜などからなる層間絶縁層１９が形成さ
れ、この層間絶縁層１９上にはＡｌを含む材質などから
なる金属配線層２０が形成される。
【０００９】次に、図２４および図２５を用いて、図２
３に示される従来のＤＲＡＭの製造方法について説明す
る。図２４および図２５は、図２３に示されるＤＲＡＭ
の製造工程の特徴的な第１工程および第２工程を示す断
面図である。
３に示される従来のＤＲＡＭの製造方法について説明す
る。図２４および図２５は、図２３に示されるＤＲＡＭ
の製造工程の特徴的な第１工程および第２工程を示す断
面図である。
【００１０】まず図２４を参照して、ｐ型半導体基板１
の主表面に、ＬＯＣＯＳ（Local Oxidation of Silico
n）法などを用いて、フィールド酸化膜２を形成する。
そして、熱酸化法などを用いて、半導体基板１の主表面
上にゲート絶縁層４を形成し、このゲート絶縁層４上に
ＣＶＤ（Chemical Vapor Deposition ）法などを用いて
多結晶シリコン層を形成する。そして、この多結晶シリ
コン層を所定形状にパターニングすることによりゲート
電極５を形成した後、イオン注入技術および拡散技術を
用いて、ｎ- 不純物拡散層３ａを形成する。
の主表面に、ＬＯＣＯＳ（Local Oxidation of Silico
n）法などを用いて、フィールド酸化膜２を形成する。
そして、熱酸化法などを用いて、半導体基板１の主表面
上にゲート絶縁層４を形成し、このゲート絶縁層４上に
ＣＶＤ（Chemical Vapor Deposition ）法などを用いて
多結晶シリコン層を形成する。そして、この多結晶シリ
コン層を所定形状にパターニングすることによりゲート
電極５を形成した後、イオン注入技術および拡散技術を
用いて、ｎ- 不純物拡散層３ａを形成する。
【００１１】次に、ゲート電極５を覆うように絶縁層６
を形成し、この絶縁層６をマスクとして用いて半導体基
板１の主表面にｎ型の不純物が導入される。それによ
り、ｎ + 不純物拡散層３が形成される。次に、ＣＶＤ法
などを用いて、ゲート電極５および絶縁層６を覆うよう
に層間絶縁層７ａを形成する。そして、フォトリソグラ
フィ技術およびエッチング技術を用いて、層間絶縁層７
ａにコンタクトホール８ｂを形成する。次に、ＣＶＤ法
あるいはスパッタリング法などを用いて、コンタクトホ
ール８ｂ内と層間絶縁層７ａ上とに導電層を堆積する。
そして、この導電層をパターニングすることにより、ビ
ット線１１が形成される。
を形成し、この絶縁層６をマスクとして用いて半導体基
板１の主表面にｎ型の不純物が導入される。それによ
り、ｎ + 不純物拡散層３が形成される。次に、ＣＶＤ法
などを用いて、ゲート電極５および絶縁層６を覆うよう
に層間絶縁層７ａを形成する。そして、フォトリソグラ
フィ技術およびエッチング技術を用いて、層間絶縁層７
ａにコンタクトホール８ｂを形成する。次に、ＣＶＤ法
あるいはスパッタリング法などを用いて、コンタクトホ
ール８ｂ内と層間絶縁層７ａ上とに導電層を堆積する。
そして、この導電層をパターニングすることにより、ビ
ット線１１が形成される。
【００１２】次に、図２５を参照して、ビット線１１と
層間絶縁層７ａとを覆うように、ＣＶＤ法などを用いて
層間絶縁層７ｂを形成する。そして、フォトリソグラフ
ィ技術およびエッチング技術を用いて、コンタクトホー
ル８ａ，８ｃを形成する。
層間絶縁層７ａとを覆うように、ＣＶＤ法などを用いて
層間絶縁層７ｂを形成する。そして、フォトリソグラフ
ィ技術およびエッチング技術を用いて、コンタクトホー
ル８ａ，８ｃを形成する。
【００１３】その後は、ＣＶＤ法などを用いて、コンタ
クトホール８ａ，８ｃ内に充填されるように多結晶シリ
コン層を堆積し、この多結晶シリコン層をたとえばエッ
チバックすることによりプラグ電極９ａ，９ｃをそれぞ
れ形成する。次に、スパッタリング法やＭＯＣＶＤ（Me
tal Organic CVD ）法等を用いて、ＴｉＮ／Ｔｉなどか
らなるバリア層１２を形成し、このバリア層１２上にＰ
ｔなどからなる下部電極１３を形成する。そして、下部
電極１３とバリア層１２とを所定形状にパターニングし
た後、これらの側壁に側壁絶縁層３１を形成する。
クトホール８ａ，８ｃ内に充填されるように多結晶シリ
コン層を堆積し、この多結晶シリコン層をたとえばエッ
チバックすることによりプラグ電極９ａ，９ｃをそれぞ
れ形成する。次に、スパッタリング法やＭＯＣＶＤ（Me
tal Organic CVD ）法等を用いて、ＴｉＮ／Ｔｉなどか
らなるバリア層１２を形成し、このバリア層１２上にＰ
ｔなどからなる下部電極１３を形成する。そして、下部
電極１３とバリア層１２とを所定形状にパターニングし
た後、これらの側壁に側壁絶縁層３１を形成する。
【００１４】次に、スパッタリング法あるいはＭＯＣＶ
Ｄ法などを用いて、誘電体膜１４と上部電極１５とを順
次堆積する。その後、上部電極１５を覆うように、ＣＶ
Ｄ法などを用いて、層間絶縁層１９を形成し、この層間
絶縁層１９上に金属配線層２０を形成する。以上の工程
を経て図２３に示されるＤＲＡＭが形成されることとな
る。
Ｄ法などを用いて、誘電体膜１４と上部電極１５とを順
次堆積する。その後、上部電極１５を覆うように、ＣＶ
Ｄ法などを用いて、層間絶縁層１９を形成し、この層間
絶縁層１９上に金属配線層２０を形成する。以上の工程
を経て図２３に示されるＤＲＡＭが形成されることとな
る。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
従来のＤＲＡＭには、次に説明するような問題点があっ
た。ＤＲＡＭの微細化に伴い、ビット線１１の抵抗／容
量やビット線コンタクト部の抵抗などが、ＤＲＡＭの重
要な性能であるアクセス時間に影響してくる。このた
め、従来から、ビット線１１自体を抵抗の低い材質（た
とえばＷやＴｉと多結晶シリコンとからなるポリサイド
構造）にするなどの対策が採られてきている。しかし、
最先端のＤＲＡＭにおいては、上記のような対策を講じ
たとしてもビット線１１の抵抗は十分に低減されず、ア
クセス時間に影響してくるようになってきた。
従来のＤＲＡＭには、次に説明するような問題点があっ
た。ＤＲＡＭの微細化に伴い、ビット線１１の抵抗／容
量やビット線コンタクト部の抵抗などが、ＤＲＡＭの重
要な性能であるアクセス時間に影響してくる。このた
め、従来から、ビット線１１自体を抵抗の低い材質（た
とえばＷやＴｉと多結晶シリコンとからなるポリサイド
構造）にするなどの対策が採られてきている。しかし、
最先端のＤＲＡＭにおいては、上記のような対策を講じ
たとしてもビット線１１の抵抗は十分に低減されず、ア
クセス時間に影響してくるようになってきた。
【００１６】そこで、１本のビット線１１に付随するメ
モリセルの数を減らすなどして信号の遅延を小さくする
工夫なども考えられるが、ビット線１１に付随するメモ
リセル数を少なくするということはセンスアンプ数の増
大につながり、周辺回路の面積が増大してしまう。その
ため、結果として、チップ面積が増大するという問題が
あった。このように、従来例では、ＤＲＡＭを微細化し
た場合に、ビット線１１の抵抗値を十分に低減すること
は非常に困難なものとなっていた。
モリセルの数を減らすなどして信号の遅延を小さくする
工夫なども考えられるが、ビット線１１に付随するメモ
リセル数を少なくするということはセンスアンプ数の増
大につながり、周辺回路の面積が増大してしまう。その
ため、結果として、チップ面積が増大するという問題が
あった。このように、従来例では、ＤＲＡＭを微細化し
た場合に、ビット線１１の抵抗値を十分に低減すること
は非常に困難なものとなっていた。
【００１７】また、図２４および図２５に示されるよう
に、ビット線１１の形成のためのコンタクトホール８ｂ
と、プラグ電極９ａ、９ｃの形成のためのコンタクトホ
ール８ａ，８ｃとを別工程で形成していた。そのため、
コンタクトホール８ａ，８ｂ，８ｃの形成のために、フ
ォトリソグラフィ工程やエッチング工程を二度行なわな
ければならず製造工程が煩雑なものとなっていた。ま
た、フォトマスクも２枚必要であり、製造コスト増大に
つながっていた。
に、ビット線１１の形成のためのコンタクトホール８ｂ
と、プラグ電極９ａ、９ｃの形成のためのコンタクトホ
ール８ａ，８ｃとを別工程で形成していた。そのため、
コンタクトホール８ａ，８ｂ，８ｃの形成のために、フ
ォトリソグラフィ工程やエッチング工程を二度行なわな
ければならず製造工程が煩雑なものとなっていた。ま
た、フォトマスクも２枚必要であり、製造コスト増大に
つながっていた。
【００１８】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、装置が
微細化された場合においても、ビット線抵抗を十分に低
減することが可能となる半導体記憶装置を提供すること
にある。
ためになされたものである。この発明の目的は、装置が
微細化された場合においても、ビット線抵抗を十分に低
減することが可能となる半導体記憶装置を提供すること
にある。
【００１９】この発明の他の目的は、製造工程を簡略化
することにより製造コストを低減することが可能となる
半導体記憶装置の製造方法を提供することにある。
することにより製造コストを低減することが可能となる
半導体記憶装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、主表面を有する第１導電型の半導体基板と、
第２導電型の第１と第２の不純物拡散層と、ゲート電極
と、ビット線と、キャパシタとを備える。第１と第２の
不純物拡散層は、半導体基板の主表面にチャネル領域を
規定するように間隔をあけて形成される。ゲート電極
は、チャネル領域上にゲート絶縁層を介在して形成され
る。ビット線は、第１の不純物拡散層の表面上に形成さ
れ、第１の不純物拡散層とのコンタクト部の上方に位置
する上面に突出部を有する。キャパシタは、第２の不純
物拡散層と電気的に接続される。ビット線は、第１の不
純物拡散層の表面上に形成され上方に延びる柱状部と、
柱状部を受入れる貫通孔を有し、貫通孔内に柱状部を受
入れることにより柱状部と接続され半導体基板の主表面
とほぼ平行な方向に延在する膜状部とを含み、柱状部の
上部が膜状部の上面から突出することにより上記突出部
が形成される。
憶装置は、主表面を有する第１導電型の半導体基板と、
第２導電型の第１と第２の不純物拡散層と、ゲート電極
と、ビット線と、キャパシタとを備える。第１と第２の
不純物拡散層は、半導体基板の主表面にチャネル領域を
規定するように間隔をあけて形成される。ゲート電極
は、チャネル領域上にゲート絶縁層を介在して形成され
る。ビット線は、第１の不純物拡散層の表面上に形成さ
れ、第１の不純物拡散層とのコンタクト部の上方に位置
する上面に突出部を有する。キャパシタは、第２の不純
物拡散層と電気的に接続される。ビット線は、第１の不
純物拡散層の表面上に形成され上方に延びる柱状部と、
柱状部を受入れる貫通孔を有し、貫通孔内に柱状部を受
入れることにより柱状部と接続され半導体基板の主表面
とほぼ平行な方向に延在する膜状部とを含み、柱状部の
上部が膜状部の上面から突出することにより上記突出部
が形成される。
【００２１】上述のように、本発明に係る半導体記憶装
置では、第１の不純物拡散層とビット線とのコンタクト
部の上方に位置するビット線の上面に突出部が設けられ
ている。このように突出部が設けられることにより、従
来例よりも上記のコンタクト部上に位置するビット線の
体積を増大させることが可能となる。それにより、上記
のコンタクト部上に位置する部分におけるビット線の抵
抗を低減することが可能となる。その結果、半導体記憶
装置の性能を向上させることが可能となる。
置では、第１の不純物拡散層とビット線とのコンタクト
部の上方に位置するビット線の上面に突出部が設けられ
ている。このように突出部が設けられることにより、従
来例よりも上記のコンタクト部上に位置するビット線の
体積を増大させることが可能となる。それにより、上記
のコンタクト部上に位置する部分におけるビット線の抵
抗を低減することが可能となる。その結果、半導体記憶
装置の性能を向上させることが可能となる。
【００２２】この発明に係る半導体記憶装置の製造方法
では、まず、第１導電型の半導体基板の主表面にチャネ
ル領域を規定するように間隔をあけて第２導電型の第１
と第２の不純物拡散層を形成する。チャネル領域上にゲ
ート絶縁層を介在してゲート電極を形成する。このゲー
ト電極と第１と第２の不純物拡散層とを覆うように第１
の層間絶縁層を形成する。そして、第１の不純物拡散層
を覆い第２の不純物拡散層と重ならないように第１の層
間絶縁層上に第１導電層を形成する。この第１導電層と
第１の層間絶縁層とを覆うように第２の層間絶縁層を形
成する。そして、第１の不純物拡散層上に第１と第２の
層間絶縁層と第１導電層とを貫通する第１のコンタクト
ホールと、第２の不純物拡散層上に第１と第２の層間絶
縁層を貫通する第２のコンタクトホールとを同時に形成
する。この第１と第２のコンタクトホール内に第２導電
層を埋め込むことにより、第１と第２の不純物拡散層と
電気的に接続される第１と第２の埋込導電層を形成する
とともに第１の埋込導電層を第１導電層と接続しかつ第
１の埋込導電層の上部を第１導電層の上面から突出させ
る。そして、第２の埋込導電層と電気的に接続されるよ
うに第２の層間絶縁層上にキャパシタを形成する。
では、まず、第１導電型の半導体基板の主表面にチャネ
ル領域を規定するように間隔をあけて第２導電型の第１
と第２の不純物拡散層を形成する。チャネル領域上にゲ
ート絶縁層を介在してゲート電極を形成する。このゲー
ト電極と第１と第２の不純物拡散層とを覆うように第１
の層間絶縁層を形成する。そして、第１の不純物拡散層
を覆い第２の不純物拡散層と重ならないように第１の層
間絶縁層上に第１導電層を形成する。この第１導電層と
第１の層間絶縁層とを覆うように第２の層間絶縁層を形
成する。そして、第１の不純物拡散層上に第１と第２の
層間絶縁層と第１導電層とを貫通する第１のコンタクト
ホールと、第２の不純物拡散層上に第１と第２の層間絶
縁層を貫通する第２のコンタクトホールとを同時に形成
する。この第１と第２のコンタクトホール内に第２導電
層を埋め込むことにより、第１と第２の不純物拡散層と
電気的に接続される第１と第２の埋込導電層を形成する
とともに第１の埋込導電層を第１導電層と接続しかつ第
１の埋込導電層の上部を第１導電層の上面から突出させ
る。そして、第２の埋込導電層と電気的に接続されるよ
うに第２の層間絶縁層上にキャパシタを形成する。
【００２３】上述のように、本発明に係る半導体記憶装
置の製造方法では、ビット線を形成するための第１のコ
ンタクトホールと、キャパシタと第２の不純物拡散層と
を電気的に接続する埋込導電層を形成するために設けら
れる第２のコンタクトホールとを同時に形成することが
可能となる。それにより、第１と第２のコンタクトホー
ルを別工程で形成していた従来例の場合と比べ、製造工
程を格段に簡略化することが可能となる。また、第１と
第２のコンタクトホールを同一工程で形成できるので、
フォトマスクの枚数も従来例よりも減少させることが可
能となる。その結果、製造コストを大幅に低減すること
が可能となる。
置の製造方法では、ビット線を形成するための第１のコ
ンタクトホールと、キャパシタと第２の不純物拡散層と
を電気的に接続する埋込導電層を形成するために設けら
れる第２のコンタクトホールとを同時に形成することが
可能となる。それにより、第１と第２のコンタクトホー
ルを別工程で形成していた従来例の場合と比べ、製造工
程を格段に簡略化することが可能となる。また、第１と
第２のコンタクトホールを同一工程で形成できるので、
フォトマスクの枚数も従来例よりも減少させることが可
能となる。その結果、製造コストを大幅に低減すること
が可能となる。
【００２４】
【発明の実施の形態】以下、図１〜図２２を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００２５】（実施の形態１）まず、図１〜図１４を用
いて、この発明の実施の形態１とその変形例について説
明する。図１は、この発明の実施の形態１における半導
体記憶装置を示す断面図である。
いて、この発明の実施の形態１とその変形例について説
明する。図１は、この発明の実施の形態１における半導
体記憶装置を示す断面図である。
【００２６】図１を参照して、本発明に係る半導体記憶
装置では、ビット線１１が、柱状部９ｂと、配線層（膜
状部）１０とで構成される。そして、このビット線１１
上にはトレンチ１７が形成され、このトレンチ１７内に
埋込酸化膜１８が形成される。それ以外の構造に関して
は図２３に示される従来例と同様であるためその説明は
省略する。
装置では、ビット線１１が、柱状部９ｂと、配線層（膜
状部）１０とで構成される。そして、このビット線１１
上にはトレンチ１７が形成され、このトレンチ１７内に
埋込酸化膜１８が形成される。それ以外の構造に関して
は図２３に示される従来例と同様であるためその説明は
省略する。
【００２７】上述のように、ビット線１１は、柱状部９
ｂと、配線層（膜状部）１０とで構成される。そして、
配線層１０には、貫通孔１０ａが設けられており、この
貫通孔１０ａ内に延在するように柱状部９ｂが形成され
る。そして、柱状部９ｂの上部が、図１に示されるよう
に、配線層１０の上面から突出することにより突出部が
形成される。この突出部が形成されることにより、ビッ
ト線１１とｎ+ 不純物拡散層３のコンタクト部上に位置
するビット線１１の体積を従来よりも増大させることが
可能となる。それにより、上記のコンタクト部上におけ
るビット線１１の抵抗値を低減することが可能となる。
なお、ビット線１１は、このビット線１１とその直下の
ｎ+ 不純物拡散層３とのコンタクト部上において、その
上面に突出部が設けられるものであれば図１に示される
構造には限定されない。
ｂと、配線層（膜状部）１０とで構成される。そして、
配線層１０には、貫通孔１０ａが設けられており、この
貫通孔１０ａ内に延在するように柱状部９ｂが形成され
る。そして、柱状部９ｂの上部が、図１に示されるよう
に、配線層１０の上面から突出することにより突出部が
形成される。この突出部が形成されることにより、ビッ
ト線１１とｎ+ 不純物拡散層３のコンタクト部上に位置
するビット線１１の体積を従来よりも増大させることが
可能となる。それにより、上記のコンタクト部上におけ
るビット線１１の抵抗値を低減することが可能となる。
なお、ビット線１１は、このビット線１１とその直下の
ｎ+ 不純物拡散層３とのコンタクト部上において、その
上面に突出部が設けられるものであれば図１に示される
構造には限定されない。
【００２８】ビット線１１上には、図１に示されるよう
に、トレンチ１７が形成される。そして、柱状部９ｂの
上面が、所定のトレンチ１７の底面の一部を構成する。
このトレンチ１７は、層間絶縁層７ｂ内に底面を有し、
かつキャパシタ１６の下部電極１３を挟むように設けら
れる。そして、このトレンチ１７内には埋込酸化膜１８
が形成される。
に、トレンチ１７が形成される。そして、柱状部９ｂの
上面が、所定のトレンチ１７の底面の一部を構成する。
このトレンチ１７は、層間絶縁層７ｂ内に底面を有し、
かつキャパシタ１６の下部電極１３を挟むように設けら
れる。そして、このトレンチ１７内には埋込酸化膜１８
が形成される。
【００２９】この埋込酸化膜１８は、トレンチ１７の底
面全面と、トレンチ１７の側面のほぼ全面とを覆うよう
に形成され、その上面に凹部２２が形成される。この凹
部２２の底面は、バリア層１２の底面よりも上方に位置
することが好ましく、そのように形成することも可能で
ある。それにより、埋込酸化膜１８の上面をなだらかな
ものとすることが可能となる。
面全面と、トレンチ１７の側面のほぼ全面とを覆うよう
に形成され、その上面に凹部２２が形成される。この凹
部２２の底面は、バリア層１２の底面よりも上方に位置
することが好ましく、そのように形成することも可能で
ある。それにより、埋込酸化膜１８の上面をなだらかな
ものとすることが可能となる。
【００３０】この埋込酸化膜１８上には誘電体膜１４が
延在するので、この埋込酸化膜１８の上面がなだらかな
傾斜面であることによって、埋込酸化膜１８上における
誘電体膜１４の薄膜化を効果的に阻止することが可能と
なる。それにより、この薄膜化に起因するリーク電流の
発生を効果的に阻止することが可能となる。その結果、
半導体記憶装置の信頼性を向上させることが可能とな
る。なお、埋込酸化膜１８の代わりに他の絶縁層を用い
ることも可能である。
延在するので、この埋込酸化膜１８の上面がなだらかな
傾斜面であることによって、埋込酸化膜１８上における
誘電体膜１４の薄膜化を効果的に阻止することが可能と
なる。それにより、この薄膜化に起因するリーク電流の
発生を効果的に阻止することが可能となる。その結果、
半導体記憶装置の信頼性を向上させることが可能とな
る。なお、埋込酸化膜１８の代わりに他の絶縁層を用い
ることも可能である。
【００３１】なお、プラグ電極９ａ，９ｃと柱状部９ｂ
とは同じ材質からなるものであってもよい。この場合で
あれば、プラグ電極９ａ，９ｃと柱状部９ｂは、多結晶
シリコンにより構成される。一方、配線層１０は、Ｗや
Ｔｉなどの低抵抗な金属、高融点金属シリサイドあるい
はポリサイド構造を有する膜からなるものであってもよ
い。つまり、配線層１０の材質と柱状部９ｂの材質とは
異なるものであってもよい。柱状部９ｂの材質としては
コンタクトホール８ｂ内を充填しやすいものが選択さ
れ、配線層１０の材質としては低抵抗な材質が選択され
ることが好ましい。
とは同じ材質からなるものであってもよい。この場合で
あれば、プラグ電極９ａ，９ｃと柱状部９ｂは、多結晶
シリコンにより構成される。一方、配線層１０は、Ｗや
Ｔｉなどの低抵抗な金属、高融点金属シリサイドあるい
はポリサイド構造を有する膜からなるものであってもよ
い。つまり、配線層１０の材質と柱状部９ｂの材質とは
異なるものであってもよい。柱状部９ｂの材質としては
コンタクトホール８ｂ内を充填しやすいものが選択さ
れ、配線層１０の材質としては低抵抗な材質が選択され
ることが好ましい。
【００３２】次に、図２〜図１０用いて、図１に示され
る半導体記憶装置の製造方法について説明する。図２〜
図１０は、図１に示される実施の形態１における半導体
記憶装置の製造工程の特徴的な第１工程〜第９工程を示
す断面図である。
る半導体記憶装置の製造方法について説明する。図２〜
図１０は、図１に示される実施の形態１における半導体
記憶装置の製造工程の特徴的な第１工程〜第９工程を示
す断面図である。
【００３３】まず図２を参照して、従来例と同様の工程
を経て層間絶縁層７ａまでを形成する。そして、この層
間絶縁層７ａ上に、スパッタリング法あるいはＣＶＤ法
などを用いて、導電層（図示せず）を形成する。そし
て、この導電層をパターニングすることにより、図３に
示されるように、所定のｎ+ 不純物拡散層３を覆い、そ
れと隣合うｎ+ 不純物拡散層３と重ならないように配線
層１０を形成する。そして、この配線層１０を覆うよう
にＣＶＤ法等を用いて、シリコン酸化膜などからなる層
間絶縁層７ｂを形成する。
を経て層間絶縁層７ａまでを形成する。そして、この層
間絶縁層７ａ上に、スパッタリング法あるいはＣＶＤ法
などを用いて、導電層（図示せず）を形成する。そし
て、この導電層をパターニングすることにより、図３に
示されるように、所定のｎ+ 不純物拡散層３を覆い、そ
れと隣合うｎ+ 不純物拡散層３と重ならないように配線
層１０を形成する。そして、この配線層１０を覆うよう
にＣＶＤ法等を用いて、シリコン酸化膜などからなる層
間絶縁層７ｂを形成する。
【００３４】次に、図４を参照して、キャパシタ１６と
ｎ+ 不純物拡散層３との接続のためのコンタクトホール
８ａ，８ｃと、ビット線１１の形成のためのコンタクト
ホール８ｂとを同時に形成する。そのため、フォトマス
クは１枚で済みまた一度のエッチング工程でコンタクト
ホール８ａ〜８ｃを形成できるので製造工程も極めて簡
略化される。
ｎ+ 不純物拡散層３との接続のためのコンタクトホール
８ａ，８ｃと、ビット線１１の形成のためのコンタクト
ホール８ｂとを同時に形成する。そのため、フォトマス
クは１枚で済みまた一度のエッチング工程でコンタクト
ホール８ａ〜８ｃを形成できるので製造工程も極めて簡
略化される。
【００３５】しかし、コンタクトホール８ａ〜８ｃの形
成に際し、次のような工夫を施す必要がある。コンタク
トホール８ｂの形成には、配線層１０のエッチングと層
間絶縁層７ａ，７ｂのエッチングとが必要となる。その
ため、配線層１０の表面に到達するまでは層間絶縁層７
ｂが選択的にエッチングされる条件でエッチングを行
い、その後に配線層１０が選択的にエッチングされるエ
ッチング条件に変え、その後にさらに層間絶縁層７ａが
選択的にエッチングされるエッチング条件に変えるとい
うプロセスが必要となる。
成に際し、次のような工夫を施す必要がある。コンタク
トホール８ｂの形成には、配線層１０のエッチングと層
間絶縁層７ａ，７ｂのエッチングとが必要となる。その
ため、配線層１０の表面に到達するまでは層間絶縁層７
ｂが選択的にエッチングされる条件でエッチングを行
い、その後に配線層１０が選択的にエッチングされるエ
ッチング条件に変え、その後にさらに層間絶縁層７ａが
選択的にエッチングされるエッチング条件に変えるとい
うプロセスが必要となる。
【００３６】ここで、層間絶縁層７ａ，７ｂがシリコン
酸化膜からなり、配線層１０が不純物の導入された多結
晶シリコンからなると仮定した場合、多結晶シリコンの
方がシリコン酸化膜に比べてエッチングされやすい傾向
があるため、図４に示されるように、コンタクトホール
８ａ，８ｃ下に位置する半導体基板１の主表面にはリセ
ス部が形成されてしまう。
酸化膜からなり、配線層１０が不純物の導入された多結
晶シリコンからなると仮定した場合、多結晶シリコンの
方がシリコン酸化膜に比べてエッチングされやすい傾向
があるため、図４に示されるように、コンタクトホール
８ａ，８ｃ下に位置する半導体基板１の主表面にはリセ
ス部が形成されてしまう。
【００３７】次に、図５を参照して、ＣＶＤ法などを用
いて、コンタクトホール８ａ，８ｂ，８ｃ内を充填する
ように多結晶シリコン層９を形成する。そして、エッチ
バック法やＣＭＰ（Chemical Mechanical Polishing ）
法などを用いて、多結晶シリコン層９の上面からその厚
みを減じる。それにより、図６に示されるように、プラ
グ電極９ａ，９ｃと柱状部９ｂとをそれぞれ形成する。
いて、コンタクトホール８ａ，８ｂ，８ｃ内を充填する
ように多結晶シリコン層９を形成する。そして、エッチ
バック法やＣＭＰ（Chemical Mechanical Polishing ）
法などを用いて、多結晶シリコン層９の上面からその厚
みを減じる。それにより、図６に示されるように、プラ
グ電極９ａ，９ｃと柱状部９ｂとをそれぞれ形成する。
【００３８】次に、図７を参照して、スパッタリング法
などを用いて、Ｔｉ／ＴｉＮ積層膜などからなるバリア
層１２ａを堆積する。そして、このバリア層１２ａ上に
Ｐｔ膜などからなる下部電極材料層１３ａをスパッタリ
ング法などにより堆積する。
などを用いて、Ｔｉ／ＴｉＮ積層膜などからなるバリア
層１２ａを堆積する。そして、このバリア層１２ａ上に
Ｐｔ膜などからなる下部電極材料層１３ａをスパッタリ
ング法などにより堆積する。
【００３９】次に、図８を参照して、上記の下部電極材
料層１３ａ上にフォトレジスト２１を塗布し、このフォ
トレジスト２１を所定形状にパターニングする。このと
き、一般に、ＰｔおよびＴｉ／ＴｉＮなどの材料は化学
的ドライエッチング法ではエッチングされにくいため、
スパッタエッチング法を用いることとする。このスパッ
タエッチング法では、被エッチング材の選択比に関係な
く一様に各材質がエッチングされてしまう。このような
スパッタエッチング法を用いて、フォトレジスト２１を
マスクとして用いて、下部電極材料層１３ａとバリア層
１２とを順次エッチングする。それにより、キャパシタ
１６の下部電極１３が形成されるとともにこの下部電極
１３を挟むようにトレンチ１７が形成されることとな
る。
料層１３ａ上にフォトレジスト２１を塗布し、このフォ
トレジスト２１を所定形状にパターニングする。このと
き、一般に、ＰｔおよびＴｉ／ＴｉＮなどの材料は化学
的ドライエッチング法ではエッチングされにくいため、
スパッタエッチング法を用いることとする。このスパッ
タエッチング法では、被エッチング材の選択比に関係な
く一様に各材質がエッチングされてしまう。このような
スパッタエッチング法を用いて、フォトレジスト２１を
マスクとして用いて、下部電極材料層１３ａとバリア層
１２とを順次エッチングする。それにより、キャパシタ
１６の下部電極１３が形成されるとともにこの下部電極
１３を挟むようにトレンチ１７が形成されることとな
る。
【００４０】なお、配線層１０上における層間絶縁層７
ｂの厚みが２００ｎｍ程度である場合、上記のスパッタ
エッチングの際のオーバーエッチング量は、約５０ｎｍ
〜約１００ｎｍ程度に設定してもよい。その結果、図８
に示されるように、バリア層１２の底面からトレンチ１
７の底面までの深さＤは、約５０ｎｍ〜約１００ｎｍ程
度となり、かつ柱状部９ｂは、配線層１０の上面から約
１００ｎｍ〜１５０ｎｍ程度突出した形状となる。その
結果、半導体基板１の主表面からの柱状部９ｂの高さ
は、半導体基板１の主表面からのプラグ電極９ａ，９ｃ
の高さよりも低いものとなる。
ｂの厚みが２００ｎｍ程度である場合、上記のスパッタ
エッチングの際のオーバーエッチング量は、約５０ｎｍ
〜約１００ｎｍ程度に設定してもよい。その結果、図８
に示されるように、バリア層１２の底面からトレンチ１
７の底面までの深さＤは、約５０ｎｍ〜約１００ｎｍ程
度となり、かつ柱状部９ｂは、配線層１０の上面から約
１００ｎｍ〜１５０ｎｍ程度突出した形状となる。その
結果、半導体基板１の主表面からの柱状部９ｂの高さ
は、半導体基板１の主表面からのプラグ電極９ａ，９ｃ
の高さよりも低いものとなる。
【００４１】次に、上記のフォトレジスト２１を除去し
た後、図９に示されるように、ＣＶＤ法などを用いて、
トレンチ１７と下部電極１３とを覆うようにシリコン酸
化膜１８ａを堆積する。そして、このシリコン酸化膜１
８ａに異方性ドライエッチング処理を施す。それによ
り、図１０に示されるように、埋込酸化膜１８を形成す
る。このとき、埋込酸化膜１８の上面には凹部２２が形
成されるが、酸化膜１８ａの厚みを適切に調整すること
により埋込酸化膜１８の上面をなだらかなものとするこ
とは可能である。
た後、図９に示されるように、ＣＶＤ法などを用いて、
トレンチ１７と下部電極１３とを覆うようにシリコン酸
化膜１８ａを堆積する。そして、このシリコン酸化膜１
８ａに異方性ドライエッチング処理を施す。それによ
り、図１０に示されるように、埋込酸化膜１８を形成す
る。このとき、埋込酸化膜１８の上面には凹部２２が形
成されるが、酸化膜１８ａの厚みを適切に調整すること
により埋込酸化膜１８の上面をなだらかなものとするこ
とは可能である。
【００４２】それ以降は、従来例と同様の工程を経て、
誘電体膜１４，上部電極１５，層間絶縁層１９および金
属配線層２０を形成する。以上の工程を経て図１に示さ
れる半導体記憶装置が形成されることとなる。
誘電体膜１４，上部電極１５，層間絶縁層１９および金
属配線層２０を形成する。以上の工程を経て図１に示さ
れる半導体記憶装置が形成されることとなる。
【００４３】次に、図１１および図１２を用いて、メモ
リセルのレイアウトについて説明する。図１１は、１／
４ピッチのメモリセルのレイアウトを示す平面図であ
る。図１２は、１／２ピッチのメモリセルのレイアウト
を示す平面図である。
リセルのレイアウトについて説明する。図１１は、１／
４ピッチのメモリセルのレイアウトを示す平面図であ
る。図１２は、１／２ピッチのメモリセルのレイアウト
を示す平面図である。
【００４４】図１１および図１２に示されるように、ゲ
ート電極（ワード線）５と、ビット線１１は、ほぼ直交
する方向に延びるように形成される。そして、メモリ素
子形成領域２３が選択的に配置され、このメモリ素子形
成領域２３上にキャパシタコンタクト部２４とビット線
コンタクト部２５とが設けられる。そして、キャパシタ
コンタクト部２４と接続されるようにキャパシタ１６の
下部電極１３が選択的に形成される。そして、隣合う下
部電極１３間に埋込酸化膜１８が形成されることとな
る。
ート電極（ワード線）５と、ビット線１１は、ほぼ直交
する方向に延びるように形成される。そして、メモリ素
子形成領域２３が選択的に配置され、このメモリ素子形
成領域２３上にキャパシタコンタクト部２４とビット線
コンタクト部２５とが設けられる。そして、キャパシタ
コンタクト部２４と接続されるようにキャパシタ１６の
下部電極１３が選択的に形成される。そして、隣合う下
部電極１３間に埋込酸化膜１８が形成されることとな
る。
【００４５】次に、図１３および図１４を用いて、図１
に示される実施の形態１における半導体記憶装置の変形
例について説明する。
に示される実施の形態１における半導体記憶装置の変形
例について説明する。
【００４６】＜変形例１＞まず、図１３を用いて、図１
に示される半導体記憶装置の変形例１について説明す
る。図１３は、変形例１における半導体記憶装置を示す
断面図である。
に示される半導体記憶装置の変形例１について説明す
る。図１３は、変形例１における半導体記憶装置を示す
断面図である。
【００４７】図１３を参照して、本変形例１において
は、プラグ電極９ａ，９ｃおよび柱状部９ｂが、Ｔｉ層
２７と、ＴｉＮ層２６との積層構造となっている。それ
以外の構造に関しては図１に示される場合と同様であ
る。
は、プラグ電極９ａ，９ｃおよび柱状部９ｂが、Ｔｉ層
２７と、ＴｉＮ層２６との積層構造となっている。それ
以外の構造に関しては図１に示される場合と同様であ
る。
【００４８】＜変形例２＞次に、図１４を用いて、変形
例２について説明する。図１４は、変形例２における半
導体記憶装置を示す断面図である。図１４を参照して、
本変形例では、プラグ電極９ａ，９ｃおよび柱状部９ｂ
が、Ｔｉ層２７と、ＴｉＮ層２６と、Ｗ層２８との積層
構造となっている。それにより、上記の実施の形態１の
場合よりもプラグ電極９ａ，９ｃおよびビット線１１の
抵抗をさらに低減することが可能となる。
例２について説明する。図１４は、変形例２における半
導体記憶装置を示す断面図である。図１４を参照して、
本変形例では、プラグ電極９ａ，９ｃおよび柱状部９ｂ
が、Ｔｉ層２７と、ＴｉＮ層２６と、Ｗ層２８との積層
構造となっている。それにより、上記の実施の形態１の
場合よりもプラグ電極９ａ，９ｃおよびビット線１１の
抵抗をさらに低減することが可能となる。
【００４９】（実施の形態２）次に、図１５〜図１８を
用いて、この発明の実施の形態２について説明する。図
１５は、この発明の実施の形態２における半導体記憶装
置を示す断面図である。
用いて、この発明の実施の形態２について説明する。図
１５は、この発明の実施の形態２における半導体記憶装
置を示す断面図である。
【００５０】図１５を参照して、本実施の形態２におい
ては、プラグ電極９ａ，９ｃと半導体基板１との間に多
結晶シリコンパッド層２９が形成されている。それ以外
の構造に関しては図１に示される半導体記憶装置と同様
である。
ては、プラグ電極９ａ，９ｃと半導体基板１との間に多
結晶シリコンパッド層２９が形成されている。それ以外
の構造に関しては図１に示される半導体記憶装置と同様
である。
【００５１】上記のように、多結晶シリコンパッド層２
９を形成することにより、プラグ電極９ａ，９ｃ直下に
位置する半導体基板１の主表面にリセス部が形成される
ことを効果的に阻止することが可能となる。なお、多結
晶シリコンパッド層２９の上面には、リセス部が形成さ
れ、そのリセス部内にプラグ電極９ａ，９ｃの底面が位
置することとなる。
９を形成することにより、プラグ電極９ａ，９ｃ直下に
位置する半導体基板１の主表面にリセス部が形成される
ことを効果的に阻止することが可能となる。なお、多結
晶シリコンパッド層２９の上面には、リセス部が形成さ
れ、そのリセス部内にプラグ電極９ａ，９ｃの底面が位
置することとなる。
【００５２】次に、図１８を用いて、多結晶シリコンパ
ッド層２９の厚みｔ２について説明する。図１８は、多
結晶シリコンパッド層２９とその周辺部分を模式的に示
す図である。なお、便宜上、フィールド酸化膜２の図示
は省略している。
ッド層２９の厚みｔ２について説明する。図１８は、多
結晶シリコンパッド層２９とその周辺部分を模式的に示
す図である。なお、便宜上、フィールド酸化膜２の図示
は省略している。
【００５３】図１８を参照して、多結晶シリコンパッド
層２９が形成されるコンタクトホールの側壁の傾斜角を
θとし、仮想の三角形ｘｙｚを考えてみる。そして、コ
ンタクトホールの側壁の傾斜角θは、約４５度〜約６０
度であるものとする。
層２９が形成されるコンタクトホールの側壁の傾斜角を
θとし、仮想の三角形ｘｙｚを考えてみる。そして、コ
ンタクトホールの側壁の傾斜角θは、約４５度〜約６０
度であるものとする。
【００５４】この場合に、三角形ｘｙｚの辺ｘｚの長さ
ｌは、ｔ２／ｃｏｓθで表わされる。したがって、θの
値が４５度〜６０度である場合には、ｌは、√２・ｔ２
≦ｌ≦２・ｔ２で表されることとなる。ここで、ｌ＝ｔ
１（多結晶シリコンからなる配線層１０の厚み）と考え
た場合、多結晶シリコンパッド層２９の厚みｔ２は、ｔ
１／２≦ｔ２≦ｔ１／√２で表わすことができる。
ｌは、ｔ２／ｃｏｓθで表わされる。したがって、θの
値が４５度〜６０度である場合には、ｌは、√２・ｔ２
≦ｌ≦２・ｔ２で表されることとなる。ここで、ｌ＝ｔ
１（多結晶シリコンからなる配線層１０の厚み）と考え
た場合、多結晶シリコンパッド層２９の厚みｔ２は、ｔ
１／２≦ｔ２≦ｔ１／√２で表わすことができる。
【００５５】上記の関係より、多結晶シリコンパッド層
２９の厚みｔ２は、配線層１０の厚みｔ１の約５０％〜
約８０％程度であればよいこととなる。多結晶シリコン
パッド層２９がこのような厚みを有することにより、半
導体基板１の主表面にリセス部が形成されることを効果
的に阻止することが可能となる。また、このように多結
晶シリコンパッド層２９の厚みを薄く設定することによ
り、この多結晶シリコンパッド層２９のパターニングも
容易なものとなる。
２９の厚みｔ２は、配線層１０の厚みｔ１の約５０％〜
約８０％程度であればよいこととなる。多結晶シリコン
パッド層２９がこのような厚みを有することにより、半
導体基板１の主表面にリセス部が形成されることを効果
的に阻止することが可能となる。また、このように多結
晶シリコンパッド層２９の厚みを薄く設定することによ
り、この多結晶シリコンパッド層２９のパターニングも
容易なものとなる。
【００５６】次に、図１６および図１７を用いて、図１
５に示される本発明の実施の形態２における半導体記憶
装置の製造方法について説明する。図１６および図１７
は、この実施の形態２における半導体記憶装置の製造工
程の特徴的な第１工程および第２工程を示す断面図であ
る。
５に示される本発明の実施の形態２における半導体記憶
装置の製造方法について説明する。図１６および図１７
は、この実施の形態２における半導体記憶装置の製造工
程の特徴的な第１工程および第２工程を示す断面図であ
る。
【００５７】まず図１６を参照して、上記の実施の形態
１の場合と同様の工程を経て絶縁層６までを形成する。
次に、ＣＶＤ法などを用いて、絶縁層６と半導体基板１
の主表面とを覆うように不純物の導入された多結晶シリ
コン層を堆積する。そして、この多結晶シリコン層をパ
ターニングすることにより、多結晶シリコンパッド層２
９が形成される。
１の場合と同様の工程を経て絶縁層６までを形成する。
次に、ＣＶＤ法などを用いて、絶縁層６と半導体基板１
の主表面とを覆うように不純物の導入された多結晶シリ
コン層を堆積する。そして、この多結晶シリコン層をパ
ターニングすることにより、多結晶シリコンパッド層２
９が形成される。
【００５８】次に、図１７を参照して、上記の実施の形
態１の場合と同様の方法で、層間絶縁層７ａ，７ｂと配
線層１０とを形成する。その後、上記の実施の形態１の
場合と同様の方法で、コンタクトホール８ａ，８ｂ，８
ｃをそれぞれ形成する。このとき、多結晶シリコンパッ
ド層２９を形成することにより、この多結晶シリコンパ
ッド層２９の表面にリセス部は形成されるものの半導体
基板１の主表面にはリセス部は形成されない。その後
は、上記の実施の形態１の場合と同様の工程を経て、図
１５に示される半導体記憶装置が形成されることとな
る。
態１の場合と同様の方法で、層間絶縁層７ａ，７ｂと配
線層１０とを形成する。その後、上記の実施の形態１の
場合と同様の方法で、コンタクトホール８ａ，８ｂ，８
ｃをそれぞれ形成する。このとき、多結晶シリコンパッ
ド層２９を形成することにより、この多結晶シリコンパ
ッド層２９の表面にリセス部は形成されるものの半導体
基板１の主表面にはリセス部は形成されない。その後
は、上記の実施の形態１の場合と同様の工程を経て、図
１５に示される半導体記憶装置が形成されることとな
る。
【００５９】（実施の形態３）次に、図１９〜図２２を
用いて、この発明の実施の形態３について説明する。図
１９は、この発明の実施の形態３における半導体記憶装
置を示す断面図である。
用いて、この発明の実施の形態３について説明する。図
１９は、この発明の実施の形態３における半導体記憶装
置を示す断面図である。
【００６０】図１９を参照して、本実施の形態３におい
ては、ゲート電極５を覆うように絶縁層６上にシリコン
窒化膜３０が形成されている。このようにシリコン窒化
膜３０を形成することにより、コンタクトホール８ａ，
８ｂ，８ｃの形成位置がずれた場合においても、ゲート
電極５がエッチングされるのを効果的に阻止することが
可能となる。なお、シリコン窒化膜３０のかわりに層間
絶縁層７ａの材質と異なる他の絶縁層を用いてもよい。
ては、ゲート電極５を覆うように絶縁層６上にシリコン
窒化膜３０が形成されている。このようにシリコン窒化
膜３０を形成することにより、コンタクトホール８ａ，
８ｂ，８ｃの形成位置がずれた場合においても、ゲート
電極５がエッチングされるのを効果的に阻止することが
可能となる。なお、シリコン窒化膜３０のかわりに層間
絶縁層７ａの材質と異なる他の絶縁層を用いてもよい。
【００６１】次に、図２０および図２１を用いて、この
実施の形態３における半導体記憶装置の製造方法につい
て説明する。図２０および図２１は、この実施の形態３
における半導体記憶装置の製造工程の特徴的な第１工程
および第２工程を示す断面図である。
実施の形態３における半導体記憶装置の製造方法につい
て説明する。図２０および図２１は、この実施の形態３
における半導体記憶装置の製造工程の特徴的な第１工程
および第２工程を示す断面図である。
【００６２】図２０を参照して、上記の実施の形態２の
場合と同様の工程を経て多結晶シリコンパッド層２９ま
でを形成する。次に、ＣＶＤ法などを用いて、ゲート電
極５，絶縁層６および多結晶シリコンパッド層２９を覆
うようにシリコン窒化膜３０を形成する。
場合と同様の工程を経て多結晶シリコンパッド層２９ま
でを形成する。次に、ＣＶＤ法などを用いて、ゲート電
極５，絶縁層６および多結晶シリコンパッド層２９を覆
うようにシリコン窒化膜３０を形成する。
【００６３】次に、上記の実施の形態１と同様の工程を
経て、層間絶縁層７ａ，７ｂと配線層１０とを形成す
る。そして、フォトリソグラフィ技術とエッチング技術
とを用いて、コンタクトホール８ａ，８ｂ，８ｃを形成
する。このとき、上記の実施の形態１の場合と同様のエ
ッチング方法に加え、シリコン窒化膜３０をエッチング
する工程も必要となる。それ以降は上記の実施の形態１
の場合と同様の工程を経て図１９に示される半導体記憶
装置が形成されることとなる。
経て、層間絶縁層７ａ，７ｂと配線層１０とを形成す
る。そして、フォトリソグラフィ技術とエッチング技術
とを用いて、コンタクトホール８ａ，８ｂ，８ｃを形成
する。このとき、上記の実施の形態１の場合と同様のエ
ッチング方法に加え、シリコン窒化膜３０をエッチング
する工程も必要となる。それ以降は上記の実施の形態１
の場合と同様の工程を経て図１９に示される半導体記憶
装置が形成されることとなる。
【００６４】次に、図２２を用いて、実施の形態３の変
形例について説明する。図２２は、実施の形態３の変形
例における半導体記憶装置を示す断面図である。
形例について説明する。図２２は、実施の形態３の変形
例における半導体記憶装置を示す断面図である。
【００６５】図２２を参照して、本変形例では、絶縁層
６およびゲート電極５を覆うようにシリコン窒化膜３０
が形成され、多結晶シリコンパッド層２９が形成されて
いない。それ以外の構造に関しては、図１に示される実
施の形態１の場合とほぼ同様である。本変形例の場合
も、上記の実施の形態３の場合とほぼ同様の効果が得ら
れる。
６およびゲート電極５を覆うようにシリコン窒化膜３０
が形成され、多結晶シリコンパッド層２９が形成されて
いない。それ以外の構造に関しては、図１に示される実
施の形態１の場合とほぼ同様である。本変形例の場合
も、上記の実施の形態３の場合とほぼ同様の効果が得ら
れる。
【００６６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものでないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。
の点で例示であって制限的なものでないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。
【図１】 この発明の実施の形態１における半導体記憶
装置を示す断面図である。
装置を示す断面図である。
【図２】 実施の形態１における半導体記憶装置の製造
工程の第１工程を示す断面図である。
工程の第１工程を示す断面図である。
【図３】 実施の形態１における半導体記憶装置の製造
工程の第２工程を示す断面図である。
工程の第２工程を示す断面図である。
【図４】 実施の形態１における半導体記憶装置の製造
工程の第３工程を示す断面図である。
工程の第３工程を示す断面図である。
【図５】 実施の形態１における半導体記憶装置の製造
工程の第４工程を示す断面図である。
工程の第４工程を示す断面図である。
【図６】 実施の形態１における半導体記憶装置の製造
工程の第５工程を示す断面図である。
工程の第５工程を示す断面図である。
【図７】 実施の形態１における半導体記憶装置の製造
工程の第６工程を示す断面図である。
工程の第６工程を示す断面図である。
【図８】 実施の形態１における半導体記憶装置の製造
工程の第７工程を示す断面図である。
工程の第７工程を示す断面図である。
【図９】 実施の形態１における半導体記憶装置の製造
工程の第８工程を示す断面図である。
工程の第８工程を示す断面図である。
【図１０】 実施の形態１における半導体記憶装置の製
造工程の第９工程を示す断面図である。
造工程の第９工程を示す断面図である。
【図１１】 この発明に係る半導体記憶装置のメモリセ
ルのレイアウトの一例を示す平面図である。
ルのレイアウトの一例を示す平面図である。
【図１２】 この発明に係る半導体記憶装置のメモリセ
ルのレイアウトの他の例を示す平面図である。
ルのレイアウトの他の例を示す平面図である。
【図１３】 実施の形態１の変形例１を示す断面図であ
る。
る。
【図１４】 実施の形態１の変形例２を示す断面図であ
る。
る。
【図１５】 この発明の実施の形態２における半導体記
憶装置を示す断面図である。
憶装置を示す断面図である。
【図１６】 実施の形態２における半導体記憶装置の製
造工程の特徴的な第１工程を示す断面図である。
造工程の特徴的な第１工程を示す断面図である。
【図１７】 実施の形態２における半導体記憶装置の製
造工程の特徴的な第２工程を示す断面図である。
造工程の特徴的な第２工程を示す断面図である。
【図１８】 多結晶シリコンパッド層２９の厚みに関す
る説明を行なうための模式図である。
る説明を行なうための模式図である。
【図１９】 この発明の実施の形態３における半導体記
憶装置を示す断面図である。
憶装置を示す断面図である。
【図２０】 実施の形態３における半導体記憶装置の製
造工程の特徴的な第１工程を示す断面図である。
造工程の特徴的な第１工程を示す断面図である。
【図２１】 実施の形態３における半導体記憶装置の製
造工程の特徴的な第２工程を示す断面図である。
造工程の特徴的な第２工程を示す断面図である。
【図２２】 実施の形態３の変形例を示す断面図であ
る。
る。
【図２３】 従来の半導体記憶装置を示す断面図であ
る。
る。
【図２４】 従来の半導体記憶装置の製造工程の特徴的
な第１工程を示す断面図である。
な第１工程を示す断面図である。
【図２５】 従来の半導体記憶装置の製造工程の特徴的
な第２工程を示す断面図である。
な第２工程を示す断面図である。
１ ｐ型半導体基板、２ フィールド酸化膜、３ ｎ+
不純物拡散層、３ａｎ- 不純物拡散層、４ ゲート絶縁
層、５ ゲート電極（ワード線）、６ 絶縁層、７ａ，
７ｂ，１９ 層間絶縁層、８ａ，８ｂ，８ｃ コンタク
トホール、９ａ，９ｃ プラグ電極、９ 多結晶シリコ
ン層、９ｂ 柱状部、１０ 配線層（膜状部）、１１
ビット線、１２，１２ａ バリア層、１３ 下部電極、
１４誘電体膜、１５ 上部電極、１６ キャパシタ、１
７ トレンチ、１８ 埋込酸化膜、２０ 金属配線層、
２９ 多結晶シリコンパッド層、３０ シリコン窒化
膜。
不純物拡散層、３ａｎ- 不純物拡散層、４ ゲート絶縁
層、５ ゲート電極（ワード線）、６ 絶縁層、７ａ，
７ｂ，１９ 層間絶縁層、８ａ，８ｂ，８ｃ コンタク
トホール、９ａ，９ｃ プラグ電極、９ 多結晶シリコ
ン層、９ｂ 柱状部、１０ 配線層（膜状部）、１１
ビット線、１２，１２ａ バリア層、１３ 下部電極、
１４誘電体膜、１５ 上部電極、１６ キャパシタ、１
７ トレンチ、１８ 埋込酸化膜、２０ 金属配線層、
２９ 多結晶シリコンパッド層、３０ シリコン窒化
膜。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 27/092
H01L 21/8238
H01L 21/8242
Claims (12)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面にチャネル領域を規定するよう
に間隔をあけて形成された第２導電型の第１と第２の不
純物拡散層と、 前記チャネル領域上にゲート絶縁層を介在して形成され
たゲート電極と、 前記第１の不純物拡散層の表面上に形成され、前記第１
の不純物拡散層とのコンタクト部の上方に位置する上面
に突出部を有するビット線と、 前記第２の不純物拡散層と電気的に接続されるキャパシ
タと、 を備え、 前記ビット線は、前記第１の不純物拡散層の表面上に形
成され上方に延びる柱状部と、前記柱状部を受入れる貫
通孔を有し、前記貫通孔内に前記柱状部を受入れること
により前記柱状部と接続され前記半導体基板の主表面と
ほぼ平行な方向に延在する膜状部とを含み、 前記柱状部の上部が前記膜状部の上面から突出すること
により前記突出部が形成される、 半導体記憶装置。 - 【請求項２】 前記柱状部の材質と前記膜状部の材質と
は異なる、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ゲート電極を覆うように第１の層間
絶縁層が形成され、 前記第１の層間絶縁層上には第２の層間絶縁層が形成さ
れ、 前記第１の層間絶縁層を貫通して前記第１の不純物拡散
層に達するように第１のコンタクトホールが形成され、 前記第１のコンタクトホール上に前記膜状部の貫通孔が
位置するように前記第１の層間絶縁層上に前記膜状部が
形成され、 前記第１のコンタクトホール内と前記貫通孔内とに延在
するように前記柱状部が形成され、 前記第２の不純物拡散層上には、前記第１と第２の層間
絶縁層を貫通して第２のコンタクトホールが形成され、 前記第２のコンタクトホール内には、前記キャパシタと
前記第２の不純物拡散層とを電気的に接続するプラグ電
極が形成され、 前記柱状部と前記プラグ電極とは同じ材質により構成さ
れる、請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記第２の層間絶縁層上には前記プラグ
電極と電気的に接続されるように前記キャパシタの下部
電極が形成され、 前記下部電極を挟むように前記第２の層間絶縁層内に底
面を有する第１と第２のトレンチが形成され、 前記柱状部の上面は前記第１のトレンチの底面の一部を
構成し、 前記第１と第２のトレンチ内には、この第１と第２のト
レンチの内表面のほぼ全面を覆い、なだらかな上面を有
する埋込絶縁層が形成され、 前記下部電極と前記埋込絶縁層とを覆うように前記キャ
パシタの誘電体膜が形成され、 前記誘電体膜上には前記キャパシタの上部電極が形成さ
れる、請求項３に記載の半導体記憶装置。 - 【請求項５】 前記半導体基板の主表面からの前記プラ
グ電極の上面の高さは、前記半導体基板の主表面からの
前記柱状部の上面の高さよりも高い、請求項３または４
に記載の半導体記憶装置。 - 【請求項６】 前記プラグ電極と前記第２の不純物拡散
層との間には、パッド導電層が形成される、請求項３な
いし５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記パッド導電層の厚みは、前記膜状部
の厚みの約５０％〜約８０％程度である、請求項６に記
載の半導体記憶装置。 - 【請求項８】 前記第１の層間絶縁層内には、前記ゲー
ト電極を覆うように前記第１の層間絶縁層の材質と異な
る材質からなる絶縁層が形成される、請求項１ないし７
のいずれかに記載の半導体記憶装置。 - 【請求項９】 第１導電型の半導体基板の主表面にチャ
ネル領域を規定するように間隔をあけて第２導電型の第
１と第２の不純物拡散層を形成する工程と、 前記チャネル領域上にゲート絶縁層を介在してゲート電
極を形成する工程と、 前記ゲート電極と前記第１と第２の不純物拡散層とを覆
うように第１の層間絶縁層を形成する工程と、 前記第１の不純物拡散層を覆い前記第２の不純物拡散層
と重ならないように前記第１の層間絶縁層上に第１導電
層を形成する工程と、 前記第１導電層と前記第１の層間絶縁層とを覆うように
第２の層間絶縁層を形成する工程と、 前記第１の不純物拡散層上に前記第１と第２の層間絶縁
層と前記第１導電層とを貫通する第１のコンタクトホー
ルと、前記第２の不純物拡散層上に前記第１と第２の層
間絶縁層を貫通する第２のコンタクトホールとを同時に
形成する工程と、 前記第１と第２のコンタクトホール内に第２導電層を埋
め込むことにより、前記第１と第２の不純物拡散層と電
気的に接続される第１と第２の埋込導電層をそれぞれ形
成するとともに、前記第１の埋込導電層を前記第１導電
層と接続し、かつ前記第１の埋込導電層の上部を前記第
１導電層の上面から突出させる工程と、 前記第２の埋込導電層と電気的に接続されるように前記
第２の層間絶縁層上にキャパシタを形成する工程と、 を備えた、半導体記憶装置の製造方法。 - 【請求項１０】 前記キャパシタを形成する工程は、 前記第１と第２の埋込導電層を覆うように前記第２の層
間絶縁層上に前記キャパシタの下部電極材料層を形成す
る工程と、 前記下部電極材料層を選択的にエッチングすることによ
り、前記第１の埋込導電層とその周囲に位置する前記第
２の層間絶縁層とに達するトレンチを形成するとともに
前記キャパシタの下部電極を形成する工程と、 前記トレンチと前記下部電極とを覆うように絶縁層を形
成する工程と、 前記絶縁層にその上面から厚みを減じる処理を施すこと
により、前記下部電極の表面を露出させるとともに前記
トレンチ内に埋込絶縁層を形成する工程と、 前記下部電極と前記埋込絶縁層とを覆うように前記キャ
パシタの誘電体膜と前記キャパシタの上部電極とを順次
形成する工程とを含む、請求項９に記載の半導体記憶装
置の製造方法。 - 【請求項１１】 前記第２の埋込導電層と前記半導体基
板との間には、パッド導電層が形成され、 前記第１の層間絶縁層を形成する工程は、 前記第２の不純物拡散層上に前記パッド導電層を形成す
る工程と、 前記パッド導電層を覆うように前記第１の層間絶縁層を
形成する工程とを含み、 前記第２のコンタクトホールの形成工程は、 前記第１と第２の層間絶縁層を貫通して前記パッド導電
層に達するように前記第２のコンタクトホールを形成す
る工程を含む、請求項９または１０に記載の半導体記憶
装置の製造方法。 - 【請求項１２】 前記第１の層間絶縁層内には前記ゲー
ト電極を覆うように前記第１の層間絶縁層と異なる材質
からなる絶縁層が形成され、 前記第１の層間絶縁層の形成工程は、前記絶縁層を形成
する工程を含み、 前記第１と第２のコンタクトホールの形成工程は、前記
絶縁層をも貫通するように前記第１と第２のコンタクト
ホールを形成する工程を含む、請求項９ないし１１のい
ずれかに記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27892495A JP3520144B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置およびその製造方法 |
| US08/612,524 US5796136A (en) | 1995-10-26 | 1996-03-08 | DRAM semiconductor device with composite bit line |
| KR1019960022926A KR100263799B1 (ko) | 1995-10-26 | 1996-06-21 | 반도체 기억 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27892495A JP3520144B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129841A JPH09129841A (ja) | 1997-05-16 |
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Family
ID=17603985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27892495A Expired - Fee Related JP3520144B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置およびその製造方法 |
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| Country | Link |
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| KR (1) | KR100263799B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392189A (en) | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US6531730B2 (en) * | 1993-08-10 | 2003-03-11 | Micron Technology, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US6791131B1 (en) * | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| US5738731A (en) * | 1993-11-19 | 1998-04-14 | Mega Chips Corporation | Photovoltaic device |
| JP3488735B2 (ja) * | 1994-03-03 | 2004-01-19 | 三菱電機株式会社 | 半導体装置 |
| JPH1079481A (ja) * | 1996-09-05 | 1998-03-24 | Mitsubishi Electric Corp | 導電層接続構造およびその製造方法 |
| US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
| JP3272979B2 (ja) * | 1997-01-08 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
| JP3305627B2 (ja) * | 1997-08-06 | 2002-07-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| US6590250B2 (en) | 1997-11-25 | 2003-07-08 | Micron Technology, Inc. | DRAM capacitor array and integrated device array of substantially identically shaped devices |
| KR100487915B1 (ko) * | 1997-12-31 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| JP3137185B2 (ja) | 1998-04-09 | 2001-02-19 | 日本電気株式会社 | 半導体記憶装置 |
| US6320261B1 (en) * | 1998-04-21 | 2001-11-20 | Micron Technology, Inc. | High aspect ratio metallization structures for shallow junction devices, and methods of forming the same |
| JPH11340265A (ja) * | 1998-05-22 | 1999-12-10 | Sony Corp | 半導体装置及びその製造方法 |
| JP3219146B2 (ja) * | 1998-10-13 | 2001-10-15 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US6144053A (en) * | 1999-01-20 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor with a high dielectric constant film |
| US6872996B2 (en) * | 1999-04-30 | 2005-03-29 | Stmicroelectronics S.R.L. | Method of fabricating a ferroelectric stacked memory cell |
| IT1308465B1 (it) * | 1999-04-30 | 2001-12-17 | St Microelectronics Srl | Struttura di cella di memoriadi tipo impilato, in particolare cellaferroelettrica |
| US5994197A (en) * | 1999-05-27 | 1999-11-30 | United Silicon Incorporated | Method for manufacturing dynamic random access memory capable of increasing the storage capacity of the capacitor |
| US6576510B2 (en) * | 1999-06-17 | 2003-06-10 | Hitachi Ltd | Method of producing a semiconductor memory device using a self-alignment process |
| US6458649B1 (en) * | 1999-07-22 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor-over-bit line memory cells |
| KR100309077B1 (ko) | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
| JP4316188B2 (ja) * | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6624460B1 (en) * | 2002-08-15 | 2003-09-23 | Macronix International Co., Ltd. | Memory device with low resistance buried bit lines |
| US6710381B1 (en) * | 2002-10-08 | 2004-03-23 | Macronix International Co., Ltd. | Memory device structure with composite buried and raised bit line |
| JP2004152864A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体装置 |
| JP2010080514A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| JPH0382155A (ja) * | 1989-08-25 | 1991-04-08 | Nec Corp | 半導体メモリセルとその製造方法 |
| JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| KR930009583B1 (ko) * | 1990-11-29 | 1993-10-07 | 삼성전자 주식회사 | 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법 |
| KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
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