JP2004152864A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の微細化を実現するとともに、所望のキャパシタ構造を得ることによって信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達するコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、側面１０ｂとその側面１０ｂに連なる頂面１０ａとを有し、コンタクトホール７を充填する導電膜１１と、導電膜１１の頂面１０ａおよび側面１０ｂに接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。導電膜１１が有する頂面１０ａは、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きい位置に設けられている。
【選択図】 図１
【解決手段】半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達するコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、側面１０ｂとその側面１０ｂに連なる頂面１０ａとを有し、コンタクトホール７を充填する導電膜１１と、導電膜１１の頂面１０ａおよび側面１０ｂに接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。導電膜１１が有する頂面１０ａは、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きい位置に設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、一般的には、半導体装置に関するものであり、より特定的には、キャパシタを備える半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置、特にＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）の構造の微細化に伴い、メモリセルの投影面積に対して実際のキャパシタの有効面積を大きくできる円筒型キャパシタ構造が多用されている。この円筒型キャパシタ構造は、円筒状に形成された下部電極と、下部電極の表面を覆う誘電体膜および上部電極とを備える積層構造を有する。このような円筒型キャパシタ構造を有する半導体装置は、たとえば特開２００２−７６１４１号公報に従来の技術として開示されている（特許文献１。）。
【０００３】
特許文献１に開示されている従来の半導体装置は、半導体基板と、半導体基板上に形成され、半導体基板の主表面に達するコンタクトホールを有する層間絶縁膜と、コンタクトホールの一部を充填するプラグポリシリコン膜と、コンタクトホールの残りの部分を充填するバリヤー金属膜と、層間絶縁膜の頂面上にバリヤー金属膜と接触して形成された円筒状の下部電極と、下部電極上に形成されたＴａＯＮ膜と、ＴａＯＮ膜上に形成された上部電極とを備える。下部電極は、ルテニウム（Ｒｕ）から形成されている。下部電極、ＴａＯＮ膜および上部電極によってキャパシタを構成している。バリヤー金属膜は、バリアー金属膜の頂面と層間絶縁膜の頂面とが同一平面となるように形成されている。
【０００４】
続いて、上述の半導体装置の製造方法について説明する。半導体基板上の層間絶縁膜に半導体基板の主表面の一部を露出させるコンタクトホールを形成する。コンタクトホールに、プラグポリシリコンとバリヤー金属膜としてのチタン（Ｔｉ）／窒化チタン（ＴｉＮ）が積層された金属膜とを順次埋めこむ。層間絶縁膜の頂面とバリヤー金属膜の頂面とを覆うキャップオキシド膜を蒸着する。キャパシタ領域を限定するため、バリヤー金属膜の頂面と層間絶縁膜の頂面の一部とが露出するようにキャップオキシド膜をパターニングする。
【０００５】
パターニングされたキャップオキシド膜の全面に下部電極としてのルテニウム膜を蒸着する。キャップオキシド膜の頂面が露出するように化学的機械研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いてルテニウム膜を研磨する。これにより、ルテニウムからなる円筒状の下部電極が形成される。キャップオキシド膜を除去する。下部電極上に誘電率に優れたＴａＯＮ膜を形成する。ＴａＯＮ膜上に上部電極を形成する。
【０００６】
【特許文献１】
特開２００２−７６１４１号公報
【０００７】
【特許文献２】
特開平７−２９９９４号公報
【０００８】
【特許文献３】
特開平７−７４３２５号公報
【０００９】
【特許文献４】
特開平４−３５７８６１号公報
【００１０】
【発明が解決しようとする課題】
このような円筒型キャパシタを有する半導体装置において、さらなる半導体装置の微細化を実現するためには、キャパシタの高さを高くしてキャパシタ容量を確保する必要が生じる。このため、キャパシタのアスペクト比は増大する傾向にあり、下部電極は高くて細い形状に形成される。
【００１１】
しかし、下部電極が細い形状に形成されると、下部電極とバリヤー金属膜および層間絶縁膜との接触面積が縮小し両者の密着性が低下する。このため、上述の下部電極を形成しキャップオキシド膜を除去する工程から、下部電極上にＴａＯＮ膜と上部電極とを順次形成する工程までにかけて、下部電極がバリヤー金属膜の頂面および層間絶縁膜の頂面から剥がれて倒れるおそれがある。
【００１２】
また、キャパシタ容量を向上させることを目的として、下部電極には金属が使用されている。しかし、ポリシリコン同士の密着性と比較して、ポリシリコンと金属との密着性は低下する。このため、バリヤー金属膜を使用せずプラグポリシリコン膜上に直接ルテニウムからなる下部電極を形成した場合には、下部電極が倒れるおそれがより一層増大する。そして、このように下部電極が半導体装置の製造工程中に倒れると、キャパシタ動作の不良または隣接するキャパシタ間のショートの原因となったり、下部電極が異物となって半導体装置に悪影響を与えるという問題が発生する。
【００１３】
そこでこの発明の目的は、上記の課題を解決することであり、半導体装置の微細化を実現するとともに、所望のキャパシタ構造を得ることによって信頼性の高い半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を有する半導体基板と、頂面と半導体基板に達する孔とを有し、半導体基板の主表面上に形成された層間絶縁膜と、側面と、その側面に連なる頂面とを有し、孔を充填する導電膜と、導電膜の頂面および側面に接触する下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上に形成された上部電極とを備える。導電膜が有する頂面は、半導体基板の主表面からの距離が半導体基板の主表面から層間絶縁膜の頂面までの距離よりも大きい位置に設けられている。
【００１５】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１６】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１を参照して、半導体装置は、円筒形状に形成された下部電極１３と、下部電極１３の表面に沿って形成された誘電体膜１４と、誘電体膜１４を覆うように形成された上部電極１５とから構成される円筒型キャパシタを備える。
【００１７】
シリコン基板１の主表面１ａ上には、シリコン酸化膜からなるゲート絶縁膜３ａおよび３ｂを介してゲート電極４ａおよび４ｂが所定の間隔を隔てて形成されている。ゲート電極４ａおよび４ｂは、下から順にポリシリコン／タングステンシリサイド（ＷＳｉ）が成膜された積層膜から形成されている。ゲート電極４ａおよび４ｂを、ポリシリコン／窒化タングステン（ＷＮ）／タングステン（Ｗ）、またはポリシリコン／窒化チタン（ＴｉＮ）／タングステンの積層膜から形成しても良い。ゲート電極４ａおよび４ｂの間に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域２が形成されている。ゲート電極４ａおよび４ｂの頂面上には、シリコン窒化膜からなる絶縁膜マスク５ａおよび５ｂが形成されている。
【００１８】
層間絶縁膜６が、シリコン基板１の主表面１ａと絶縁膜マスク５ａおよび５ｂの頂面とを覆うように形成されている。層間絶縁膜６は、シリコン酸化膜からなり、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）／ＢＰＴＥＯＳ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）／ＴＥＯＳが下から順に積層されている。層間絶縁膜６には、不純物領域２に達するコンタクトホール７が形成されている。コンタクトホール７には、ドープトポリシリコンが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。
【００１９】
層間絶縁膜６の頂面６ａ上には、窒化タンタル（ＴａＮ）からなるバリアメタル膜１０が、プラグ電極８と接触して形成されている。バリアメタル膜１０は、プラグ電極８の頂面を完全に覆っている。バリアメタル膜１０を、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、窒化タングステン（ＷＮ）、窒化チタンタングステン（ＷＴｉＮ）、窒化ジルコニウム（ＺｒＮ）、または酸窒化チタン（ＴｉＯＮ）などから形成しても良い。また、バリアメタル膜１０を、下から順にチタン／窒化チタン、チタン／窒化チタン／チタンまたは窒化タンタル／タンタルが堆積された積層膜から形成しても良い。バリアメタル膜１０は、シリコン基板１の主表面１ａと平行に位置し、かつ層間絶縁膜６の頂面６ａよりも高く位置する頂面１０ａと、頂面１０ａから層間絶縁膜６の頂面６ａに向かって延びる側面１０ｂとを有する。プラグ電極８とバリアメタル膜１０とによって導電膜１１が構成されている。
【００２０】
層間絶縁膜６の頂面６ａ上には、バリアメタル膜１０の側面１０ｂと距離を隔てた位置に開口された孔を有するエッチングストッパ膜１２が形成されている。エッチングストッパ膜１２は、シリコン窒化膜から形成されている。層間絶縁膜６の頂面６ａ上には、ルテニウム（Ｒｕ）からなる下部電極（ストレージノード）１３が形成されている。下部電極１３は、バリアメタル膜１０の頂面１０ａおよび側面１０ｂと、層間絶縁膜６の頂面６ａの一部とに接触して形成されている。下部電極１３は、バリアメタル膜１０の側面１０ｂを挟持する形状で設けられている。下部電極１３は、上方に開口された円筒形状し、その円筒形状部分は、シリコン基板１の主表面１ａから離隔する方向へと延びて形成されている。下部電極１３を、白金（Ｐｔ）、インジウム（Ｉｎ）、金（Ａｕ）、または銀（Ａｇ）などから形成しても良い。
【００２１】
下部電極１３およびエッチングストッパ膜１２を覆うように、Ｔａ２Ｏ５からなる誘電体膜１４が形成されている。誘電体膜１４を覆うようにルテニウムからなる上部電極（セルプレート）１５が形成されている。なお、誘電体膜１４を、ＳｉＯ２、ＳｉＮ、ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、またはチタン酸ジルコニウム酸鉛（ＰＺＴ）から形成しても良い。また、上部電極１５を、窒化チタン（ＴｉＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、銀（Ａｇ）、または金（Ａｕ）から形成しても良い。この場合、代表的に言えば、誘電体膜１４と上部電極１５とはＴａ２Ｏ５／ＴｉＮ、ＢＳＴ／Ｐｔ、またはＰＺＴ／Ｐｔの組合せで使用される。
【００２２】
このように下部電極１３を金属から形成することによって、下部電極１３をポリシリコンから形成する場合と比較して、以下の理由からキャパシタ容量を向上させることができる。つまり、一般的に誘電体膜は酸化膜系からなるため、下部電極にポリシリコンを用いた場合、誘電体膜の成膜時に下部電極の表面が酸化される。この酸化された下部電極の部分は誘電体膜として作用するため、誘電体膜の実効膜厚は厚くなる。キャパシタ容量が誘電体膜の膜厚に反比例することは良く知られており、このためキャパシタ容量は低下する。これに対して下部電極１３を金属から形成すれば、このような弊害を防止することができる。なお、ルテニウムは酸化物も導電膜であり、白金は酸化されにくいことから、下部電極にルテニウムおよび白金を使用することが特に注目されている。
【００２３】
また本実施の形態では、下部電極１３とプラグ電極８との間にバリアメタル膜１０を介在させている。バリアメタル膜１０を設けない場合、下部電極１３とプラグ電極８とは直接接触するため、金属とポリシリコンとの反応が問題となる。つまり、金属とポリシリコンとが接触した状態で高温にすると、その界面で反応が起こり金属シリコン（金属シリサイド）が形成される。一般的には、金属がシリコンを吸い上げてポリシリコン（プラグ電極８）に欠陥または空洞が形成される。このように、プラグ電極８の下部電極１３との接触面に欠陥または空洞が形成されれば、プラグ電極８と下部電極１３との接触面積は縮小し、両者の密着性が低下することとなる。さらに、下部電極１３とプラグ電極８との間のコンタクト抵抗が増加するという問題も発生する。
【００２４】
以上のような弊害を防止するために、本実施の形態ではバリアメタル膜１０を設けているが、バリアメタル膜１０を設けない場合であっても本発明を適用することは可能である。その場合、プラグ電極８をプラグ電極８の頂面が層間絶縁膜６の頂面６ａより高い位置に設けられるように形成し、そのプラグ電極８を覆うように下部電極１３を形成すれば良い。
【００２５】
この発明の実施の形態１に従った半導体装置は、主表面１ａを有する半導体基板としてのシリコン基板１と、頂面６ａとシリコン基板１に達する孔としてのコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、側面１０ｂとその側面１０ｂに連なる頂面１０ａとを有し、コンタクトホール７を充填する導電膜１１と、導電膜１１の頂面１０ａおよび側面１０ｂに接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。導電膜１１が有する頂面１０ａは、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きい位置に設けられている。
【００２６】
導電膜１１は、下部電極１３に接触して形成され、チタン、タンタル、窒化チタン、窒化タンタル、チタンタングステン、窒化タングステン、窒化チタンタングステン、窒化ジルコニウムおよび酸窒化チタンからなる群より選ばれた少なくとも１種としての窒化タンタルを含むバリアメタル層としてのバリアメタル膜１０を含む。下部電極１３は金属としてのルテニウムを含む。
【００２７】
なお、本実施の形態では、半導体装置は円筒型キャパシタを備えるが、本発明はこれに限定されるものではない。本発明は、特に、アスペクト比（電極高さ／電極幅）が１以上の下部電極を有する半導体装置に適用される。
【００２８】
図２から図９は、図１中に示す半導体装置の製造方法の工程を示す断面図である。図１から図９を用いて、図１中に示す半導体装置の製造方法について説明する。
【００２９】
図２を参照して、シリコン基板１の主表面１ａ上にシリコン酸化膜を膜厚数ｎｍ程度で形成する。その上からポリシリコン膜およびタングステンシリサイド膜を順次堆積する。さらにその上からシリコン窒化膜を形成する。所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、シリコン窒化膜にエッチングを行ない、絶縁膜マスク５ａおよび５ｂを形成する。絶縁膜マスク５ａおよび５ｂをマスクとして、ポリシリコン膜およびタングステンシリサイド膜にエッチングを行ない、所定形状のゲート電極４ａおよび４ｂをゲート絶縁膜３を介して形成する。絶縁膜マスク５ａおよび５ｂをマスクとして、シリコン基板１の主表面１ａにリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域２を形成する。
【００３０】
図３を参照して、シリコン基板１の主表面１ａおよび絶縁膜マスク５ａおよび５ｂの頂面を覆うように、ＴＥＯＳ、ＢＰＴＥＯＳおよびＴＥＯＳを順次堆積し、シリコン酸化膜からなる層間絶縁膜６を形成する。層間絶縁膜６の頂面６ａ上に所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、層間絶縁膜６にエッチングを行ない、不純物領域２に達するコンタクトホール７を形成する。コンタクトホール７を充填し層間絶縁膜６の頂面６ａを覆うように、ドープトポリシリコン膜を堆積する。化学的機械研磨法（ＣＭＰ）またはエッチバックにより、このドープトポリシリコン膜を層間絶縁膜６の頂面６ａが露出するまで除去し、コンタクトホール７にドープトポリシリコン膜を残存させる。これにより、コンタクトホール７にはプラグ電極８が形成される。
【００３１】
図４および図５を参照して、バリアメタル膜１０を形成するために、層間絶縁膜６の頂面６ａ上に窒化タンタルからなる金属膜を堆積する。その金属膜上に所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして金属膜にエッチングを行ない、所定形状を有するバリアメタル膜１０を形成する。
【００３２】
図６を参照して、層間絶縁膜６上にシリコン窒化膜からなるエッチングストッパ膜１２と、ＴＥＯＳなどを原料としたシリコン酸化膜からなる層間絶縁膜２１とを順次堆積する。その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、シリコン酸化膜およびシリコン窒化膜にエッチングを行ない、所定形状に開口されたコンタクトホール１８を形成する。
【００３３】
図７を参照して、下部電極１３を形成するために、コンタクトホール１８の表面および層間絶縁膜２１の頂面２１ａを覆うようにルテニウムからなる金属膜を堆積する。
【００３４】
図８を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜を層間絶縁膜２１の頂面２１ａが露出するまで除去する。この際ドライエッチングを使用する場合には、Ｏ２／Ｃｌ２ガスを用いたプラズマエッチングを行なう。なお、下部電極１３が白金から形成されている場合には、Ｃｌ２／Ａｒガスを用いたプラズマエッチングを行なえば良い。また、層間絶縁膜２１に形成されたコンタクトホール１８に位置する金属膜が除去されないように、金属膜によって規定されている凹部に有機保護膜を埋め込んでも良い。これにより円筒形状を有する下部電極１３が形成される。
【００３５】
図９を参照して、フッ酸（ＨＦ）水溶液を用いたウェットエッチングにより、エッチングストッパ膜１２上の層間絶縁膜２１を除去する。シリコン酸化膜からなる層間絶縁膜２１を除去する方法としてウェットエッチングを用いているので、ドライエッチングによる場合と比較して、ルテニウムおよびシリコン窒化膜に対してエッチング選択比を大きくとることができる。これにより、下部電極１３およびエッチングストッパ膜１２に対するダメージを極力抑制することができる。
【００３６】
本実施の形態における半導体装置の特徴として、プラグ電極８、バリアメタル膜１０および下部電極１３のシリコン基板１の主表面１ａに平行な面上での断面積（矢印２６、矢印２７および矢印２８の示す長さで表わされる面積）が、プラグ電極８、バリアメタル膜１０および下部電極１３の順に大きくなる。
【００３７】
図１を参照して、下部電極１３およびエッチングストッパ膜１２を覆うようにＴａ２Ｏ５からなる薄膜を堆積し、誘電体膜１４を形成する。誘電体膜１４を覆うようにルテニウムからなる金属膜を堆積し上部電極１５を形成する。以上の工程により、図１中に示す半導体装置が完成する。
【００３８】
このように構成された半導体装置によれば、下部電極１３は、層間絶縁膜６の頂面６ａ上に位置する導電膜１１を挟持する形状で設けられている。より具体的に言えば、下部電極１３は、導電膜１１を構成するバリアメタル膜１０の側面１０ｂを挟持する形状で設けられている。また、バリアメタル膜１０の頂面１０ａは層間絶縁膜６の頂面６ａよりも高い位置にあるため、シリコン基板１の主表面１ａに平行な面上でのバリアメタル膜１０の断面積をコンタクトホール７の断面積よりも大きくすることができる。したがって、半導体装置の微細化のためコンタクトホール７の開口面積が制限される場合であっても、下部電極１３とバリアメタル膜１０との接触面積を増大させることができる。これにより、下部電極１３とバリアメタル膜１０との密着性は向上する。
【００３９】
以上の理由から、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。これにより、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３のアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【００４０】
（実施の形態２）
図１０は、この発明の実施の形態２における半導体装置を示す断面図である。実施の形態２における半導体装置は、実施の形態１における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００４１】
図１０を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜１０ｎが形成されている。バリアメタル膜１０ｎは、バリアメタル膜１０ｎの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。層間絶縁膜６上には、バリアメタル膜１０ｎと接触して、図１中に示すバリアメタル膜１０と同一形状を有するバリアメタル膜１０ｍが形成されている。プラグ電極８とバリアメタル膜１０ｎおよび１０ｍとによって導電膜１１が構成されている。
【００４２】
この発明の実施の形態２に従った半導体装置では、バリアメタル層の一部としてのバリアメタル膜１０ｎは、コンタクトホール７を充填するように形成されている。
【００４３】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０ｎがコンタクトホール７の一部を充填しているため、バリアメタル膜１０ｎおよび１０ｍが層間絶縁膜６から剥がれてしまうことを防止することができる。
【００４４】
（実施の形態３）
図１１は、この発明の実施の形態３における半導体装置を示す断面図である。実施の形態３における半導体装置は、実施の形態１における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００４５】
図１１を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８の頂面、コンタクトホール７の側壁、および層間絶縁膜６の頂面６ａの一部を覆うようにバリアメタル膜１０が形成されている。バリアメタル膜１０は、層間絶縁膜６の頂面６ａよりも高く位置する頂面１０ａと、頂面１０ａから層間絶縁膜６の頂面６ａに向かって延びる側面１０ｂとを有する。バリアメタル膜１０は、頂面１０ａ側に開口された凹部２５を有する。プラグ電極８とバリアメタル膜１０とによって導電膜１１が構成されている。下部電極１３は、バリアメタル膜１０の頂面１０ａおよび側面１０ｂと接触し、かつ凹部２５を充填するように形成されている。
【００４６】
この発明の実施の形態３に従った半導体装置では、導電膜１１は、導電膜１１の頂面としての頂面１０ａ側に開口された凹部２５を含む。下部電極１３は、凹部２５を充填するように形成されている。
【００４７】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０は凹部２５を備えるため、下部電極１３とバリアメタル膜１０との接触面積を増大させることができる。これにより、下部電極１３とバリアメタル膜１０との密着性は向上する。また、下部電極１３は、バリアメタル膜１０の側面１０ｂおよび頂面１０ａと凹部２５を規定するバリアメタル膜１０の表面とによって形成される凹凸形状に嵌め合わされる形態で設けられている。以上の理由から、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。
【００４８】
（実施の形態４）
図１２は、この発明の実施の形態４における半導体装置を示す断面図である。実施の形態４における半導体装置は、実施の形態１における半導体装置と比較して、バリアメタル膜１０の構造が異なる。以下において、重複する構造の説明は省略する。
【００４９】
図１２を参照して、バリアメタル膜１０の頂面１０ａが凹凸形状に形成されている。下部電極１３は、バリアメタル膜１０の頂面１０ａ上でその凹凸形状と噛み合うように形成されている。
【００５０】
この発明の実施の形態４に従った半導体装置では、下部電極１３と接触する導電膜１１の部分としての頂面１０ａは凹凸形状を有する。
【００５１】
図１３から図１５は、図１２中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２から図４に示す工程の後、図１３から図１５に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図６から図９に示す工程および図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００５２】
図１３を参照して、バリアメタル膜１０を形成するために、層間絶縁膜６の頂面６ａ上にアモルファス状の窒化タンタルからなる金属膜を堆積する。その金属膜の表面に、その後核となって成長するＴａ粒子３１を付着させる。
【００５３】
図１４および図１５を参照して、アモルファス状の窒化タンタルからなる金属膜を高真空中で加熱する。これにより、金属膜に付着されたＴａ粒子３１は、金属膜のアモルファス部分を侵食しながら結晶成長する。以上の工程により、バリアメタル膜１０の頂面１０ａは凹凸形状に形成される。
【００５４】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０の頂面１０ａは凹凸形状に形成されているため、下部電極１３とバリアメタル膜１０との接触面積を増大させ、両者の密着性を向上させることができる。これにより、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。
【００５５】
（実施の形態５）
図１６は、この発明の実施の形態５における半導体装置を示す断面図である。実施の形態５における半導体装置は、実施の形態４における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００５６】
図１６を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜１０ｑが形成されている。バリアメタル膜１０ｑは、バリアメタル膜１０ｑの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。層間絶縁膜６上には、バリアメタル膜１０ｑと接触して、図１２中に示すバリアメタル膜１０と同一形状を有するバリアメタル膜１０ｐが形成されている。プラグ電極８とバリアメタル膜１０ｐおよび１０ｑとによって導電膜１１が構成されている。
【００５７】
このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０ｑがコンタクトホール７の一部を充填しているため、バリアメタル膜１０ｐおよび１０ｑが層間絶縁膜６から剥がれてしまうことを防止することができる。
【００５８】
（実施の形態６）
図１７は、この発明の実施の形態６における半導体装置を示す断面図である。実施の形態６における半導体装置は、実施の形態１における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００５９】
図１７を参照して、層間絶縁膜６の頂面６ａ上には、窒化タンタルからなるバリアメタル膜３５が、プラグ電極８と接触するように形成されている。バリアメタル膜３５は、プラグ電極８の頂面を完全に覆っている。バリアメタル膜３５を、実施の形態１におけるバリアメタル膜１０と同様にチタンなどから形成しても良い。また、バリアメタル膜３５を、下から順にチタン／窒化チタンが堆積された積層膜から形成しても良い。
【００６０】
バリアメタル膜３５は、シリコン基板１の主表面１ａと平行に位置し、かつ層間絶縁膜６の頂面６ａよりも高く位置する頂面３５ａと、頂面３５ａから層間絶縁膜６の頂面６ａに向かって延びる側面３５ｂとを有する。バリアメタル膜３５は、頂面３５ａ側に開口された凹部３８を有する。凹部３８は、シリコン基板１の主表面１ａから凹部３８の底面までの距離が、シリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きくなるように形成されている。バリアメタル膜３５は、層間絶縁膜６の頂面６ａ上に位置するベース部３６と、ベース部３６の周縁部から上方に向かって延びる側壁部３７とによって構成されている。プラグ電極８とバリアメタル膜３５とによって導電膜１１が構成されている。
【００６１】
下部電極１３は、バリアメタル膜３５に形成された凹部３８に嵌め合わされて形成されている。これにより、下部電極１３は、下部電極１３の外周面がバリアメタル膜３５の側壁部３７の内周面によって支持されている。
【００６２】
この発明の実施の形態６に従った半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達するコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きい位置に設けられた頂面３５ａを有し、コンタクトホール７を充填する導電膜１１と、層間絶縁膜６上に形成され、導電膜１１に接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。導電膜１１は、層間絶縁膜６の頂面６ａ上に形成されたベース部３６と、そのベース部３６に連なり、かつシリコン基板１の主表面１ａから離隔する方向に延在する側壁部３７とを含む。下部電極１３は、ベース部３６と側壁部３７とに接触して形成されている。
【００６３】
導電膜１１は、下部電極１３に接触して形成され、チタン、タンタル、窒化チタン、窒化タンタル、チタンタングステン、窒化タングステン、窒化チタンタングステン、窒化ジルコニウムおよび酸窒化チタンからなる群より選ばれた少なくとも１種としての窒化タンタルを含むバリアメタル層としてのバリアメタル膜３５を含む。下部電極１３は金属としてのルテニウムを含む。
【００６４】
なお、本実施の形態では、バリアメタル膜３５の凹部３８の底面を平坦に形成したが、図１２中に示すバリアメタル膜１０の頂面１０ａのように凹凸形状に形成しても良い。この場合、下部電極１３と接触する導電膜１１の部分は、凹凸形状を有する。
【００６５】
図１８から図２１は、図１７中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２および図３に示す工程の後、図１８から図２１に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００６６】
図１８を参照して、層間絶縁膜６の頂面６ａ上にシリコン窒化膜からなるエッチングストッパ膜１２と、ＴＥＯＳを原料としたシリコン酸化膜からなる層間絶縁膜２１とを順次堆積する。その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、シリコン酸化膜およびシリコン窒化膜にエッチングを行ない、所定形状に開口されたコンタクトホール１８を形成する。
【００６７】
図１９を参照して、バリアメタル膜３５および下部電極１３を形成するために、コンタクトホール１８の表面および層間絶縁膜２１の頂面２１ａを覆うように、窒化タンタルからなる金属膜とルテニウムからなる金属膜とを順次堆積する。
【００６８】
図２０を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜および窒化タンタルからなる金属膜を層間絶縁膜２１の頂面２１ａが露出するまで除去する。層間絶縁膜２１に形成されたコンタクトホール１８に位置する金属膜が除去されないように、金属膜によって規定されている凹部に有機保護膜を埋め込んでも良い。これにより、円筒形状を有する下部電極１３およびバリアメタル膜３５が形成される。
【００６９】
図２１を参照して、ウェットエッチングによりエッチングストッパ膜１２上の層間絶縁膜２１を除去する。このとき、バリアメタル膜３５も同時に除去するが、バリアメタル膜３５に下部電極１３の外周面を囲む側壁部３７が残存するようにエッチング条件を調整する。
【００７０】
このように構成された半導体装置によれば、下部電極１３は、層間絶縁膜６の頂面６ａ上に位置する導電膜１１によって挟持される形状で設けられている。より具体的に言えば、下部電極１３は、導電膜１１を構成するバリアメタル膜３５の側壁部３７によって挟持される形状で設けられている。また、バリアメタル膜３５の頂面３５ａは層間絶縁膜６の頂面６ａよりも高い位置にあるため、シリコン基板１の主表面１ａに平行な面上でのバリアメタル膜３５の断面積をコンタクトホール７の断面積よりも大きくすることができる。したがって、半導体装置の微細化のためコンタクトホール７の開口面積が制限される場合であっても、下部電極１３とバリアメタル膜３５との接触面積を増大させることができる。これにより、下部電極１３とバリアメタル膜３５との密着性は向上する。
【００７１】
以上の理由から、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。これにより、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３のアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【００７２】
（実施の形態７）
図２２は、この発明の実施の形態７における半導体装置を示す断面図である。実施の形態７における半導体装置は、実施の形態６における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００７３】
図２２を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜３５ｎが形成されている。バリアメタル膜３５ｎは、バリアメタル膜３５ｎの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。層間絶縁膜６上には、バリアメタル膜３５ｎと接触して、図１７中に示すバリアメタル膜３５と同一形状を有するバリアメタル膜３５ｍが形成されている。プラグ電極８とバリアメタル膜３５ｎおよび３５ｍとによって導電膜１１が構成されている。
【００７４】
この発明の実施の形態７に従った半導体装置では、バリアメタル層の一部としてのバリアメタル膜３５ｎは、コンタクトホール７を充填するように形成されている。
【００７５】
このように構成された半導体装置によれば、実施の形態６に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜３５ｎがコンタクトホール７の一部を充填しているため、バリアメタル膜３５ｎおよび３５ｍが層間絶縁膜６から剥がれてしまうことを防止することができる。
【００７６】
（実施の形態８）
図２３は、この発明の実施の形態８における半導体装置を示す断面図である。実施の形態８における半導体装置は、実施の形態６における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００７７】
図２３を参照して、コンタクトホール７には、ドープトポリシリコンが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８の頂面、コンタクトホール７の側壁、および層間絶縁膜６の頂面６ａの一部を覆うようにバリアメタル膜３５が形成されている。バリアメタル膜３５は、プラグ電極８の頂面およびコンタクトホール７の側壁を覆って形成された突出部４０と、層間絶縁膜６の頂面６ａ上に位置するベース部３６と、ベース部３６の周縁部から上方に向かって延びる側壁部３７とによって構成されている。
【００７８】
バリアメタル膜３５には、頂面３５ａ側に開口された凹部３８と、凹部３８の底面に開口された凹部４１とが形成されている。凹部３８は、シリコン基板１の主表面１ａから凹部３８の底面までの距離が、シリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きくなるように形成されている。凹部４１は、シリコン基板１の主表面１ａから凹部４１の底面までの距離が、シリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも小さくなるように形成されている。
【００７９】
下部電極１３は、バリアメタル膜３５に形成された凹部３８および４１に嵌め合わされて形成されている。これにより、下部電極１３は、下部電極１３の段差をもって形成された外周面がバリアメタル膜３５の凹部３８および４１によって支持されている。
【００８０】
この発明の実施の形態８に従った半導体装置では、導電膜１１は、下部電極１３と接触する面に開口された凹部４１をさらに含み、下部電極１３は、凹部４１を充填するように形成されている。
【００８１】
このように構成された半導体装置によれば、実施の形態６に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜３５は凹部４１を備えるため、下部電極１３とバリアメタル膜３５との接触面積を増大させることができる。また、下部電極１３は、バリアメタル膜３５の凹部３８および４１に嵌め合わされて形成されている。このため、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。
【００８２】
（実施の形態９）
図２４は、この発明の実施の形態９における半導体装置を示す断面図である。実施の形態９における半導体装置は、実施の形態８における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００８３】
図２４を参照して、コンタクトホール７には、プラグ電極８と、プラグ電極８上に設けられたバリアメタル膜３５ｑと、バリアメタル膜３５ｑ上に設けられて、図２３中に示すバリアメタル膜３５と同一形状を有するバリアメタル膜３５ｐが形成されている。プラグ電極８とバリアメタル膜３５ｐおよび３５ｑとによって導電膜１１が構成されている。
【００８４】
このように構成された半導体装置によれば、実施の形態８に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜３５ｐは、プラグ電極８との間にバリアメタル膜３５ｑを介在させて形成されているため、プラグ電極８の頂面上でバリアメタル膜の膜厚が薄くなることを防止できる。これにより、ポリシリコンからなるプラグ電極８と、ルテニウムからなる下部電極１３との反応をより確実に防止することができる。
【００８５】
（実施の形態１０）
図２５は、この発明の実施の形態１０における半導体装置を示す断面図である。実施の形態１０における半導体装置は、実施の形態１における半導体装置と比較して、主に層間絶縁膜６上の構造が異なる。以下において、重複する構造の説明は省略する。
【００８６】
図２５を参照して、層間絶縁膜６は、リンおよびボロンを相対的に低い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜から形成されている。層間絶縁膜６の頂面６ａ上には、層間絶縁膜６の頂面６ａの一部およびプラグ電極８の頂面を露出させる孔を有する絶縁膜５１が形成されている。絶縁膜５１は、リンおよびボロンを相対的に高い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜から形成されている。絶縁膜５１上には、絶縁膜５１に形成された孔の径よりも小さい径で形成された孔を有するエッチングストッパ膜１２が形成されている。エッチングストッパ膜１２は、シリコン窒化膜によって形成されている。層間絶縁膜６の頂面６ａ上では、層間絶縁膜６の頂面６ａと、絶縁膜５１に形成された孔の表面と、層間絶縁膜６の頂面６ａと向い合うエッチングストッパ膜１２の底面とによって横孔５３が規定されている。絶縁膜５１とエッチングストッパ膜１２とによって保持膜５２が構成されている。なお、層間絶縁膜６をＴＥＯＳを原料とするシリコン酸化膜で、絶縁膜５１をＢＰＴＥＯＳを原料とするシリコン酸化膜から形成しても良い。
【００８７】
層間絶縁膜６の頂面６ａ上には、ルテニウムからなる下部電極１３が形成されている。下部電極１３は、下部電極１３の外周面から外側に突出して形成された鍔状部分１３ｔを有する。下部電極１３は、鍔状部分１３ｔが横孔５３に嵌め合わされて形成されている。
【００８８】
この発明の実施の形態１０に従った半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達するコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、コンタクトホール７を充填する導電膜としてのプラグ電極８と、層間絶縁膜６の頂面６ａに沿って延在する横孔５３を有し、層間絶縁膜６上に形成された保持膜５２と、横孔５３を充填する鍔状部分１３ｔを有し、プラグ電極８に接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。
【００８９】
図２６から図３０は、図２５中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２および図３に示す工程の後、図２６から図３０に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００９０】
図２６を参照して、層間絶縁膜６の頂面６ａ上にリンおよびボロンを相対的に高い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜からなる絶縁膜５１と、シリコン窒化膜からなるエッチングストッパ膜１２と、リンおよびボロンを相対的に低い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜からなる層間絶縁膜２１とを順次堆積する。その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、堆積されたシリコン酸化膜およびシリコン窒化膜にエッチングを行ない、所定形状に開口されたコンタクトホール５９を形成する。
【００９１】
図２７を参照して、絶縁膜５１に等方性エッチングを行い所定位置に横孔５３を形成する。この際、絶縁膜５１と層間絶縁膜６および２１とでは、リンおよびボロンを注入する濃度が異なるため、層間絶縁膜６および２１に対してエッチング選択比を大きくとることができる。このため、絶縁膜５１に行なう等方性エッチングによって層間絶縁膜６および２１も後退するが、絶縁膜５１をより大きく後退させることによって所定形状の横孔５３を形成することができる。
【００９２】
図２８を参照して、下部電極１３を形成するために、コンタクトホール５９の表面および層間絶縁膜２１の頂面２１ａを覆い、かつ横孔５３を充填するようにルテニウムからなる金属膜を堆積する。
【００９３】
図２９を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜を層間絶縁膜２１の頂面２１ａが露出するまで除去する。層間絶縁膜２１に形成されたコンタクトホール５９に位置する金属膜が除去されないように、金属膜に規定されている凹部に有機保護膜を埋め込んでも良い。これにより、円筒形状を有する下部電極１３が形成される。
【００９４】
図３０を参照して、ウェットエッチングによりエッチングストッパ膜１２上の層間絶縁膜２１を除去する。
【００９５】
このように構成された半導体装置によれば、下部電極１３は、下部電極１３に設けられた鍔状部分１３ｔが、保持膜５２によって形成されている横孔５３に嵌め合わされて設けられている。また、下部電極１３の鍔状部分１３ｔは、保持膜５２を構成するエッチングストッパ膜１２によって層間絶縁膜６の頂面６ａに向けて押え付けられている。このため、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。これにより、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３のアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【００９６】
（実施の形態１１）
図３１は、この発明の実施の形態１１における半導体装置を示す断面図である。実施の形態１１における半導体装置は、実施の形態１０における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００９７】
図３１を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜５４ｎが形成されている。バリアメタル膜５４ｎは、バリアメタル膜５４ｎの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。
【００９８】
バリアメタル膜５４ｍが、バリアメタル膜５４ｎと接触し、かつ下部電極１３の外周面を覆うように形成されている。バリアメタル膜５４ｍは、層間絶縁膜６の頂面６ａ上から横孔５３および下部電極１３の外周面にまで渡って形成されている。プラグ電極８と、バリアメタル膜５４ｎおよび５４ｍとによって導電膜１１が構成されている。
【００９９】
バリアメタル膜５４ｍは、下部電極１３の頂面１３ａよりも低い位置にバリアメタル膜５４ｍの頂面５４ａが位置するように形成されている。下部電極１３は上端側で開口されているため、一般的には層間絶縁膜６の頂面６ａから離れるに従って外側に広がって形成される。このため、下部電極１３の外周面上に設けられたバリアメタル膜５４ｍの高さを下部電極１３の高さよりも低く形成することによって、隣接する下部電極１３同士が接触して短絡することを抑制できる。
【０１００】
このように構成された半導体装置によれば、実施の形態１０に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜５４ｍが下部電極１３の外周面に沿って上方に延びて形成されているため、バリアメタル膜５４ｍは下部電極１３を支持する役割を果たす。これにより、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。また、ルテニウムからなる下部電極１３とポリシリコンからなるプラグ電極８との間には、バリアメタル膜５４ｍが設けられているため，プラグ電極８と下部電極１３とが反応することを防止できる。さらに、プラグ電極８とバリアメタル膜５４ｍとの間にバリアメタル膜５４ｎを介在させているため、バリアメタル膜５４ｍの膜厚が薄くなってプラグ電極８と下部電極１３とが反応することを防止できる。
【０１０１】
（実施の形態１２）
図３２は、この発明の実施の形態１２における半導体装置を示す断面図である。実施の形態１２における半導体装置は、実施の形態１０における半導体装置と比較して、導電膜１１および横孔の構造が異なる。以下において、重複する構造の説明は省略する。
【０１０２】
図３２を参照して、層間絶縁膜６上には、孔を有するエッチングストッパ膜１２が形成されている。層間絶縁膜６は、エッチングストッパ膜１２が有する孔の径よりも大きい径で形成され、頂面６ａ側に開口された凹部を有する。その凹部を規定する層間絶縁膜６の表面と、その凹部の底面に向い合うエッチングストッパ膜１２の底面とによって、横孔６１が規定されている。下部電極１３は底面側に鍔状部分１３ｔを有し、鍔状部分１３ｔが横孔６１に嵌め合わされて形成されている。実施の形態１１において図３１中に示された半導体装置と同様に、バリアメタル膜５４ｎがコンタクトホール７の一部を充填している。また、バリアメタル膜５４ｍが、バリアメタル膜５４ｎと接触し、かつ下部電極１３の外周面を覆うように形成されている。
【０１０３】
この発明の実施の形態１２に従った半導体装置では、横孔６１は、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも小さい位置に設けられている。
【０１０４】
このように構成された半導体装置によれば、実施の形態１１に記載の効果と同様の効果を奏することができる。加えて、横孔６１は、層間絶縁膜６とエッチングストッパ膜１２とによって規定されているため、横孔６１を形成するために新たな絶縁膜を設ける必要がない。これにより、半導体装置の製造工程を削減することができる。
【０１０５】
（実施の形態１３）
図３３は、この発明の実施の形態１３における半導体装置を示す断面図である。実施の形態１３における半導体装置は、実施の形態１０における半導体装置と比較して、導電膜１１および横孔の構造が異なる。以下において、重複する構造の説明は省略する。
【０１０６】
図３３を参照して、保持膜および誘電体膜としての誘電体膜１４が、下部電極１３および層間絶縁膜６の頂面６ａを覆うように形成されている。層間絶縁膜６は、プラグ電極８の外周面の外側に位置する部分が頂面６ａから後退した形状で形成されている。その後退した部分の層間絶縁膜６の表面と、層間絶縁膜６が後退した部分と向い合う誘電体膜１４の表面とによって横孔６３が規定されている。下部電極１３は底面側で半径方向に延びて形成された鍔状部分１３ｔを有し、鍔状部分１３ｔが横孔６３に嵌め合わされて形成されている。実施の形態１１において図３１中に示された半導体装置と同様に、バリアメタル膜５４が、プラグ電極８と接触し、かつ下部電極１３の外周面を覆うように形成されている。
【０１０７】
このように構成された半導体装置によれば、実施の形態１１に記載の効果と同様の効果を奏することができる。加えて、横孔６３は、層間絶縁膜６と誘電体膜１４とによって規定されているため、横孔６３を形成するために新たな絶縁膜を設ける必要がない。これにより、半導体装置の製造工程をさらに削減することができる。
【０１０８】
（実施の形態１４）
図３４は、この発明の実施の形態１４における半導体装置を示す断面図である。実施の形態１４における半導体装置は、実施の形態１における半導体装置と比較して重複する構造を有する。以下において、実施の形態１における半導体装置と異なる構造について主に説明する。
【０１０９】
図３４を参照して、実施の形態１において図１に示された半導体装置と同様に、シリコン基板１の主表面１ａ上には、ゲート絶縁膜３ａ、３ｂおよび３ｃを介して、ゲート電極４ａ、４ｂおよび４ｃと絶縁膜マスク５ａ、５ｂおよび５ｃとが形成されている。ゲート電極４ａ、４ｂおよび４ｃの間に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域２ａおよび２ｂが形成されている。
【０１１０】
シリコン基板１の主表面１ａと絶縁膜マスク５ａ、５ｂおよび５ｃの頂面とを覆う層間絶縁膜６には、不純物領域２ａおよび２ｂに達するコンタクトホール７ａおよび７ｂが形成されている。コンタクトホール７ａおよび７ｂには、ドープトポリシリコンなどが充填されてプラグ電極８ａおよび８ｂが形成されている。層間絶縁膜６の頂面６ａ上には、プラグ電極８ａおよび８ｂ上に開口されたエッチングストッパ膜１２が形成されている。
【０１１１】
下部電極１３ｍおよび１３ｎが、プラグ電極８ａおよび８ｂと接触して形成されている。下部電極１３ｍおよび１３ｎは、層間絶縁膜６の頂面６ａ上に位置する部分からシリコン基板１の主表面１ａから離れる方向へ延びて形成された円筒部７２を有する。円筒部７２の上端が、下部電極１３ｍおよび１３ｎの頂面１３ａを形成している。下部電極１３ｍおよび１３ｎの表面を覆うように誘電体膜１４が形成されている。誘電体膜１４を覆うように上部電極１５が形成されている。
【０１１２】
図３５は、図３４中に示す下部電極を上方から見た斜視図である。図３４および図３５を参照して、頂面１３ａ側に位置する下部電極１３ｍの外周面と、頂面１３ａ側に位置する下部電極１３ｎの外周面とを連結するように、シリコン窒化膜からなる絶縁膜７１が形成されている。絶縁膜７１は、下部電極１３ｍに連結される一方端７１ｅと、下部電極１３ｎに連結される他方端７１ｆとを有する。下部電極１３ｍおよび１３ｎの頂面１３ａと絶縁膜７１の頂面７１ａとは、同一平面上にある。絶縁膜７１は、断面が長方形であり、直線上に延びて形成されている。
【０１１３】
この発明の実施の形態１４に従った半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達する複数のコンタクトホール７ａおよび７ｂとを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、コンタクトホール７ａおよび７ｂの各々を充填する第１および第２の導電膜としてのプラグ電極８ａおよび８ｂと、層間絶縁膜６の頂面６ａから離隔するように延在し、かつ頂面１３ａが設けられる部分としての円筒部７２を有し、プラグ電極８ａおよび８ｂに接触して形成された第１および第２の下部電極としての下部電極１３ｍおよび１３ｎと、下部電極１３ｍに接続される一方端７１ｅと、下部電極１３ｎに接続される他方端７１ｆとを有し、円筒部７２の頂面１３ａ側に形成された絶縁膜７１と、下部電極１３ｍおよび１３ｎ上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。
【０１１４】
絶縁膜７１は頂面７１ａを有し、絶縁膜７１の頂面７１ａと円筒部７２の頂面１３ａとは、ほぼ同一平面にある。
【０１１５】
図３６から図４２は、図３４中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２および図３に示す工程の後、図３６から図４２に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【０１１６】
図３６を参照して、層間絶縁膜６の頂面６ａ上にシリコン窒化膜からなるエッチングストッパ膜１２と、ＴＥＯＳを原料としたシリコン酸化膜からなる層間絶縁膜７６とを順次堆積する。図３７を参照して、その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。そのレジスト膜をマスクとして層間絶縁膜７６にエッチングを行ない、長方形形状の断面を有し、直線上に延びる溝７８を形成する。
【０１１７】
図３８を参照して、溝７８にシリコン窒化膜を充填して絶縁膜７１を形成する。この際、層間絶縁膜７６の頂面７６ａと絶縁膜７１の頂面７１ａとが同一平面となるように処理する。
【０１１８】
図３９を参照して、絶縁膜７１および層間絶縁膜７６の上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。そのレジスト膜をマスクとして、絶縁膜７１、層間絶縁膜７６およびエッチングストッパ膜１２にエッチングを行ない、コンタクトホール１８ａおよび１８ｂを形成する。
【０１１９】
図４０を参照して、下部電極１３ｍおよび１３ｎを形成するために、コンタクトホール１８ａおよび１８ｂの表面と、層間絶縁膜７６の頂面７６ａとを覆うようにルテニウムからなる金属膜を堆積する。
【０１２０】
図４１を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜を層間絶縁膜７６の頂面７６ａが露出するまで除去する。この際、層間絶縁膜７６に形成されたコンタクトホール１８ａおよび１８ｂに位置する金属膜が除去されないように、金属膜によって規定されている凹部に有機保護膜を埋め込んでも良い。これにより円筒形状を有する下部電極１３ｍおよび１３ｎが形成される。
【０１２１】
図４２を参照して、ウェットエッチングにより、エッチングストッパ膜１２上の層間絶縁膜７６を除去する。図４３は、図４２中の矢印ＸＬＩＩＩに示す方向から見た下部電極および絶縁膜を示す平面図である。図４３を参照して、シリコン窒化膜からなる絶縁膜７１は、下部電極１３ｍおよび１３ｎの外周面を連結した状態で残存する。
【０１２２】
このように構成された半導体装置によれば、下部電極１３ｍおよび１３ｎは、それぞれの外周面に接続された絶縁膜７１によって支持されて設けられている。このため、半導体装置の製造工程の途中に、下部電極１３ｍおよび１３ｎが層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。また、絶縁膜７１は、下部電極１３ｍおよび１３ｎの頂面１３ａ側に接続されている。このため、下部電極１３ｍおよび１３ｎは、絶縁膜７１によって上方が支持され、層間絶縁膜６の頂面６ａとプラグ電極８ａおよび８ｂの頂面とによって下方が支持されることとなる。これにより、下部電極１３ｍおよび１３ｎはより安定して支持される。このような効果は、本実施の形態における半導体装置のように、下部電極１３ｍおよび１３ｎの頂面１３ａと絶縁膜７１の頂面７１ａとが同一平面にある場合に特に発揮される。
【０１２３】
以上の理由から、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３ｍおよび１３ｎのアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【０１２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２５】
【発明の効果】
以上説明したように、この発明に従えば、半導体装置の微細化を実現するとともに、所望のキャパシタ構造を得ることによって信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図６】図１中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図７】図１中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図８】図１中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図９】図１中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図１０】この発明の実施の形態２における半導体装置を示す断面図である。
【図１１】この発明の実施の形態３における半導体装置を示す断面図である。
【図１２】この発明の実施の形態４における半導体装置を示す断面図である。
【図１３】図１２中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図１４】図１２中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図１５】図１２中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図１６】この発明の実施の形態５における半導体装置を示す断面図である。
【図１７】この発明の実施の形態６における半導体装置を示す断面図である。
【図１８】図１７中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図１９】図１７中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図２０】図１７中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図２１】図１７中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図２２】この発明の実施の形態７における半導体装置を示す断面図である。
【図２３】この発明の実施の形態８における半導体装置を示す断面図である。
【図２４】この発明の実施の形態９における半導体装置を示す断面図である。
【図２５】この発明の実施の形態１０における半導体装置を示す断面図である。
【図２６】図２５中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図２７】図２５中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図２８】図２５中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図２９】図２５中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図３０】図２５中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図３１】この発明の実施の形態１１における半導体装置を示す断面図である。
【図３２】この発明の実施の形態１２における半導体装置を示す断面図である。
【図３３】この発明の実施の形態１３における半導体装置を示す断面図である。
【図３４】この発明の実施の形態１４における半導体装置を示す断面図である。
【図３５】図３４中に示す下部電極を上方から見た斜視図である。
【図３６】図３４中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３７】図３４中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図３８】図３４中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図３９】図３４中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図４０】図３４中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図４１】図３４中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図４２】図３４中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図４３】図４２中の矢印ＸＬＩＩＩに示す方向から見た下部電極および絶縁膜を示す平面図である。
【符号の説明】
１ シリコン基板、１ａ 主表面、６ 層間絶縁膜、６ａ，１０ａ，１３ａ，３５ａ，７１ａ 頂面、７，７ａ，７ｂ コンタクトホール、１０，１０ｍ，１０ｎ，１０ｐ，１０ｑ，３５，３５ｍ，３５ｎ，３５ｐ，３５ｑ，５４，５４ｍ，５４ｎ バリアメタル膜、１０ｂ，３５ｂ 側面、１１ 導電膜、１２ エッチングストッパ膜、１３，１３ｍ，１３ｎ 下部電極、１３ｔ 鍔状部分、１４誘電体膜、１５ 上部電極、２５，３８，４１ 凹部、３６ ベース部、３７側壁部、５１ 絶縁膜、５２ 保持膜、５３，６１，６３ 横孔、７１ 絶縁膜、７１ｅ 一方端、７１ｆ 他方端、７２ 円筒部。
【発明の属する技術分野】
この発明は、一般的には、半導体装置に関するものであり、より特定的には、キャパシタを備える半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置、特にＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）の構造の微細化に伴い、メモリセルの投影面積に対して実際のキャパシタの有効面積を大きくできる円筒型キャパシタ構造が多用されている。この円筒型キャパシタ構造は、円筒状に形成された下部電極と、下部電極の表面を覆う誘電体膜および上部電極とを備える積層構造を有する。このような円筒型キャパシタ構造を有する半導体装置は、たとえば特開２００２−７６１４１号公報に従来の技術として開示されている（特許文献１。）。
【０００３】
特許文献１に開示されている従来の半導体装置は、半導体基板と、半導体基板上に形成され、半導体基板の主表面に達するコンタクトホールを有する層間絶縁膜と、コンタクトホールの一部を充填するプラグポリシリコン膜と、コンタクトホールの残りの部分を充填するバリヤー金属膜と、層間絶縁膜の頂面上にバリヤー金属膜と接触して形成された円筒状の下部電極と、下部電極上に形成されたＴａＯＮ膜と、ＴａＯＮ膜上に形成された上部電極とを備える。下部電極は、ルテニウム（Ｒｕ）から形成されている。下部電極、ＴａＯＮ膜および上部電極によってキャパシタを構成している。バリヤー金属膜は、バリアー金属膜の頂面と層間絶縁膜の頂面とが同一平面となるように形成されている。
【０００４】
続いて、上述の半導体装置の製造方法について説明する。半導体基板上の層間絶縁膜に半導体基板の主表面の一部を露出させるコンタクトホールを形成する。コンタクトホールに、プラグポリシリコンとバリヤー金属膜としてのチタン（Ｔｉ）／窒化チタン（ＴｉＮ）が積層された金属膜とを順次埋めこむ。層間絶縁膜の頂面とバリヤー金属膜の頂面とを覆うキャップオキシド膜を蒸着する。キャパシタ領域を限定するため、バリヤー金属膜の頂面と層間絶縁膜の頂面の一部とが露出するようにキャップオキシド膜をパターニングする。
【０００５】
パターニングされたキャップオキシド膜の全面に下部電極としてのルテニウム膜を蒸着する。キャップオキシド膜の頂面が露出するように化学的機械研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いてルテニウム膜を研磨する。これにより、ルテニウムからなる円筒状の下部電極が形成される。キャップオキシド膜を除去する。下部電極上に誘電率に優れたＴａＯＮ膜を形成する。ＴａＯＮ膜上に上部電極を形成する。
【０００６】
【特許文献１】
特開２００２−７６１４１号公報
【０００７】
【特許文献２】
特開平７−２９９９４号公報
【０００８】
【特許文献３】
特開平７−７４３２５号公報
【０００９】
【特許文献４】
特開平４−３５７８６１号公報
【００１０】
【発明が解決しようとする課題】
このような円筒型キャパシタを有する半導体装置において、さらなる半導体装置の微細化を実現するためには、キャパシタの高さを高くしてキャパシタ容量を確保する必要が生じる。このため、キャパシタのアスペクト比は増大する傾向にあり、下部電極は高くて細い形状に形成される。
【００１１】
しかし、下部電極が細い形状に形成されると、下部電極とバリヤー金属膜および層間絶縁膜との接触面積が縮小し両者の密着性が低下する。このため、上述の下部電極を形成しキャップオキシド膜を除去する工程から、下部電極上にＴａＯＮ膜と上部電極とを順次形成する工程までにかけて、下部電極がバリヤー金属膜の頂面および層間絶縁膜の頂面から剥がれて倒れるおそれがある。
【００１２】
また、キャパシタ容量を向上させることを目的として、下部電極には金属が使用されている。しかし、ポリシリコン同士の密着性と比較して、ポリシリコンと金属との密着性は低下する。このため、バリヤー金属膜を使用せずプラグポリシリコン膜上に直接ルテニウムからなる下部電極を形成した場合には、下部電極が倒れるおそれがより一層増大する。そして、このように下部電極が半導体装置の製造工程中に倒れると、キャパシタ動作の不良または隣接するキャパシタ間のショートの原因となったり、下部電極が異物となって半導体装置に悪影響を与えるという問題が発生する。
【００１３】
そこでこの発明の目的は、上記の課題を解決することであり、半導体装置の微細化を実現するとともに、所望のキャパシタ構造を得ることによって信頼性の高い半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を有する半導体基板と、頂面と半導体基板に達する孔とを有し、半導体基板の主表面上に形成された層間絶縁膜と、側面と、その側面に連なる頂面とを有し、孔を充填する導電膜と、導電膜の頂面および側面に接触する下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上に形成された上部電極とを備える。導電膜が有する頂面は、半導体基板の主表面からの距離が半導体基板の主表面から層間絶縁膜の頂面までの距離よりも大きい位置に設けられている。
【００１５】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１６】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１を参照して、半導体装置は、円筒形状に形成された下部電極１３と、下部電極１３の表面に沿って形成された誘電体膜１４と、誘電体膜１４を覆うように形成された上部電極１５とから構成される円筒型キャパシタを備える。
【００１７】
シリコン基板１の主表面１ａ上には、シリコン酸化膜からなるゲート絶縁膜３ａおよび３ｂを介してゲート電極４ａおよび４ｂが所定の間隔を隔てて形成されている。ゲート電極４ａおよび４ｂは、下から順にポリシリコン／タングステンシリサイド（ＷＳｉ）が成膜された積層膜から形成されている。ゲート電極４ａおよび４ｂを、ポリシリコン／窒化タングステン（ＷＮ）／タングステン（Ｗ）、またはポリシリコン／窒化チタン（ＴｉＮ）／タングステンの積層膜から形成しても良い。ゲート電極４ａおよび４ｂの間に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域２が形成されている。ゲート電極４ａおよび４ｂの頂面上には、シリコン窒化膜からなる絶縁膜マスク５ａおよび５ｂが形成されている。
【００１８】
層間絶縁膜６が、シリコン基板１の主表面１ａと絶縁膜マスク５ａおよび５ｂの頂面とを覆うように形成されている。層間絶縁膜６は、シリコン酸化膜からなり、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）／ＢＰＴＥＯＳ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）／ＴＥＯＳが下から順に積層されている。層間絶縁膜６には、不純物領域２に達するコンタクトホール７が形成されている。コンタクトホール７には、ドープトポリシリコンが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。
【００１９】
層間絶縁膜６の頂面６ａ上には、窒化タンタル（ＴａＮ）からなるバリアメタル膜１０が、プラグ電極８と接触して形成されている。バリアメタル膜１０は、プラグ電極８の頂面を完全に覆っている。バリアメタル膜１０を、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、窒化タングステン（ＷＮ）、窒化チタンタングステン（ＷＴｉＮ）、窒化ジルコニウム（ＺｒＮ）、または酸窒化チタン（ＴｉＯＮ）などから形成しても良い。また、バリアメタル膜１０を、下から順にチタン／窒化チタン、チタン／窒化チタン／チタンまたは窒化タンタル／タンタルが堆積された積層膜から形成しても良い。バリアメタル膜１０は、シリコン基板１の主表面１ａと平行に位置し、かつ層間絶縁膜６の頂面６ａよりも高く位置する頂面１０ａと、頂面１０ａから層間絶縁膜６の頂面６ａに向かって延びる側面１０ｂとを有する。プラグ電極８とバリアメタル膜１０とによって導電膜１１が構成されている。
【００２０】
層間絶縁膜６の頂面６ａ上には、バリアメタル膜１０の側面１０ｂと距離を隔てた位置に開口された孔を有するエッチングストッパ膜１２が形成されている。エッチングストッパ膜１２は、シリコン窒化膜から形成されている。層間絶縁膜６の頂面６ａ上には、ルテニウム（Ｒｕ）からなる下部電極（ストレージノード）１３が形成されている。下部電極１３は、バリアメタル膜１０の頂面１０ａおよび側面１０ｂと、層間絶縁膜６の頂面６ａの一部とに接触して形成されている。下部電極１３は、バリアメタル膜１０の側面１０ｂを挟持する形状で設けられている。下部電極１３は、上方に開口された円筒形状し、その円筒形状部分は、シリコン基板１の主表面１ａから離隔する方向へと延びて形成されている。下部電極１３を、白金（Ｐｔ）、インジウム（Ｉｎ）、金（Ａｕ）、または銀（Ａｇ）などから形成しても良い。
【００２１】
下部電極１３およびエッチングストッパ膜１２を覆うように、Ｔａ２Ｏ５からなる誘電体膜１４が形成されている。誘電体膜１４を覆うようにルテニウムからなる上部電極（セルプレート）１５が形成されている。なお、誘電体膜１４を、ＳｉＯ２、ＳｉＮ、ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、またはチタン酸ジルコニウム酸鉛（ＰＺＴ）から形成しても良い。また、上部電極１５を、窒化チタン（ＴｉＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、銀（Ａｇ）、または金（Ａｕ）から形成しても良い。この場合、代表的に言えば、誘電体膜１４と上部電極１５とはＴａ２Ｏ５／ＴｉＮ、ＢＳＴ／Ｐｔ、またはＰＺＴ／Ｐｔの組合せで使用される。
【００２２】
このように下部電極１３を金属から形成することによって、下部電極１３をポリシリコンから形成する場合と比較して、以下の理由からキャパシタ容量を向上させることができる。つまり、一般的に誘電体膜は酸化膜系からなるため、下部電極にポリシリコンを用いた場合、誘電体膜の成膜時に下部電極の表面が酸化される。この酸化された下部電極の部分は誘電体膜として作用するため、誘電体膜の実効膜厚は厚くなる。キャパシタ容量が誘電体膜の膜厚に反比例することは良く知られており、このためキャパシタ容量は低下する。これに対して下部電極１３を金属から形成すれば、このような弊害を防止することができる。なお、ルテニウムは酸化物も導電膜であり、白金は酸化されにくいことから、下部電極にルテニウムおよび白金を使用することが特に注目されている。
【００２３】
また本実施の形態では、下部電極１３とプラグ電極８との間にバリアメタル膜１０を介在させている。バリアメタル膜１０を設けない場合、下部電極１３とプラグ電極８とは直接接触するため、金属とポリシリコンとの反応が問題となる。つまり、金属とポリシリコンとが接触した状態で高温にすると、その界面で反応が起こり金属シリコン（金属シリサイド）が形成される。一般的には、金属がシリコンを吸い上げてポリシリコン（プラグ電極８）に欠陥または空洞が形成される。このように、プラグ電極８の下部電極１３との接触面に欠陥または空洞が形成されれば、プラグ電極８と下部電極１３との接触面積は縮小し、両者の密着性が低下することとなる。さらに、下部電極１３とプラグ電極８との間のコンタクト抵抗が増加するという問題も発生する。
【００２４】
以上のような弊害を防止するために、本実施の形態ではバリアメタル膜１０を設けているが、バリアメタル膜１０を設けない場合であっても本発明を適用することは可能である。その場合、プラグ電極８をプラグ電極８の頂面が層間絶縁膜６の頂面６ａより高い位置に設けられるように形成し、そのプラグ電極８を覆うように下部電極１３を形成すれば良い。
【００２５】
この発明の実施の形態１に従った半導体装置は、主表面１ａを有する半導体基板としてのシリコン基板１と、頂面６ａとシリコン基板１に達する孔としてのコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、側面１０ｂとその側面１０ｂに連なる頂面１０ａとを有し、コンタクトホール７を充填する導電膜１１と、導電膜１１の頂面１０ａおよび側面１０ｂに接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。導電膜１１が有する頂面１０ａは、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きい位置に設けられている。
【００２６】
導電膜１１は、下部電極１３に接触して形成され、チタン、タンタル、窒化チタン、窒化タンタル、チタンタングステン、窒化タングステン、窒化チタンタングステン、窒化ジルコニウムおよび酸窒化チタンからなる群より選ばれた少なくとも１種としての窒化タンタルを含むバリアメタル層としてのバリアメタル膜１０を含む。下部電極１３は金属としてのルテニウムを含む。
【００２７】
なお、本実施の形態では、半導体装置は円筒型キャパシタを備えるが、本発明はこれに限定されるものではない。本発明は、特に、アスペクト比（電極高さ／電極幅）が１以上の下部電極を有する半導体装置に適用される。
【００２８】
図２から図９は、図１中に示す半導体装置の製造方法の工程を示す断面図である。図１から図９を用いて、図１中に示す半導体装置の製造方法について説明する。
【００２９】
図２を参照して、シリコン基板１の主表面１ａ上にシリコン酸化膜を膜厚数ｎｍ程度で形成する。その上からポリシリコン膜およびタングステンシリサイド膜を順次堆積する。さらにその上からシリコン窒化膜を形成する。所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、シリコン窒化膜にエッチングを行ない、絶縁膜マスク５ａおよび５ｂを形成する。絶縁膜マスク５ａおよび５ｂをマスクとして、ポリシリコン膜およびタングステンシリサイド膜にエッチングを行ない、所定形状のゲート電極４ａおよび４ｂをゲート絶縁膜３を介して形成する。絶縁膜マスク５ａおよび５ｂをマスクとして、シリコン基板１の主表面１ａにリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域２を形成する。
【００３０】
図３を参照して、シリコン基板１の主表面１ａおよび絶縁膜マスク５ａおよび５ｂの頂面を覆うように、ＴＥＯＳ、ＢＰＴＥＯＳおよびＴＥＯＳを順次堆積し、シリコン酸化膜からなる層間絶縁膜６を形成する。層間絶縁膜６の頂面６ａ上に所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、層間絶縁膜６にエッチングを行ない、不純物領域２に達するコンタクトホール７を形成する。コンタクトホール７を充填し層間絶縁膜６の頂面６ａを覆うように、ドープトポリシリコン膜を堆積する。化学的機械研磨法（ＣＭＰ）またはエッチバックにより、このドープトポリシリコン膜を層間絶縁膜６の頂面６ａが露出するまで除去し、コンタクトホール７にドープトポリシリコン膜を残存させる。これにより、コンタクトホール７にはプラグ電極８が形成される。
【００３１】
図４および図５を参照して、バリアメタル膜１０を形成するために、層間絶縁膜６の頂面６ａ上に窒化タンタルからなる金属膜を堆積する。その金属膜上に所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして金属膜にエッチングを行ない、所定形状を有するバリアメタル膜１０を形成する。
【００３２】
図６を参照して、層間絶縁膜６上にシリコン窒化膜からなるエッチングストッパ膜１２と、ＴＥＯＳなどを原料としたシリコン酸化膜からなる層間絶縁膜２１とを順次堆積する。その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、シリコン酸化膜およびシリコン窒化膜にエッチングを行ない、所定形状に開口されたコンタクトホール１８を形成する。
【００３３】
図７を参照して、下部電極１３を形成するために、コンタクトホール１８の表面および層間絶縁膜２１の頂面２１ａを覆うようにルテニウムからなる金属膜を堆積する。
【００３４】
図８を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜を層間絶縁膜２１の頂面２１ａが露出するまで除去する。この際ドライエッチングを使用する場合には、Ｏ２／Ｃｌ２ガスを用いたプラズマエッチングを行なう。なお、下部電極１３が白金から形成されている場合には、Ｃｌ２／Ａｒガスを用いたプラズマエッチングを行なえば良い。また、層間絶縁膜２１に形成されたコンタクトホール１８に位置する金属膜が除去されないように、金属膜によって規定されている凹部に有機保護膜を埋め込んでも良い。これにより円筒形状を有する下部電極１３が形成される。
【００３５】
図９を参照して、フッ酸（ＨＦ）水溶液を用いたウェットエッチングにより、エッチングストッパ膜１２上の層間絶縁膜２１を除去する。シリコン酸化膜からなる層間絶縁膜２１を除去する方法としてウェットエッチングを用いているので、ドライエッチングによる場合と比較して、ルテニウムおよびシリコン窒化膜に対してエッチング選択比を大きくとることができる。これにより、下部電極１３およびエッチングストッパ膜１２に対するダメージを極力抑制することができる。
【００３６】
本実施の形態における半導体装置の特徴として、プラグ電極８、バリアメタル膜１０および下部電極１３のシリコン基板１の主表面１ａに平行な面上での断面積（矢印２６、矢印２７および矢印２８の示す長さで表わされる面積）が、プラグ電極８、バリアメタル膜１０および下部電極１３の順に大きくなる。
【００３７】
図１を参照して、下部電極１３およびエッチングストッパ膜１２を覆うようにＴａ２Ｏ５からなる薄膜を堆積し、誘電体膜１４を形成する。誘電体膜１４を覆うようにルテニウムからなる金属膜を堆積し上部電極１５を形成する。以上の工程により、図１中に示す半導体装置が完成する。
【００３８】
このように構成された半導体装置によれば、下部電極１３は、層間絶縁膜６の頂面６ａ上に位置する導電膜１１を挟持する形状で設けられている。より具体的に言えば、下部電極１３は、導電膜１１を構成するバリアメタル膜１０の側面１０ｂを挟持する形状で設けられている。また、バリアメタル膜１０の頂面１０ａは層間絶縁膜６の頂面６ａよりも高い位置にあるため、シリコン基板１の主表面１ａに平行な面上でのバリアメタル膜１０の断面積をコンタクトホール７の断面積よりも大きくすることができる。したがって、半導体装置の微細化のためコンタクトホール７の開口面積が制限される場合であっても、下部電極１３とバリアメタル膜１０との接触面積を増大させることができる。これにより、下部電極１３とバリアメタル膜１０との密着性は向上する。
【００３９】
以上の理由から、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。これにより、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３のアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【００４０】
（実施の形態２）
図１０は、この発明の実施の形態２における半導体装置を示す断面図である。実施の形態２における半導体装置は、実施の形態１における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００４１】
図１０を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜１０ｎが形成されている。バリアメタル膜１０ｎは、バリアメタル膜１０ｎの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。層間絶縁膜６上には、バリアメタル膜１０ｎと接触して、図１中に示すバリアメタル膜１０と同一形状を有するバリアメタル膜１０ｍが形成されている。プラグ電極８とバリアメタル膜１０ｎおよび１０ｍとによって導電膜１１が構成されている。
【００４２】
この発明の実施の形態２に従った半導体装置では、バリアメタル層の一部としてのバリアメタル膜１０ｎは、コンタクトホール７を充填するように形成されている。
【００４３】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０ｎがコンタクトホール７の一部を充填しているため、バリアメタル膜１０ｎおよび１０ｍが層間絶縁膜６から剥がれてしまうことを防止することができる。
【００４４】
（実施の形態３）
図１１は、この発明の実施の形態３における半導体装置を示す断面図である。実施の形態３における半導体装置は、実施の形態１における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００４５】
図１１を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８の頂面、コンタクトホール７の側壁、および層間絶縁膜６の頂面６ａの一部を覆うようにバリアメタル膜１０が形成されている。バリアメタル膜１０は、層間絶縁膜６の頂面６ａよりも高く位置する頂面１０ａと、頂面１０ａから層間絶縁膜６の頂面６ａに向かって延びる側面１０ｂとを有する。バリアメタル膜１０は、頂面１０ａ側に開口された凹部２５を有する。プラグ電極８とバリアメタル膜１０とによって導電膜１１が構成されている。下部電極１３は、バリアメタル膜１０の頂面１０ａおよび側面１０ｂと接触し、かつ凹部２５を充填するように形成されている。
【００４６】
この発明の実施の形態３に従った半導体装置では、導電膜１１は、導電膜１１の頂面としての頂面１０ａ側に開口された凹部２５を含む。下部電極１３は、凹部２５を充填するように形成されている。
【００４７】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０は凹部２５を備えるため、下部電極１３とバリアメタル膜１０との接触面積を増大させることができる。これにより、下部電極１３とバリアメタル膜１０との密着性は向上する。また、下部電極１３は、バリアメタル膜１０の側面１０ｂおよび頂面１０ａと凹部２５を規定するバリアメタル膜１０の表面とによって形成される凹凸形状に嵌め合わされる形態で設けられている。以上の理由から、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。
【００４８】
（実施の形態４）
図１２は、この発明の実施の形態４における半導体装置を示す断面図である。実施の形態４における半導体装置は、実施の形態１における半導体装置と比較して、バリアメタル膜１０の構造が異なる。以下において、重複する構造の説明は省略する。
【００４９】
図１２を参照して、バリアメタル膜１０の頂面１０ａが凹凸形状に形成されている。下部電極１３は、バリアメタル膜１０の頂面１０ａ上でその凹凸形状と噛み合うように形成されている。
【００５０】
この発明の実施の形態４に従った半導体装置では、下部電極１３と接触する導電膜１１の部分としての頂面１０ａは凹凸形状を有する。
【００５１】
図１３から図１５は、図１２中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２から図４に示す工程の後、図１３から図１５に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図６から図９に示す工程および図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００５２】
図１３を参照して、バリアメタル膜１０を形成するために、層間絶縁膜６の頂面６ａ上にアモルファス状の窒化タンタルからなる金属膜を堆積する。その金属膜の表面に、その後核となって成長するＴａ粒子３１を付着させる。
【００５３】
図１４および図１５を参照して、アモルファス状の窒化タンタルからなる金属膜を高真空中で加熱する。これにより、金属膜に付着されたＴａ粒子３１は、金属膜のアモルファス部分を侵食しながら結晶成長する。以上の工程により、バリアメタル膜１０の頂面１０ａは凹凸形状に形成される。
【００５４】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０の頂面１０ａは凹凸形状に形成されているため、下部電極１３とバリアメタル膜１０との接触面積を増大させ、両者の密着性を向上させることができる。これにより、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。
【００５５】
（実施の形態５）
図１６は、この発明の実施の形態５における半導体装置を示す断面図である。実施の形態５における半導体装置は、実施の形態４における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００５６】
図１６を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜１０ｑが形成されている。バリアメタル膜１０ｑは、バリアメタル膜１０ｑの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。層間絶縁膜６上には、バリアメタル膜１０ｑと接触して、図１２中に示すバリアメタル膜１０と同一形状を有するバリアメタル膜１０ｐが形成されている。プラグ電極８とバリアメタル膜１０ｐおよび１０ｑとによって導電膜１１が構成されている。
【００５７】
このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜１０ｑがコンタクトホール７の一部を充填しているため、バリアメタル膜１０ｐおよび１０ｑが層間絶縁膜６から剥がれてしまうことを防止することができる。
【００５８】
（実施の形態６）
図１７は、この発明の実施の形態６における半導体装置を示す断面図である。実施の形態６における半導体装置は、実施の形態１における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００５９】
図１７を参照して、層間絶縁膜６の頂面６ａ上には、窒化タンタルからなるバリアメタル膜３５が、プラグ電極８と接触するように形成されている。バリアメタル膜３５は、プラグ電極８の頂面を完全に覆っている。バリアメタル膜３５を、実施の形態１におけるバリアメタル膜１０と同様にチタンなどから形成しても良い。また、バリアメタル膜３５を、下から順にチタン／窒化チタンが堆積された積層膜から形成しても良い。
【００６０】
バリアメタル膜３５は、シリコン基板１の主表面１ａと平行に位置し、かつ層間絶縁膜６の頂面６ａよりも高く位置する頂面３５ａと、頂面３５ａから層間絶縁膜６の頂面６ａに向かって延びる側面３５ｂとを有する。バリアメタル膜３５は、頂面３５ａ側に開口された凹部３８を有する。凹部３８は、シリコン基板１の主表面１ａから凹部３８の底面までの距離が、シリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きくなるように形成されている。バリアメタル膜３５は、層間絶縁膜６の頂面６ａ上に位置するベース部３６と、ベース部３６の周縁部から上方に向かって延びる側壁部３７とによって構成されている。プラグ電極８とバリアメタル膜３５とによって導電膜１１が構成されている。
【００６１】
下部電極１３は、バリアメタル膜３５に形成された凹部３８に嵌め合わされて形成されている。これにより、下部電極１３は、下部電極１３の外周面がバリアメタル膜３５の側壁部３７の内周面によって支持されている。
【００６２】
この発明の実施の形態６に従った半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達するコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きい位置に設けられた頂面３５ａを有し、コンタクトホール７を充填する導電膜１１と、層間絶縁膜６上に形成され、導電膜１１に接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。導電膜１１は、層間絶縁膜６の頂面６ａ上に形成されたベース部３６と、そのベース部３６に連なり、かつシリコン基板１の主表面１ａから離隔する方向に延在する側壁部３７とを含む。下部電極１３は、ベース部３６と側壁部３７とに接触して形成されている。
【００６３】
導電膜１１は、下部電極１３に接触して形成され、チタン、タンタル、窒化チタン、窒化タンタル、チタンタングステン、窒化タングステン、窒化チタンタングステン、窒化ジルコニウムおよび酸窒化チタンからなる群より選ばれた少なくとも１種としての窒化タンタルを含むバリアメタル層としてのバリアメタル膜３５を含む。下部電極１３は金属としてのルテニウムを含む。
【００６４】
なお、本実施の形態では、バリアメタル膜３５の凹部３８の底面を平坦に形成したが、図１２中に示すバリアメタル膜１０の頂面１０ａのように凹凸形状に形成しても良い。この場合、下部電極１３と接触する導電膜１１の部分は、凹凸形状を有する。
【００６５】
図１８から図２１は、図１７中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２および図３に示す工程の後、図１８から図２１に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００６６】
図１８を参照して、層間絶縁膜６の頂面６ａ上にシリコン窒化膜からなるエッチングストッパ膜１２と、ＴＥＯＳを原料としたシリコン酸化膜からなる層間絶縁膜２１とを順次堆積する。その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、シリコン酸化膜およびシリコン窒化膜にエッチングを行ない、所定形状に開口されたコンタクトホール１８を形成する。
【００６７】
図１９を参照して、バリアメタル膜３５および下部電極１３を形成するために、コンタクトホール１８の表面および層間絶縁膜２１の頂面２１ａを覆うように、窒化タンタルからなる金属膜とルテニウムからなる金属膜とを順次堆積する。
【００６８】
図２０を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜および窒化タンタルからなる金属膜を層間絶縁膜２１の頂面２１ａが露出するまで除去する。層間絶縁膜２１に形成されたコンタクトホール１８に位置する金属膜が除去されないように、金属膜によって規定されている凹部に有機保護膜を埋め込んでも良い。これにより、円筒形状を有する下部電極１３およびバリアメタル膜３５が形成される。
【００６９】
図２１を参照して、ウェットエッチングによりエッチングストッパ膜１２上の層間絶縁膜２１を除去する。このとき、バリアメタル膜３５も同時に除去するが、バリアメタル膜３５に下部電極１３の外周面を囲む側壁部３７が残存するようにエッチング条件を調整する。
【００７０】
このように構成された半導体装置によれば、下部電極１３は、層間絶縁膜６の頂面６ａ上に位置する導電膜１１によって挟持される形状で設けられている。より具体的に言えば、下部電極１３は、導電膜１１を構成するバリアメタル膜３５の側壁部３７によって挟持される形状で設けられている。また、バリアメタル膜３５の頂面３５ａは層間絶縁膜６の頂面６ａよりも高い位置にあるため、シリコン基板１の主表面１ａに平行な面上でのバリアメタル膜３５の断面積をコンタクトホール７の断面積よりも大きくすることができる。したがって、半導体装置の微細化のためコンタクトホール７の開口面積が制限される場合であっても、下部電極１３とバリアメタル膜３５との接触面積を増大させることができる。これにより、下部電極１３とバリアメタル膜３５との密着性は向上する。
【００７１】
以上の理由から、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。これにより、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３のアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【００７２】
（実施の形態７）
図２２は、この発明の実施の形態７における半導体装置を示す断面図である。実施の形態７における半導体装置は、実施の形態６における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００７３】
図２２を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜３５ｎが形成されている。バリアメタル膜３５ｎは、バリアメタル膜３５ｎの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。層間絶縁膜６上には、バリアメタル膜３５ｎと接触して、図１７中に示すバリアメタル膜３５と同一形状を有するバリアメタル膜３５ｍが形成されている。プラグ電極８とバリアメタル膜３５ｎおよび３５ｍとによって導電膜１１が構成されている。
【００７４】
この発明の実施の形態７に従った半導体装置では、バリアメタル層の一部としてのバリアメタル膜３５ｎは、コンタクトホール７を充填するように形成されている。
【００７５】
このように構成された半導体装置によれば、実施の形態６に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜３５ｎがコンタクトホール７の一部を充填しているため、バリアメタル膜３５ｎおよび３５ｍが層間絶縁膜６から剥がれてしまうことを防止することができる。
【００７６】
（実施の形態８）
図２３は、この発明の実施の形態８における半導体装置を示す断面図である。実施の形態８における半導体装置は、実施の形態６における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００７７】
図２３を参照して、コンタクトホール７には、ドープトポリシリコンが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８の頂面、コンタクトホール７の側壁、および層間絶縁膜６の頂面６ａの一部を覆うようにバリアメタル膜３５が形成されている。バリアメタル膜３５は、プラグ電極８の頂面およびコンタクトホール７の側壁を覆って形成された突出部４０と、層間絶縁膜６の頂面６ａ上に位置するベース部３６と、ベース部３６の周縁部から上方に向かって延びる側壁部３７とによって構成されている。
【００７８】
バリアメタル膜３５には、頂面３５ａ側に開口された凹部３８と、凹部３８の底面に開口された凹部４１とが形成されている。凹部３８は、シリコン基板１の主表面１ａから凹部３８の底面までの距離が、シリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも大きくなるように形成されている。凹部４１は、シリコン基板１の主表面１ａから凹部４１の底面までの距離が、シリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも小さくなるように形成されている。
【００７９】
下部電極１３は、バリアメタル膜３５に形成された凹部３８および４１に嵌め合わされて形成されている。これにより、下部電極１３は、下部電極１３の段差をもって形成された外周面がバリアメタル膜３５の凹部３８および４１によって支持されている。
【００８０】
この発明の実施の形態８に従った半導体装置では、導電膜１１は、下部電極１３と接触する面に開口された凹部４１をさらに含み、下部電極１３は、凹部４１を充填するように形成されている。
【００８１】
このように構成された半導体装置によれば、実施の形態６に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜３５は凹部４１を備えるため、下部電極１３とバリアメタル膜３５との接触面積を増大させることができる。また、下部電極１３は、バリアメタル膜３５の凹部３８および４１に嵌め合わされて形成されている。このため、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。
【００８２】
（実施の形態９）
図２４は、この発明の実施の形態９における半導体装置を示す断面図である。実施の形態９における半導体装置は、実施の形態８における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００８３】
図２４を参照して、コンタクトホール７には、プラグ電極８と、プラグ電極８上に設けられたバリアメタル膜３５ｑと、バリアメタル膜３５ｑ上に設けられて、図２３中に示すバリアメタル膜３５と同一形状を有するバリアメタル膜３５ｐが形成されている。プラグ電極８とバリアメタル膜３５ｐおよび３５ｑとによって導電膜１１が構成されている。
【００８４】
このように構成された半導体装置によれば、実施の形態８に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜３５ｐは、プラグ電極８との間にバリアメタル膜３５ｑを介在させて形成されているため、プラグ電極８の頂面上でバリアメタル膜の膜厚が薄くなることを防止できる。これにより、ポリシリコンからなるプラグ電極８と、ルテニウムからなる下部電極１３との反応をより確実に防止することができる。
【００８５】
（実施の形態１０）
図２５は、この発明の実施の形態１０における半導体装置を示す断面図である。実施の形態１０における半導体装置は、実施の形態１における半導体装置と比較して、主に層間絶縁膜６上の構造が異なる。以下において、重複する構造の説明は省略する。
【００８６】
図２５を参照して、層間絶縁膜６は、リンおよびボロンを相対的に低い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜から形成されている。層間絶縁膜６の頂面６ａ上には、層間絶縁膜６の頂面６ａの一部およびプラグ電極８の頂面を露出させる孔を有する絶縁膜５１が形成されている。絶縁膜５１は、リンおよびボロンを相対的に高い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜から形成されている。絶縁膜５１上には、絶縁膜５１に形成された孔の径よりも小さい径で形成された孔を有するエッチングストッパ膜１２が形成されている。エッチングストッパ膜１２は、シリコン窒化膜によって形成されている。層間絶縁膜６の頂面６ａ上では、層間絶縁膜６の頂面６ａと、絶縁膜５１に形成された孔の表面と、層間絶縁膜６の頂面６ａと向い合うエッチングストッパ膜１２の底面とによって横孔５３が規定されている。絶縁膜５１とエッチングストッパ膜１２とによって保持膜５２が構成されている。なお、層間絶縁膜６をＴＥＯＳを原料とするシリコン酸化膜で、絶縁膜５１をＢＰＴＥＯＳを原料とするシリコン酸化膜から形成しても良い。
【００８７】
層間絶縁膜６の頂面６ａ上には、ルテニウムからなる下部電極１３が形成されている。下部電極１３は、下部電極１３の外周面から外側に突出して形成された鍔状部分１３ｔを有する。下部電極１３は、鍔状部分１３ｔが横孔５３に嵌め合わされて形成されている。
【００８８】
この発明の実施の形態１０に従った半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達するコンタクトホール７とを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、コンタクトホール７を充填する導電膜としてのプラグ電極８と、層間絶縁膜６の頂面６ａに沿って延在する横孔５３を有し、層間絶縁膜６上に形成された保持膜５２と、横孔５３を充填する鍔状部分１３ｔを有し、プラグ電極８に接触する下部電極１３と、下部電極１３上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。
【００８９】
図２６から図３０は、図２５中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２および図３に示す工程の後、図２６から図３０に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００９０】
図２６を参照して、層間絶縁膜６の頂面６ａ上にリンおよびボロンを相対的に高い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜からなる絶縁膜５１と、シリコン窒化膜からなるエッチングストッパ膜１２と、リンおよびボロンを相対的に低い濃度で含むＢＰＴＥＯＳを原料とするシリコン酸化膜からなる層間絶縁膜２１とを順次堆積する。その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。このレジスト膜をマスクとして、堆積されたシリコン酸化膜およびシリコン窒化膜にエッチングを行ない、所定形状に開口されたコンタクトホール５９を形成する。
【００９１】
図２７を参照して、絶縁膜５１に等方性エッチングを行い所定位置に横孔５３を形成する。この際、絶縁膜５１と層間絶縁膜６および２１とでは、リンおよびボロンを注入する濃度が異なるため、層間絶縁膜６および２１に対してエッチング選択比を大きくとることができる。このため、絶縁膜５１に行なう等方性エッチングによって層間絶縁膜６および２１も後退するが、絶縁膜５１をより大きく後退させることによって所定形状の横孔５３を形成することができる。
【００９２】
図２８を参照して、下部電極１３を形成するために、コンタクトホール５９の表面および層間絶縁膜２１の頂面２１ａを覆い、かつ横孔５３を充填するようにルテニウムからなる金属膜を堆積する。
【００９３】
図２９を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜を層間絶縁膜２１の頂面２１ａが露出するまで除去する。層間絶縁膜２１に形成されたコンタクトホール５９に位置する金属膜が除去されないように、金属膜に規定されている凹部に有機保護膜を埋め込んでも良い。これにより、円筒形状を有する下部電極１３が形成される。
【００９４】
図３０を参照して、ウェットエッチングによりエッチングストッパ膜１２上の層間絶縁膜２１を除去する。
【００９５】
このように構成された半導体装置によれば、下部電極１３は、下部電極１３に設けられた鍔状部分１３ｔが、保持膜５２によって形成されている横孔５３に嵌め合わされて設けられている。また、下部電極１３の鍔状部分１３ｔは、保持膜５２を構成するエッチングストッパ膜１２によって層間絶縁膜６の頂面６ａに向けて押え付けられている。このため、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。これにより、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３のアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【００９６】
（実施の形態１１）
図３１は、この発明の実施の形態１１における半導体装置を示す断面図である。実施の形態１１における半導体装置は、実施の形態１０における半導体装置と比較して、導電膜１１の構造が異なる。以下において、重複する構造の説明は省略する。
【００９７】
図３１を参照して、コンタクトホール７には、ドープトポリシリコンなどが充填されてプラグ電極８が形成されている。プラグ電極８は、プラグ電極８の頂面が層間絶縁膜６の頂面６ａよりも低くなるように形成されている。プラグ電極８が形成されていないコンタクトホール７の残りの部分を充填するように、窒化タンタルからなるバリアメタル膜５４ｎが形成されている。バリアメタル膜５４ｎは、バリアメタル膜５４ｎの頂面と層間絶縁膜６の頂面６ａとが同一平面となるように形成されている。
【００９８】
バリアメタル膜５４ｍが、バリアメタル膜５４ｎと接触し、かつ下部電極１３の外周面を覆うように形成されている。バリアメタル膜５４ｍは、層間絶縁膜６の頂面６ａ上から横孔５３および下部電極１３の外周面にまで渡って形成されている。プラグ電極８と、バリアメタル膜５４ｎおよび５４ｍとによって導電膜１１が構成されている。
【００９９】
バリアメタル膜５４ｍは、下部電極１３の頂面１３ａよりも低い位置にバリアメタル膜５４ｍの頂面５４ａが位置するように形成されている。下部電極１３は上端側で開口されているため、一般的には層間絶縁膜６の頂面６ａから離れるに従って外側に広がって形成される。このため、下部電極１３の外周面上に設けられたバリアメタル膜５４ｍの高さを下部電極１３の高さよりも低く形成することによって、隣接する下部電極１３同士が接触して短絡することを抑制できる。
【０１００】
このように構成された半導体装置によれば、実施の形態１０に記載の効果と同様の効果を奏することができる。加えて、バリアメタル膜５４ｍが下部電極１３の外周面に沿って上方に延びて形成されているため、バリアメタル膜５４ｍは下部電極１３を支持する役割を果たす。これにより、半導体装置の製造工程の途中に、下部電極１３が層間絶縁膜６の頂面６ａ上から剥がれて倒れることをより確実に防止することができる。また、ルテニウムからなる下部電極１３とポリシリコンからなるプラグ電極８との間には、バリアメタル膜５４ｍが設けられているため，プラグ電極８と下部電極１３とが反応することを防止できる。さらに、プラグ電極８とバリアメタル膜５４ｍとの間にバリアメタル膜５４ｎを介在させているため、バリアメタル膜５４ｍの膜厚が薄くなってプラグ電極８と下部電極１３とが反応することを防止できる。
【０１０１】
（実施の形態１２）
図３２は、この発明の実施の形態１２における半導体装置を示す断面図である。実施の形態１２における半導体装置は、実施の形態１０における半導体装置と比較して、導電膜１１および横孔の構造が異なる。以下において、重複する構造の説明は省略する。
【０１０２】
図３２を参照して、層間絶縁膜６上には、孔を有するエッチングストッパ膜１２が形成されている。層間絶縁膜６は、エッチングストッパ膜１２が有する孔の径よりも大きい径で形成され、頂面６ａ側に開口された凹部を有する。その凹部を規定する層間絶縁膜６の表面と、その凹部の底面に向い合うエッチングストッパ膜１２の底面とによって、横孔６１が規定されている。下部電極１３は底面側に鍔状部分１３ｔを有し、鍔状部分１３ｔが横孔６１に嵌め合わされて形成されている。実施の形態１１において図３１中に示された半導体装置と同様に、バリアメタル膜５４ｎがコンタクトホール７の一部を充填している。また、バリアメタル膜５４ｍが、バリアメタル膜５４ｎと接触し、かつ下部電極１３の外周面を覆うように形成されている。
【０１０３】
この発明の実施の形態１２に従った半導体装置では、横孔６１は、シリコン基板１の主表面１ａからの距離がシリコン基板１の主表面１ａから層間絶縁膜６の頂面６ａまでの距離よりも小さい位置に設けられている。
【０１０４】
このように構成された半導体装置によれば、実施の形態１１に記載の効果と同様の効果を奏することができる。加えて、横孔６１は、層間絶縁膜６とエッチングストッパ膜１２とによって規定されているため、横孔６１を形成するために新たな絶縁膜を設ける必要がない。これにより、半導体装置の製造工程を削減することができる。
【０１０５】
（実施の形態１３）
図３３は、この発明の実施の形態１３における半導体装置を示す断面図である。実施の形態１３における半導体装置は、実施の形態１０における半導体装置と比較して、導電膜１１および横孔の構造が異なる。以下において、重複する構造の説明は省略する。
【０１０６】
図３３を参照して、保持膜および誘電体膜としての誘電体膜１４が、下部電極１３および層間絶縁膜６の頂面６ａを覆うように形成されている。層間絶縁膜６は、プラグ電極８の外周面の外側に位置する部分が頂面６ａから後退した形状で形成されている。その後退した部分の層間絶縁膜６の表面と、層間絶縁膜６が後退した部分と向い合う誘電体膜１４の表面とによって横孔６３が規定されている。下部電極１３は底面側で半径方向に延びて形成された鍔状部分１３ｔを有し、鍔状部分１３ｔが横孔６３に嵌め合わされて形成されている。実施の形態１１において図３１中に示された半導体装置と同様に、バリアメタル膜５４が、プラグ電極８と接触し、かつ下部電極１３の外周面を覆うように形成されている。
【０１０７】
このように構成された半導体装置によれば、実施の形態１１に記載の効果と同様の効果を奏することができる。加えて、横孔６３は、層間絶縁膜６と誘電体膜１４とによって規定されているため、横孔６３を形成するために新たな絶縁膜を設ける必要がない。これにより、半導体装置の製造工程をさらに削減することができる。
【０１０８】
（実施の形態１４）
図３４は、この発明の実施の形態１４における半導体装置を示す断面図である。実施の形態１４における半導体装置は、実施の形態１における半導体装置と比較して重複する構造を有する。以下において、実施の形態１における半導体装置と異なる構造について主に説明する。
【０１０９】
図３４を参照して、実施の形態１において図１に示された半導体装置と同様に、シリコン基板１の主表面１ａ上には、ゲート絶縁膜３ａ、３ｂおよび３ｃを介して、ゲート電極４ａ、４ｂおよび４ｃと絶縁膜マスク５ａ、５ｂおよび５ｃとが形成されている。ゲート電極４ａ、４ｂおよび４ｃの間に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域２ａおよび２ｂが形成されている。
【０１１０】
シリコン基板１の主表面１ａと絶縁膜マスク５ａ、５ｂおよび５ｃの頂面とを覆う層間絶縁膜６には、不純物領域２ａおよび２ｂに達するコンタクトホール７ａおよび７ｂが形成されている。コンタクトホール７ａおよび７ｂには、ドープトポリシリコンなどが充填されてプラグ電極８ａおよび８ｂが形成されている。層間絶縁膜６の頂面６ａ上には、プラグ電極８ａおよび８ｂ上に開口されたエッチングストッパ膜１２が形成されている。
【０１１１】
下部電極１３ｍおよび１３ｎが、プラグ電極８ａおよび８ｂと接触して形成されている。下部電極１３ｍおよび１３ｎは、層間絶縁膜６の頂面６ａ上に位置する部分からシリコン基板１の主表面１ａから離れる方向へ延びて形成された円筒部７２を有する。円筒部７２の上端が、下部電極１３ｍおよび１３ｎの頂面１３ａを形成している。下部電極１３ｍおよび１３ｎの表面を覆うように誘電体膜１４が形成されている。誘電体膜１４を覆うように上部電極１５が形成されている。
【０１１２】
図３５は、図３４中に示す下部電極を上方から見た斜視図である。図３４および図３５を参照して、頂面１３ａ側に位置する下部電極１３ｍの外周面と、頂面１３ａ側に位置する下部電極１３ｎの外周面とを連結するように、シリコン窒化膜からなる絶縁膜７１が形成されている。絶縁膜７１は、下部電極１３ｍに連結される一方端７１ｅと、下部電極１３ｎに連結される他方端７１ｆとを有する。下部電極１３ｍおよび１３ｎの頂面１３ａと絶縁膜７１の頂面７１ａとは、同一平面上にある。絶縁膜７１は、断面が長方形であり、直線上に延びて形成されている。
【０１１３】
この発明の実施の形態１４に従った半導体装置は、主表面１ａを有するシリコン基板１と、頂面６ａとシリコン基板１に達する複数のコンタクトホール７ａおよび７ｂとを有し、シリコン基板１の主表面１ａ上に形成された層間絶縁膜６と、コンタクトホール７ａおよび７ｂの各々を充填する第１および第２の導電膜としてのプラグ電極８ａおよび８ｂと、層間絶縁膜６の頂面６ａから離隔するように延在し、かつ頂面１３ａが設けられる部分としての円筒部７２を有し、プラグ電極８ａおよび８ｂに接触して形成された第１および第２の下部電極としての下部電極１３ｍおよび１３ｎと、下部電極１３ｍに接続される一方端７１ｅと、下部電極１３ｎに接続される他方端７１ｆとを有し、円筒部７２の頂面１３ａ側に形成された絶縁膜７１と、下部電極１３ｍおよび１３ｎ上に形成された誘電体膜１４と、誘電体膜１４上に形成された上部電極１５とを備える。
【０１１４】
絶縁膜７１は頂面７１ａを有し、絶縁膜７１の頂面７１ａと円筒部７２の頂面１３ａとは、ほぼ同一平面にある。
【０１１５】
図３６から図４２は、図３４中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態１における半導体装置の製造方法の図２および図３に示す工程の後、図３６から図４２に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【０１１６】
図３６を参照して、層間絶縁膜６の頂面６ａ上にシリコン窒化膜からなるエッチングストッパ膜１２と、ＴＥＯＳを原料としたシリコン酸化膜からなる層間絶縁膜７６とを順次堆積する。図３７を参照して、その上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。そのレジスト膜をマスクとして層間絶縁膜７６にエッチングを行ない、長方形形状の断面を有し、直線上に延びる溝７８を形成する。
【０１１７】
図３８を参照して、溝７８にシリコン窒化膜を充填して絶縁膜７１を形成する。この際、層間絶縁膜７６の頂面７６ａと絶縁膜７１の頂面７１ａとが同一平面となるように処理する。
【０１１８】
図３９を参照して、絶縁膜７１および層間絶縁膜７６の上から所定形状の開口パターンを有する図示しないレジスト膜を形成する。そのレジスト膜をマスクとして、絶縁膜７１、層間絶縁膜７６およびエッチングストッパ膜１２にエッチングを行ない、コンタクトホール１８ａおよび１８ｂを形成する。
【０１１９】
図４０を参照して、下部電極１３ｍおよび１３ｎを形成するために、コンタクトホール１８ａおよび１８ｂの表面と、層間絶縁膜７６の頂面７６ａとを覆うようにルテニウムからなる金属膜を堆積する。
【０１２０】
図４１を参照して、化学的機械研磨法、ドライエッチング、またはウェットエッチングにより、ルテニウムからなる金属膜を層間絶縁膜７６の頂面７６ａが露出するまで除去する。この際、層間絶縁膜７６に形成されたコンタクトホール１８ａおよび１８ｂに位置する金属膜が除去されないように、金属膜によって規定されている凹部に有機保護膜を埋め込んでも良い。これにより円筒形状を有する下部電極１３ｍおよび１３ｎが形成される。
【０１２１】
図４２を参照して、ウェットエッチングにより、エッチングストッパ膜１２上の層間絶縁膜７６を除去する。図４３は、図４２中の矢印ＸＬＩＩＩに示す方向から見た下部電極および絶縁膜を示す平面図である。図４３を参照して、シリコン窒化膜からなる絶縁膜７１は、下部電極１３ｍおよび１３ｎの外周面を連結した状態で残存する。
【０１２２】
このように構成された半導体装置によれば、下部電極１３ｍおよび１３ｎは、それぞれの外周面に接続された絶縁膜７１によって支持されて設けられている。このため、半導体装置の製造工程の途中に、下部電極１３ｍおよび１３ｎが層間絶縁膜６の頂面６ａ上から剥がれて倒れることを防止することができる。また、絶縁膜７１は、下部電極１３ｍおよび１３ｎの頂面１３ａ側に接続されている。このため、下部電極１３ｍおよび１３ｎは、絶縁膜７１によって上方が支持され、層間絶縁膜６の頂面６ａとプラグ電極８ａおよび８ｂの頂面とによって下方が支持されることとなる。これにより、下部電極１３ｍおよび１３ｎはより安定して支持される。このような効果は、本実施の形態における半導体装置のように、下部電極１３ｍおよび１３ｎの頂面１３ａと絶縁膜７１の頂面７１ａとが同一平面にある場合に特に発揮される。
【０１２３】
以上の理由から、所望のキャパシタ構造を実現し、信頼性の高い半導体装置を提供することができる。また、下部電極１３ｍおよび１３ｎのアスペクト比（電極高さ／電極幅）を大きくすることができるので、半導体装置の微細化を図ることができる。
【０１２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２５】
【発明の効果】
以上説明したように、この発明に従えば、半導体装置の微細化を実現するとともに、所望のキャパシタ構造を得ることによって信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図６】図１中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図７】図１中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図８】図１中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図９】図１中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図１０】この発明の実施の形態２における半導体装置を示す断面図である。
【図１１】この発明の実施の形態３における半導体装置を示す断面図である。
【図１２】この発明の実施の形態４における半導体装置を示す断面図である。
【図１３】図１２中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図１４】図１２中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図１５】図１２中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図１６】この発明の実施の形態５における半導体装置を示す断面図である。
【図１７】この発明の実施の形態６における半導体装置を示す断面図である。
【図１８】図１７中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図１９】図１７中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図２０】図１７中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図２１】図１７中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図２２】この発明の実施の形態７における半導体装置を示す断面図である。
【図２３】この発明の実施の形態８における半導体装置を示す断面図である。
【図２４】この発明の実施の形態９における半導体装置を示す断面図である。
【図２５】この発明の実施の形態１０における半導体装置を示す断面図である。
【図２６】図２５中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図２７】図２５中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図２８】図２５中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図２９】図２５中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図３０】図２５中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図３１】この発明の実施の形態１１における半導体装置を示す断面図である。
【図３２】この発明の実施の形態１２における半導体装置を示す断面図である。
【図３３】この発明の実施の形態１３における半導体装置を示す断面図である。
【図３４】この発明の実施の形態１４における半導体装置を示す断面図である。
【図３５】図３４中に示す下部電極を上方から見た斜視図である。
【図３６】図３４中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３７】図３４中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図３８】図３４中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図３９】図３４中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図４０】図３４中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図４１】図３４中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図４２】図３４中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図４３】図４２中の矢印ＸＬＩＩＩに示す方向から見た下部電極および絶縁膜を示す平面図である。
【符号の説明】
１ シリコン基板、１ａ 主表面、６ 層間絶縁膜、６ａ，１０ａ，１３ａ，３５ａ，７１ａ 頂面、７，７ａ，７ｂ コンタクトホール、１０，１０ｍ，１０ｎ，１０ｐ，１０ｑ，３５，３５ｍ，３５ｎ，３５ｐ，３５ｑ，５４，５４ｍ，５４ｎ バリアメタル膜、１０ｂ，３５ｂ 側面、１１ 導電膜、１２ エッチングストッパ膜、１３，１３ｍ，１３ｎ 下部電極、１３ｔ 鍔状部分、１４誘電体膜、１５ 上部電極、２５，３８，４１ 凹部、３６ ベース部、３７側壁部、５１ 絶縁膜、５２ 保持膜、５３，６１，６３ 横孔、７１ 絶縁膜、７１ｅ 一方端、７１ｆ 他方端、７２ 円筒部。
Claims (14)
- 主表面を有する半導体基板と、
頂面と前記半導体基板に達する孔とを有し、前記半導体基板の前記主表面上に形成された層間絶縁膜と、
側面と、その側面に連なり、かつ前記半導体基板の前記主表面からの距離が前記半導体基板の前記主表面から前記層間絶縁膜の前記頂面までの距離よりも大きい位置に設けられた頂面とを有し、前記孔を充填する導電膜と、
前記導電膜の前記頂面および前記側面に接触する下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極とを備える、半導体装置。 - 前記導電膜は、前記下部電極に接触して形成され、チタン、タンタル、窒化チタン、窒化タンタル、チタンタングステン、窒化タングステン、窒化チタンタングステン、窒化ジルコニウムおよび酸窒化チタンからなる群より選ばれた少なくとも１種を含むバリアメタル層を含み、前記下部電極は金属を含む、請求項１に記載の半導体装置。
- 前記バリアメタル層の一部は、前記孔を充填するように形成されている、請求項２に記載の半導体装置。
- 前記下部電極と接触する前記導電膜の部分は、凹凸形状を有する、請求項１から３のいずれか１項に記載の半導体装置。
- 前記導電膜は、前記導電膜の前記頂面側に開口された凹部を含み、前記下部電極は、前記凹部を充填するように形成されている、請求項１から４のいずれか１項に記載の半導体装置。
- 主表面を有する半導体基板と、
頂面と前記半導体基板に達する孔とを有し、前記半導体基板の前記主表面上に形成された層間絶縁膜と、
前記半導体基板の前記主表面からの距離が前記半導体基板の前記主表面から前記層間絶縁膜の前記頂面までの距離よりも大きい位置に設けられた頂面を有し、前記孔を充填する導電膜と、
前記層間絶縁膜上に形成され、前記導電膜に接触する下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極とを備え、
前記導電膜は、前記層間絶縁膜の前記頂面上に形成されたベース部と、そのベース部に連なり、かつ前記半導体基板の前記主表面から離隔する方向に延在する側壁部とを含み、
前記下部電極は、前記ベース部と前記側壁部とに接触して形成されている、半導体装置。 - 前記導電膜は、前記下部電極に接触して形成され、チタン、タンタル、窒化チタン、窒化タンタル、チタンタングステン、窒化タングステン、窒化チタンタングステン、窒化ジルコニウムおよび酸窒化チタンからなる群より選ばれた少なくとも１種を含むバリアメタル層を含み、前記下部電極は金属を含む、請求項６に記載の半導体装置。
- 前記バリアメタル層の一部は、前記孔を充填するように形成されている、請求項７に記載の半導体装置。
- 前記下部電極と接触する前記導電膜の部分は、凹凸形状を有する、請求項６から８のいずれか１項に記載の半導体装置。
- 前記導電膜は、前記下部電極と接触する面に開口された凹部をさらに含み、前記下部電極は、前記凹部を充填するように形成されている、請求項６から９のいずれか１項に記載の半導体装置。
- 主表面を有する半導体基板と、
頂面と前記半導体基板に達する孔とを有し、前記半導体基板の前記主表面上に形成された層間絶縁膜と、
前記孔を充填する導電膜と、
前記層間絶縁膜の前記頂面に沿って延在する横孔を有し、前記層間絶縁膜上に形成された保持膜と、
前記横孔を充填する鍔状部分を有し、前記導電膜に接触する下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極とを備える、半導体装置。 - 前記横孔は、前記半導体基板の前記主表面からの距離が前記半導体基板の前記主表面から前記層間絶縁膜の前記頂面までの距離よりも小さい位置に設けられている、請求項１１に記載の半導体装置。
- 主表面を有する半導体基板と、
頂面と前記半導体基板に達する複数の孔とを有し、前記半導体基板の前記主表面上に形成された層間絶縁膜と、
前記孔の各々を充填する第１および第２の導電膜と、
前記層間絶縁膜の前記頂面から離隔するように延在し、かつ頂面が設けられる部分を有し、前記第１および第２の導電膜に接触して形成された第１および第２の下部電極と、
前記第１の下部電極に接続される一方端と、前記第２の下部電極に接続される他方端とを有し、前記部分の前記頂面側に形成された絶縁膜と、
前記第１および第２の下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極とを備える、半導体装置。 - 前記絶縁膜は頂面を有し、前記絶縁膜の前記頂面と前記部分の前記頂面とは、ほぼ同一平面にある、請求項１３に記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002314371A JP2004152864A (ja) | 2002-10-29 | 2002-10-29 | 半導体装置 |
| US10/667,519 US20040080051A1 (en) | 2002-10-29 | 2003-09-23 | Semiconductor device |
| TW092127149A TW200409347A (en) | 2002-10-29 | 2003-10-01 | Semiconductor device |
| DE10349322A DE10349322A1 (de) | 2002-10-29 | 2003-10-23 | Halbleitervorrichtung |
| CNA2003101046131A CN1499640A (zh) | 2002-10-29 | 2003-10-29 | 半导体器件 |
| KR1020030075769A KR20040038771A (ko) | 2002-10-29 | 2003-10-29 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002314371A JP2004152864A (ja) | 2002-10-29 | 2002-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004152864A true JP2004152864A (ja) | 2004-05-27 |
Family
ID=32105373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002314371A Withdrawn JP2004152864A (ja) | 2002-10-29 | 2002-10-29 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20040080051A1 (ja) |
| JP (1) | JP2004152864A (ja) |
| KR (1) | KR20040038771A (ja) |
| CN (1) | CN1499640A (ja) |
| DE (1) | DE10349322A1 (ja) |
| TW (1) | TW200409347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011176313A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | 電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100654124B1 (ko) * | 2004-11-18 | 2006-12-08 | 주식회사 하이닉스반도체 | 벙커 디펙트를 억제할 수 있는 반도체 소자 제조 방법 |
| TWI357132B (en) * | 2008-04-09 | 2012-01-21 | Ind Tech Res Inst | Stack capacitor structure and manufacturing method |
| JP6263093B2 (ja) * | 2014-06-25 | 2018-01-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR102326820B1 (ko) * | 2015-12-16 | 2021-11-16 | 에스케이하이닉스 주식회사 | 스위치드-커패시터 디시-디시 컨버터의 제조방법 |
| US10522467B2 (en) * | 2016-07-06 | 2019-12-31 | Tokyo Electron Limited | Ruthenium wiring and manufacturing method thereof |
| JP6785130B2 (ja) * | 2016-07-06 | 2020-11-18 | 東京エレクトロン株式会社 | ルテニウム配線およびその製造方法 |
| US10862023B2 (en) * | 2018-07-30 | 2020-12-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method of the same |
| KR20210063577A (ko) * | 2019-11-25 | 2021-06-02 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6093615A (en) * | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
| US5763286A (en) * | 1994-09-14 | 1998-06-09 | Micron Semiconductor, Inc. | Process for manufacturing a DRAM capacitor having an annularly-grooved, cup-shaped storage-node plate which stores charge on inner and outer surfaces |
| JP3520144B2 (ja) * | 1995-10-26 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体記憶装置およびその製造方法 |
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2002
- 2002-10-29 JP JP2002314371A patent/JP2004152864A/ja not_active Withdrawn
-
2003
- 2003-09-23 US US10/667,519 patent/US20040080051A1/en not_active Abandoned
- 2003-10-01 TW TW092127149A patent/TW200409347A/zh unknown
- 2003-10-23 DE DE10349322A patent/DE10349322A1/de not_active Withdrawn
- 2003-10-29 CN CNA2003101046131A patent/CN1499640A/zh active Pending
- 2003-10-29 KR KR1020030075769A patent/KR20040038771A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE10349322A1 (de) | 2004-05-27 |
| US20040080051A1 (en) | 2004-04-29 |
| KR20040038771A (ko) | 2004-05-08 |
| TW200409347A (en) | 2004-06-01 |
| CN1499640A (zh) | 2004-05-26 |
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Legal Events
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