JP2002222933A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002222933A
JP2002222933A JP2001019242A JP2001019242A JP2002222933A JP 2002222933 A JP2002222933 A JP 2002222933A JP 2001019242 A JP2001019242 A JP 2001019242A JP 2001019242 A JP2001019242 A JP 2001019242A JP 2002222933 A JP2002222933 A JP 2002222933A
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semiconductor device
insulating film
forming
manufacturing
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Kenji Kawai
健治 川井
Hajime Kimura
肇 木村
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Mitsubishi Electric Corp
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    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions

Abstract

(57)【要約】 【課題】 ＭＩＭ構造のキャパシタで容量の飛躍的な増
大を図るとともに、半導体装置の信頼性をより向上させ
ることができるようにする。 【解決手段】 キャパシタ下部電極１１０の表面にアモ
ルファス状のシリコン膜１１を形成する工程と（ｂ）、
シリコン膜１１を粗面化して粗面ポリシリコン１２を形
成する工程と（ｃ）、粗面ポリシリコン１２をマスクに
して下部電極１１０の金属をエッチングし、下部電極１
１０の表面を粗面にする工程（ｄ）とを有し、以上の工
程によってＭＩＭ（金属−絶縁膜−金属）構造のキャパ
シタの下部電極１１０の表面を粗面（凹凸）に形成する
ことにより、キャパシタの表面積を増やし、大容量のＭ
ＩＭ構造キャパシタを形成することができるようにす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、キャパシタを有する半導体装
置およびその製造方法に用いて好適なものである。
【０００２】
【従来の技術】近年における半導体装置の微細化に伴っ
て、例えばダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）などのキャパシタを有する半導体装置で
は、記憶容量の増大のために縮小されたセル面積におい
ても必要十分なキャパシタ容量をいかにして確保するか
について、様々な工夫がなされている。例えば、キャパ
シタの上部電極と下部電極とに挟まれてなる誘電体膜
（容量絶縁膜とも呼ばれる）として、Ｔａ2Ｏ5（五酸化
タンタル）、ＢＳＴ（ＢａxＳｒ1〜xＴｉＯ3の略称）、
ＰＺＴ（強誘電体ＰｂＴｉＯ3と反強誘電体ＰｂＺｒＯ3
の固溶体からなる強誘電体）等の高誘電体膜を用いる方
法が検討されている。
【０００３】Ｔａ2Ｏ5等の高誘電体膜は、比誘電率が従
来の酸化窒化シリコン（ＳｉＯＮ）膜よりも数倍程度大
きい。したがって、これをキャパシタの容量絶縁膜とし
て用いることにより、微細化されたセル面積に応じてキ
ャパシタの電極の表面積が小さくなっても、電荷蓄積の
ために必要十分なキャパシタ容量を確保することが可能
となる。（Ｃ＝εＳ／ｄ Ｃ：キャパシタ容量、ε：誘
電率、Ｓ：キャパシタ面積、ｄ：誘電体膜の膜厚）
【０００４】しかし、これらの膜は何れも酸化雰囲気中
で形成されるため、キャパシタの電極材料に従来のポリ
シリコンを用いた場合には、電極表面が酸化されて誘電
率の低いシリコン酸化膜が形成されてしまうとともに、
空乏層が広がってしまう。そのため、容量絶縁膜として
わざわざ高誘電体膜を使用しても、酸化によって電極表
面に絶縁膜が形成されてその分だけ容量絶縁膜の膜厚が
厚くなり、キャパシタ容量が低下してしまうという問題
がある。
【０００５】そこで、従来のSilicon/Insulator/Silico
nキャパシタまたはＭＩＳ（Metal/Insulator/Semicondu
ctor）キャパシタではなく、下部電極として耐酸化性の
強い白金（Ｐｔ）あるいは、その金属酸化物（Ｒｕ
Ｏ2）が導電性を有するルテニウム（Ｒｕ）などの金属
を用いたＭＩＭ（Metal/Insulator/Metal）構造のキャ
パシタが検討されている。
【０００６】ここで、キャパシタを有する半導体装置の
製造方法の従来例を、図８を用いて説明する。図８に示
すように、まず、シリコン基板１００上に第１の層間絶
縁膜１０１を形成し、その上にレジストパターン１０２
を形成した後、ドライエッチングにより第１の層間絶縁
膜１０１に第１のホール１０３を開口する（図８
（ａ））。
【０００７】次に、レジストパターン１０２を除去した
後、第１のホール１０３の部分に第１の導電膜（例えば
多結晶シリコン、タングステン（Ｗ）、窒化チタン（Ｔ
ｉＮ）等）１０４を充填するとともに、第１の層間絶縁
膜１０１上に同じ第１の導電膜１０４を堆積する（図８
（ｂ））。
【０００８】その後、全面エッチバックまたはＣＭＰ
（Chemical Mechanical Polishing）処理を行い、これ
によって第１の層間絶縁膜１０１上の第１の導電膜１０
４を除去することにより、第１のホール１０３内に第１
の導電膜のプラグ１０５を形成する（図８（ｃ））。
【０００９】さらに、第１の層間絶縁膜１０１および第
１の導電膜のプラグ１０５の上に第２の層間絶縁膜１０
６を形成し、その上にレジストパターン１０７を形成し
た後、ドライエッチングにより第２の層間絶縁膜１０６
に第２のホール１０８を開口する（図８（ｄ））。その
後、レジストパターン１０７を除去する（図８
（ｅ））。
【００１０】次に、例えばＴｉＮ（窒化チタン）等のバ
リアメタル１０９と、キャパシタ下部電極（ストレージ
ノード）となる金属（例えばＲｕ、Ｐｔ）１１０とを、
第２の層間絶縁膜１０６および第２のホール１０８の表
面上に順に堆積する（図８（ｆ））。バリアメタル１０
９を堆積するのは、キャパシタ下部電極となる金属１１
０と第１の導電膜のプラグ１０５との接触による反応防
止のため、あるいは第２の層間絶縁膜１０６と第１の導
電膜のプラグ１０５との密着強化のためである。
【００１１】その後、全面エッチバックまたはＣＭＰ処
理を行うことにより、第２の層間絶縁膜１０６上に堆積
されているバリアメタル１０９およびキャパシタ下部電
極の金属１１０を除去する（図８（ｇ））。なお、この
処理の前に、第２のホール１０８の中にレジストなどの
有機物を埋め込むことでキャパシタ下部電極の金属１１
０を保護し、その有機物を処理後に除去しても良い。
【００１２】次に、キャパシタの大容量化を図るため
に、例えばＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘電体膜１
１１を第２の層間絶縁膜１０６およびキャパシタ下部電
極の金属１１０の表面上に堆積する。さらにその上に、
キャパシタ上部電極（セルプレート）となる金属（例え
ばＲｕ、Ｐｔまたは熱的安定性を高めるためにイリジウ
ム（Ｉｒ）を添加したＰｔ）１１２を、第２のホール１
０８を充填するように堆積した後、レジストパターン１
１３を形成する（図８（ｈ））。そして、ドライエッチ
ングを行った後、レジストパターン１１３の除去を行う
ことにより、ＭＩＭ構造のキャパシタを形成する（図８
（ｉ））。
【００１３】このとき、キャパシタ上部電極の金属１１
２がＲｕの場合、Ｏ2ガスプラズマにてＲｕ→ＲｕＯ
2（導電性）→ＲｕＯ4（揮発性）の反応よりエッチング
が進行する。この他にＯ2／Ｃｌ2（酸素／塩素），ＣＯ
（一酸化炭素），ＣＯ／Ｃｌ2ガスでエッチングしても
良い。また、キャパシタ上部電極の金属１１２がＰｔの
場合は、Ｃｌ2／Ａｒ（塩素／アルゴン）ガスプラズマ
（どちらかといえばスパッタエッチ）にてエッチング処
理を行う。
【００１４】
【発明が解決しようとする課題】しかしながら、容量絶
縁体として高誘電体膜を用いたＭＩＭ構造のキャパシタ
を形成しても、特にＢＳＴ、ＰＺＴ等の高誘電体膜はプ
ロセス条件によるバラツキが大きいため、絶縁耐圧を保
つために厚膜形成をすることが必要となる。そのため、
薄膜形成が難しく、キャパシタ容量の飛躍的な増大は望
めないという問題がある。
【００１５】なお、特開平１１−２２０１０１号公報に
記載された発明においては、下部電極を円柱形状にして
キャパシタの表面積を増やし、キャパシタ容量の大容量
化を図っている。ところが、下部電極が円柱形状の場
合、微細化に伴い下部電極間の距離が急激に狭くなるた
め、底部にエッチング残渣が発生し、ショートしやすい
という問題が生じる。また、円柱自体も細くなって倒れ
やすいという問題が発生する。よって、半導体装置の信
頼性という点で問題がある。
【００１６】本発明は、このような実情に鑑みて成され
たものであり、ＭＩＭ構造のキャパシタで容量の飛躍的
な増大を図るとともに、半導体装置の信頼性をより向上
させることができるようにすることを目的としている。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、金属より成る上部電極および下部電極
と、上部電極と下部電極との間に形成された容量絶縁膜
とを備えた金属−絶縁膜−金属構造のキャパシタを有す
る半導体装置であって、下部電極の表面が粗面であるも
のである。
【００１８】この発明の請求項２に係る半導体装置は、
層間絶縁膜のホールまたはトレンチの壁に下部電極が形
成されたものである。
【００１９】この発明の請求項３に係る半導体装置の製
造方法は、下部電極の上にアモルファス状のシリコン膜
あるいは金属シリサイド膜を形成する工程と、アモルフ
ァス状のシリコン膜あるいは金属シリサイド膜を粗面化
し、粗面ポリシリコンを形成する工程と、粗面ポリシリ
コンをマスクにして下部電極の金属をエッチングし、下
部電極の表面を粗面にする工程と、粗面ポリシリコンを
選択的に除去する工程とを有するものである。
【００２０】この発明の請求項４に係る半導体装置の製
造方法は、粗面ポリシリコンを形成する工程において、
アモルファス状のシリコン膜あるいは金属シリサイド膜
の表面にジシランによる核付けを行い、熱処理により結
晶成長させることによって、アモルファス状のシリコン
膜あるいは金属シリサイド膜を粗面化するものである。
【００２１】この発明の請求項５に係る半導体装置の製
造方法は、下部電極の下地となる層間絶縁膜をエッチン
グして表面を粗面にする工程と、粗面化された層間絶縁
膜の上に、下部電極の表面が粗面となるように成膜する
工程とを有するものである。
【００２２】この発明の請求項６に係る半導体装置の製
造方法は、アモルファス状の下部電極を形成する工程
と、下部電極の表面に下部電極と同じ金属の核付けを行
った後、熱処理によってアモルファス状の下部電極の表
面を粗面にする工程とを有するものである。
【００２３】この発明の請求項７に係る半導体装置の製
造方法は、下部電極の表面を粗面にする工程において、
真空アニール処理により、下部電極の表面の金属核を中
心にアモルファス状の下部電極を結晶成長させることに
よって、下部電極の表面を粗面にするものである。
【００２４】この発明の請求項８に係る半導体装置の製
造方法は、アモルファス状の下部電極を形成する工程
と、アモルファス状の下部電極の表面に酸素プラズマを
照射することにより、下部電極の表面を粗面にする工程
とを有するものである。
【００２５】この発明の請求項９に係る半導体装置の製
造方法は、下部電極の表面を粗面にする工程は、アモル
ファス状の下部電極の表面に酸素プラズマを照射するこ
とにより、下部電極の金属の酸化生成物を揮発させ、酸
化生成物から酸素を放出して下部電極と同じ金属を得
て、これを下部電極の表面に核付けする工程と、下部電
極の表面に核付けされた金属を中心にアモルファス状の
下部電極を結晶成長させることにより、下部電極の表面
を粗面にする工程とを有するものである。
【００２６】この発明の請求項１０に係る半導体装置の
製造方法は、アルミニウムから成る下部電極を形成する
工程と、下部電極に高温水処理または酸素プラズマ処理
を行うことにより、アルミニウムから成る下部電極の表
面を粗面にするとともに、下部電極の表面に前記アルミ
ニウムの酸化生成物を形成する工程とを有するものであ
る。
【００２７】この発明の請求項１１に係る半導体装置の
製造方法は、シリコンよりも電気的に陽性の金属から成
る下部電極およびシリコンを順に形成する工程と、下部
電極の金属およびシリコンを熱処理によってシリサイド
化し、下部電極の表面を粗面にする工程と、シリコンお
よびシリサイドを選択的に除去する工程とを有するもの
である。
【００２８】この発明の請求項１２に係る半導体装置の
製造方法は、下部電極の下地となる層間絶縁膜をエッチ
ングして後退させる工程を有するものである。
【００２９】この発明の請求項１３に係る半導体装置の
製造方法は、層間絶縁膜をエッチングし、下部電極を挿
入するホールあるいは溝を形成する工程と、ホールある
いは溝が形成された層間絶縁膜の上に下部電極を形成す
る工程と、下部電極の上にアモルファス状のシリコン膜
あるいは金属シリサイド膜を形成する工程と、アモルフ
ァス状のシリコン膜あるいは金属シリサイド膜を粗面化
し、粗面ポリシリコンを形成する工程と、粗面ポリシリ
コンをマスクにして前記下部電極の金属をエッチング
し、下部電極の表面を粗面にする工程と、粗面ポリシリ
コンを選択的に除去する工程と、層間絶縁膜の上に粗面
状に形成された下部電極をホールあるいは溝の中を残し
て除去する工程と、下部電極の上に容量絶縁膜および上
部電極を形成する工程とを有するものである。
【００３０】この発明の請求項１４に係る半導体装置の
製造方法は、層間絶縁膜をエッチングし、下部電極を挿
入するホールあるいは溝を形成する工程と、ホールある
いは溝が形成された層間絶縁膜をエッチングして表面を
粗面にする工程と、粗面化された層間絶縁膜の上に、下
部電極の表面を粗面となるように成膜する工程と、層間
絶縁膜の上に粗面状に形成された下部電極を前記ホール
あるいは溝の中を残して除去する工程と、下部電極の上
に容量絶縁膜および上部電極を形成する工程とを有する
ものである。
【００３１】この発明の請求項１５に係る半導体装置の
製造方法は、層間絶縁膜をエッチングし、下部電極を挿
入するホールあるいは溝を形成する工程と、ホールある
いは溝が形成された層間絶縁膜の上にアモルファス状の
下部電極を形成する工程と、下部電極の表面に下部電極
と同じ金属の核付けを行った後、熱処理によってアモル
ファス状の下部電極の表面を粗面にする工程と、層間絶
縁膜の上に粗面状に形成された下部電極を前記ホールあ
るいは溝の中を残して除去する工程と、下部電極の上に
容量絶縁膜および上部電極を形成する工程とを有するも
のである。
【００３２】この発明の請求項１６に係る半導体装置の
製造方法は、層間絶縁膜をエッチングし、下部電極を挿
入するホールあるいは溝を形成する工程と、ホールある
いは溝が形成された層間絶縁膜の上にアモルファス状の
下部電極を形成する工程と、アモルファス状の下部電極
の表面に酸素プラズマを照射することにより、下部電極
の表面を粗面にする工程と、層間絶縁膜の上に粗面状に
形成された下部電極をホールあるいは溝の中を残して除
去する工程と、下部電極の上に容量絶縁膜および上部電
極を形成する工程とを有するものである。
【００３３】この発明の請求項１７に係る半導体装置の
製造方法は、層間絶縁膜をエッチングし、下部電極を挿
入するホールあるいは溝を形成する工程と、層間絶縁膜
のホールあるいは溝の壁にアルミニウムから成る下部電
極を形成する工程と、下部電極に高温水処理または酸素
プラズマ処理を行うことにより、アルミニウムから成る
下部電極の表面を粗面にするとともに、下部電極の表面
にアルミニウムの酸化生成物を形成する工程と、ホール
あるいは溝の壁に粗面状に形成されたアルミニウムの酸
化生成物の上に上部電極を形成する工程とを有するもの
である。
【００３４】この発明の請求項１８に係る半導体装置の
製造方法は、層間絶縁膜をエッチングし、下部電極を挿
入するホールあるいは溝を形成する工程と、ホールある
いは溝が形成された層間絶縁膜の上に、タングステンか
ら成る下部電極およびシリコンを順に形成する工程と、
タングステンおよびシリコンを熱処理によってシリサイ
ド化し、下部電極の表面を粗面にする工程と、シリコン
およびシリサイドを選択的に除去する工程と、下部電極
の上に容量絶縁膜および上部電極を形成する工程とを有
するものである。
【００３５】この発明の請求項１９に係る半導体装置の
製造方法は、下部電極の下地となる層間絶縁膜をエッチ
ングして後退させ、ホールあるいは溝の裏面を露出させ
る工程を有するものである。
【００３６】
【発明の実施の形態】以下、本発明の一実施の形態を図
面に基づいて説明する。
【００３７】実施の形態１．本発明の実施の形態１に係
る半導体装置とその製造方法について、図１を用いて説
明する。なお、図１において、図１（ａ）の構造を形成
するまでの工程は、従来例の図８（ａ）〜図８（ｆ）に
示す工程と同じであるので（図１（ａ）と図８（ｆ）は
同じ状態）、ここではその工程の図示および説明は省略
する。なお、第２のホール１０８はトレンチ（溝）であ
っても良い。
【００３８】この図１（ａ）に示す状態から次に、キャ
パシタ下部電極となる金属１１０の上にドープアモルフ
ァスシリコン１１を形成する（図１（ｂ））。さらに、
ドープアモルファスシリコン１１の表面にＳｉ2Ｈ6（ジ
シラン）による核付けを行い、熱処理の一例として真空
アニール処理を施して結晶成長させることにより、ドー
プアモルファスシリコン１１の粗面化処理を行う。これ
によって粗面ポリシリコン１２を形成し、キャパシタ下
部電極の金属１１０の一部を表面に露出させる（図１
（ｃ））。
【００３９】次に、粗面ポリシリコン１２をマスクにし
て化学的エッチング（ウェットエッチングや等方性プラ
ズマエッチング）を行い、キャパシタ下部電極の金属１
１０の表面が凹凸（粗面）になるようにする（図１
（ｄ））。このとき、キャパシタ下部電極の金属１１０
がＲｕの場合は、Ｏ2，Ｏ2／Ｃｌ2，ＣＯ，ＣＯ／Ｃｌ2
ガスでエッチング、または王水でエッチングする。ま
た、キャパシタ下部電極の金属１１０がＰｔの場合は、
王水でエッチングする。
【００４０】図１（ｄ）の一部（Ａ部）拡大図を図１
（ｅ）に示す。図１（ｅ）に示すように、キャパシタ下
部電極の金属１１０は、化学的エッチングを行う前のイ
ニシャル面から粗面ポリシリコン１２をマスクにしてエ
ッチングが行われることにより、その表面が凹凸（粗
面）に形成される。
【００４１】次に、例えば第１にフッ酸、第２にアンモ
ニア水を用いたエッチングで粗面ポリシリコン１２を選
択的に除去し、表面が凹凸（粗面）であるキャパシタ下
部電極の金属１１０を残す（図１（ｆ））。
【００４２】その後、全面エッチバックまたはＣＭＰ処
理を行い（このとき、第２のホール１０８の部分にレジ
スト等の有機物を埋め込むことでキャパシタ下部電極の
金属１１０を保護し、後でその有機物を除去するように
しても良い）、これにより、第２の層間絶縁膜１０６上
に堆積されている、バリアメタル１０９および表面が凹
凸（粗面）であるキャパシタ下部電極の金属１１０を除
去する（図１（ｇ））。
【００４３】さらに、キャパシタの大容量化を図るため
に、例えばＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘電体膜１
３を第２の層間絶縁膜１０６およびキャパシタ下部電極
の金属１１０の表面上に堆積する。さらにその上に、キ
ャパシタ上部電極となる金属（例えばＲｕ、Ｐｔまたは
熱的安定性を高めるためにＩｒを添加したＰｔ）１４
を、第２のホール１０８を充填するように堆積する。そ
して、図示しないレジストパターンを形成してドライエ
ッチングを行った後、当該レジストパターンの除去を行
うことにより、ＭＩＭ構造のキャパシタを形成する（図
１（ｈ））。
【００４４】なお、上記図１（ｂ）の工程では、キャパ
シタ下部電極となる金属１１０の上にドープアモルファ
スシリコン１１を形成したが、キャパシタ下部電極の金
属１１０と同じ金属のアモルファスシリサイド膜（Ｒｕ
Ｓｉx、ＰｔＳｉx）を成膜し、シリサイド中のシリコン
に対して粗面化処理を行っても良い。
【００４５】以上、実施の形態１によれば、キャパシタ
下部電極の金属表面を凹凸（粗面）に形成することによ
り、キャパシタ下部電極の表面積を増やし、大容量のＭ
ＩＭ構造キャパシタを形成することができる。また、特
開平１１−２２０１０１号公報に記載された発明と異な
り、本実施の形態では下部電極を円柱形状に形成せず、
層間絶縁膜のホールまたはトレンチの壁に下部電極を形
成しているので、下部電極の底部に生じるエッチング残
渣によってショートしやすくなるといった問題や、円柱
自体が倒れやすくなるといった問題がなく、より信頼性
の高い半導体装置を提供することができる。
【００４６】さらに、上記特開平１１−２２０１０１号
公報に記載された発明では、円柱形状に形成された下部
電極の物理的強度を得るためには、下部電極の底面では
なく側面に凹凸を形成する必要がある。これに対して、
本実施の形態の場合はこのような制約はなく、キャパシ
タ下部電極の側面に加え底面にも凹凸を形成することが
できる。したがって、キャパシタ容量の飛躍的な増大を
図ることができる。
【００４７】実施の形態２．本発明の実施の形態２に係
る半導体装置とその製造方法について、図２を用いて説
明する。なお、図２において、図２（ｂ）の構造を形成
するまでの工程は、従来例の図８（ａ）〜図８（ｅ）に
示す工程と同じであるので（図２（ａ），（ｂ）は、そ
れぞれ図８（ｄ），（ｅ）と同じ状態）、ここではその
工程の図示および説明は省略する。
【００４８】この図２（ｂ）に示す状態から次に、化学
的ドライエッチング（例えば、ＨＦ＋ＮＨ4Ｆ＋ＣＨ3Ｃ
ＯＯＨの水溶液）を用いて、第１の層間絶縁膜１０１の
一部および第２の層間絶縁膜１０６の表面を凹凸（粗
面）にする（図２（ｃ））。次に、表面が凹凸（粗面）
に形成された第１および第２の層間絶縁膜１０１，１０
６の上に、例えばＴｉＮ等のバリアメタル２１と、キャ
パシタ下部電極となる金属（例えばＲｕ，Ｐｔ）２２と
を順に堆積する。すると、下地となる第１および第２の
層間絶縁膜１０１，１０６の表面の凹凸（粗面）に反映
されて、キャパシタ下部電極の金属２２の表面も凹凸
（粗面）になる（図２（ｄ））。
【００４９】その後、全面エッチバックまたはＣＭＰ処
理を行うことにより、第２の層間絶縁膜１０６上に堆積
されているバリアメタル２１および表面が凹凸（粗面）
であるキャパシタ下部電極の金属２２を除去する（図２
（ｅ））。このとき、第２のホール１０８の部分にレジ
スト等の有機物を埋め込むことでキャパシタ下部電極の
金属２２を保護し、後でその有機物を除去するようにし
ても良い。
【００５０】さらに、キャパシタの大容量化を図るため
に、例えばＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘電体膜２
３を第２の層間絶縁膜１０６およびキャパシタ下部電極
の金属２２の表面上に堆積する。さらにその上に、キャ
パシタ上部電極となる金属（例えばＲｕ、Ｐｔまたは熱
的安定性を高めるためにＩｒを添加したＰｔ）２４を、
第２のホール１０８を充填するように堆積する。そし
て、図示しないレジストパターンを形成してドライエッ
チングを行った後、当該レジストパターンの除去を行う
ことにより、ＭＩＭ構造のキャパシタを形成する（図２
（ｆ））。
【００５１】以上、実施の形態２によれば、キャパシタ
下部電極の下地となる層間絶縁膜の表面を凹凸（粗面）
に形成することから、その上に堆積する下部電極の金属
表面も凹凸（粗面）に形成することができる。これによ
り、実施の形態１と同様に、大容量のＭＩＭ構造をキャ
パシタを形成することができるとともに、より信頼性の
高い半導体装置を提供することができる。また、実施の
形態１と比べて、下部電極の金属表面を凹凸（粗面）に
する製造工程を簡素化することができる。
【００５２】実施の形態３．本発明の実施の形態３に係
る半導体装置とその製造方法について、図３を用いて説
明する。なお、図３において、図３（ａ）の構造を形成
する前までの工程は、従来例の図８（ａ）〜図８（ｅ）
に示す工程と同じであるので、ここではその工程の図示
および説明は省略する。
【００５３】上記図８（ｅ）に示す状態から次に、第２
の層間絶縁膜１０６および第２のホール１０８の表面上
に、例えばＴｉＮ等のバリアメタル３１と、キャパシタ
下部電極となる金属（例えばＲｕ）３２とを順に堆積す
る（図３（ａ））。このとき、キャパシタ下部電極とな
る金属３２は、低温（ＤＰＭ：ジピバロイルメタネート
系有機金属の分解温度である１２０℃付近）処理によっ
てアモルファス膜を形成する。
【００５４】次に、キャパシタ下部電極の金属３２と同
じ金属核３３を、アモルファス状態のキャパシタ下部電
極金属３２の上に核付けする（図３（ｂ））。そして、
熱処理の一例として真空アニール処理を行うことによっ
て、キャパシタ下部電極の金属３２の上に核付けした金
属核３３を中心に、下地のアモルファス金属（キャパシ
タ下部電極金属３２）を喰って結晶成長させる。これに
より、表面が凹凸（粗面）のキャパシタ下部電極の金属
３４を形成する（図３（ｃ））。
【００５５】この図３（ｃ）の一部（Ｂ部）拡大図を図
３（ｄ）に示す。図３（ｄ）に示すように、キャパシタ
下部電極の金属３２は、結晶成長を行う前のイニシャル
面から上述の結晶成長が複数の金属核３３を中心にして
行われることにより、表面が凹凸（粗面）に形成され
る。
【００５６】その後、全面エッチバックまたはＣＭＰ処
理を行うことにより、第２の層間絶縁膜１０６上に堆積
されているバリアメタル３１および表面が凹凸（粗面）
であるキャパシタ下部電極の金属３４を除去する（図３
（ｅ））。このとき、第２のホール１０８の部分にレジ
スト等の有機物を埋め込むことでキャパシタ下部電極の
金属３４を保護し、後でその有機物を除去するようにし
ても良い。
【００５７】さらに、キャパシタの大容量化を図るため
に、例えばＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘電体膜３
５を第２の層間絶縁膜１０６およびキャパシタ下部電極
の金属３４の表面上に堆積する。さらにその上に、キャ
パシタ上部電極となる金属（例えばＲｕ、Ｐｔまたは熱
的安定性を高めるためにＩｒを添加したＰｔ）３６を、
第２のホール１０８を充填するように堆積する。そし
て、図示しないレジストパターンを形成してドライエッ
チングを行った後、当該レジストパターンの除去を行う
ことにより、ＭＩＭ構造のキャパシタを形成する（図３
（ｆ））。
【００５８】以上、実施の形態３によれば、キャパシタ
下部電極の金属表面を凹凸（粗面）に形成することによ
り、実施の形態１と同様に、大容量のＭＩＭ構造をキャ
パシタを形成することができるとともに、より信頼性の
高い半導体装置を提供することができる。また、実施の
形態１と比べて、下部電極の金属表面を凹凸（粗面）に
する製造工程を簡素化することができる。
【００５９】図４に、実施の形態３に係る半導体装置の
製造方法の変形例を示す。図４において、図４（ａ）〜
図４（ｃ）の構造は、図３（ａ）〜図３（ｃ）に示した
構造と同じである。
【００６０】図４（ａ）に示すように、キャパシタ下部
電極となる金属（Ｒｕ）３２の表面に対して、ウエハ温
度で２００℃以上の高温条件、０．５Ｔｏｒｒ（６７Ｐ
ａ）以上の高圧力条件で酸素プラズマ照射を行うと、キ
ャパシタ下部電極の金属３２は反応生成物ＲｕＯ4とし
て揮発する。その一方で、上述のような高温・高圧力条
件の下では、反応生成物ＲｕＯ4はチャンバ内に滞在し
ている間に分解し、酸素を放出して再度Ｒｕとなる。そ
こで、これをキャパシタ下部電極の金属３２上に再結晶
化させる（図４（ｂ））。これをもとに真空アニール処
理を行い、アモルファス状態のキャパシタ下部電極の金
属３２を結晶成長させることにより、表面が凹凸（粗
面）をしたキャパシタ下部電極の金属３４を形成するこ
とができる（図４（ｃ））。
【００６１】図５に、実施の形態３に係る半導体装置の
製造方法の更に別の変形例を示す。図５において、図５
（ａ），（ｂ）の構造は、それぞれ図３（ｃ），（ｅ）
に示した構造と同じである。
【００６２】図５（ｂ）に示す状態から次に、更にキャ
パシタ容量を稼ぐために、第２の層間絶縁膜１０６をエ
ッチングして後退させる（図５（ｃ））。そして、例え
ばＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘電体膜３７を第２
の層間絶縁膜１０６およびキャパシタ下部電極の金属３
４の表面上に堆積する。このとき、第２の層間絶縁膜１
０６を後退させることによって露出した第２のホール１
０８の裏側の部分にも高誘電体膜３７を堆積する。
【００６３】さらにこの高誘電体膜３７の上に、キャパ
シタ上部電極となる金属（例えばＲｕ、Ｐｔまたは熱的
安定性を高めるためにＩｒを添加したＰｔ）３６を、第
２のホール１０８を充填するように堆積する。次に、図
示しないレジストパターンを形成してドライエッチング
を行った後、当該レジストパターンの除去を行うことに
より、ＭＩＭ構造のキャパシタを形成する（図５
（ｄ））。
【００６４】このように、第２の層間絶縁膜１０６をエ
ッチングして後退させることで、第２のホール１０８の
裏側の部分の面積を利用してキャパシタの表面積を更に
大きくするようにしても良い（この場合は円筒形キャパ
シタとなる）。このようにすれば、キャパシタ容量を更
に増大化することができる。
【００６５】なお、この図５に示した例は、上述した実
施の形態１，２、あるいは後述する実施の形態４，５に
も同様に適用することが可能である。特に、実施の形態
２に適用した場合には、第２のホール１０８の裏側の部
分も凹凸（粗面）になっているので、キャパシタの表面
積を効果的に拡大することができる。
【００６６】実施の形態４．本発明の実施の形態４に係
る半導体装置とその製造方法について、図６を用いて説
明する。なお、図６において、図６（ａ）の構造を形成
する前までの工程は、従来例の図８（ａ）〜図８（ｅ）
に示す工程と同じであるので、ここではその工程の図示
および説明は省略する。
【００６７】上記図８（ｅ）に示す工程の次に、第２の
層間絶縁膜１０６内の第２のホール１０８の上に、バリ
アメタルとなる金属Ｔｉ／ＴｉＮ（チタン／窒化チタ
ン）６１と、キャパシタ下部電極となる金属Ａｌ（アル
ミニウム）６２とを下から順に成膜する（図６
（ａ））。その後、高温水処理または酸素プラズマ処理
を行うことにより、キャパシタ下部電極の金属（Ａｌ）
６２の表面にＡｌ2Ｏ3（酸化アルミニウム）被膜６３を
形成する（図６（ｂ））。このとき、キャパシタ下部電
極の金属６２の表面は凹凸となり、かつ、Ａｌ2Ｏ3被膜
６３は良好な誘電体膜として作用する。
【００６８】さらに、キャパシタ上部電極となる金属
（例えばＲｕ、Ｐｔまたは熱的安定性を高めるためにＩ
ｒを添加したＰｔ）６４を、第２のホール１０８を充填
するように堆積する。そして、図示しないレジストパタ
ーンを形成してドライエッチングを行った後、当該レジ
ストパターンの除去を行うことにより、ＭＩＭ構造のキ
ャパシタを形成する（図６（ｃ））。
【００６９】以上、実施の形態４によれば、キャパシタ
下部電極の金属表面を凹凸（粗面）に形成することによ
り、実施の形態１と同様に、大容量のＭＩＭ構造をキャ
パシタを形成することができるとともに、より信頼性の
高い半導体装置を提供することができる。また、実施の
形態１と比べて、下部電極の金属表面を凹凸（粗面）に
する製造工程を簡素化することができる。
【００７０】特に、本実施の形態によれば、第２のホー
ル１０８の上にのみバリアメタル６１とキャパシタ下部
電極の金属６２とを堆積しているので、当該バリアメタ
ル６１およびキャパシタ下部電極の金属６２の全面エッ
チバックまたはＣＭＰ処理を行う必要がない。また、Ａ
ｌ2Ｏ3被膜６３が良好な誘電体膜として作用するので、
Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘電体膜を堆積する処
理も行わなくて済むので、工程数をより少なくして製造
コストを削減することができる。
【００７１】実施の形態５．本発明の実施の形態５に係
る半導体装置とその製造方法について、図７を用いて説
明する。なお、図７において、図７（ａ）の構造を形成
する前までの工程は、従来例の図８（ａ）〜図８（ｅ）
に示す工程と同じであるので、ここではその工程の図示
および説明は省略する。
【００７２】上記図８（ｅ）に示す工程の次に、第２の
層間絶縁膜１０６内の第２のホール１０８の上に、バリ
アメタルとなる金属Ｔｉ／ＴｉＮ７１と、キャパシタ下
部電極となる金属でシリコンよりも電気的に陽性の金属
（例えばＷ（タングステン））７２とを下から順に成膜
した後、更にその上および第２の層間絶縁膜１０６の表
面上に、薄い多結晶シリコン７３を成膜する（図７
（ａ））。その後、熱処理を加えてシリサイド化する
（タングステン７２とシリコン７３とを反応させる）こ
とにより、タングステン７２の表面を凹凸（粗面）にす
る（図７（ｂ））。
【００７３】次に、エッチングによって多結晶シリコン
７３およびタングステンシリサイド７４を選択的に除去
し、表面が凹凸（粗面）のタングステン７２を露出させ
る。そして、例えばＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の高誘
電体膜７５を第２の層間絶縁膜１０６およびキャパシタ
下部電極の金属７２の表面上に堆積する。さらにその上
に、キャパシタ上部電極となる金属（例えばＲｕ、Ｐｔ
または熱的安定性を高めるためにＩｒを添加したＰｔ）
７６を、第２のホール１０８を充填するように堆積す
る。そして、図示しないレジストパターンを形成してド
ライエッチングを行った後、当該レジストパターンの除
去を行うことにより、ＭＩＭ構造のキャパシタを形成す
る（図７（ｃ））。
【００７４】以上、実施の形態５によれば、キャパシタ
下部電極の金属表面を凹凸（粗面）に形成することによ
り、実施の形態１と同様に、大容量のＭＩＭ構造をキャ
パシタを形成することができるとともに、より信頼性の
高い半導体装置を提供することができる。また、実施の
形態１と比べて、下部電極の金属表面を凹凸（粗面）に
する製造工程を簡素化することができる。
【００７５】なお、以上に説明した各実施の形態は、何
れも本発明を実施するにあたっての具体化の一例を示し
たものに過ぎず、これらによって本発明の技術的範囲が
限定的に解釈されてはならないものである。すなわち、
本発明はその精神、またはその主要な特徴から逸脱する
ことなく、様々な形で実施することができる。
【００７６】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下のような効果を奏する。
【００７７】金属−絶縁膜−金属構造（ＭＩＭ構造）を
有するキャパシタの下部電極の表面を粗面（凹凸）に形
成することにより、キャパシタの表面積を増やし、大容
量のＭＩＭ構造キャパシタを形成することができる。
【００７８】また、層間絶縁膜のホールまたはトレンチ
の壁に下部電極を形成することにより、下部電極を円柱
形状に形成した場合に当該下部電極の底面にエッチング
残渣が生じることによってショートしやすくなるといっ
た問題や、円柱自体が倒れやすくなるといった問題を回
避することができる。これにより、信頼性の高い半導体
装置を提供することができる。さらに、下部電極の側面
に加えて底面も粗面に形成することができるので、キャ
パシタ容量の飛躍的な増大を図ることができる。
【００７９】また、キャパシタの下部電極の表面が粗面
（凹凸）に形成された半導体装置の製造方法として、下
部電極の下地となる層間絶縁膜をエッチングして表面を
粗面にし、粗面化された層間絶縁膜の上に下部電極を形
成してその表面が粗面になるように成膜することによ
り、半導体装置の製造工程を簡素化することができる。
【００８０】また、キャパシタの下部電極の表面が粗面
（凹凸）に形成された半導体装置の製造方法として、ア
モルファス状の下部電極を形成した後、下部電極の表面
に当該下部電極と同じ金属の核付けを行い、熱処理によ
ってアモルファス状の下部電極を結晶成長させてその表
面を粗面にすることにより、半導体装置の製造工程を簡
素化することができる。
【００８１】また、キャパシタの下部電極の表面が粗面
（凹凸）に形成された半導体装置の製造方法として、ア
ルミニウムから成る下部電極を形成し、下部電極に高温
水処理または酸素プラズマ処理を行うことにより、下部
電極の表面を粗面にするとともに、下部電極の表面にア
ルミニウムの酸化生成物を形成することにより、アルミ
ニウムの酸化生成物が良好な容量絶縁体として作用する
こととなるので、下部電極の上に高誘電体膜を堆積する
処理を行わなくても済む。また、層間絶縁膜のホールあ
るいは溝以外の部分の下部電極を除去する処理も行わな
くて済むので、半導体装置の製造工程をより簡素化する
ことができる。
【００８２】また、キャパシタの下部電極の表面が粗面
（凹凸）に形成された半導体装置の製造方法として、シ
リコンよりも電気的に陽性の金属（例えばタングステ
ン）から成る下部電極およびシリコンを順に形成し、下
部電極の金属およびシリコンを熱処理によってシリサイ
ド化することによって下部電極の表面を粗面に形成する
ことにより、半導体装置の製造工程を簡素化することが
できる。
【００８３】また、キャパシタの下部電極の表面が粗面
（凹凸）に形成された半導体装置の製造方法として、下
部電極の下地となる層間絶縁膜をエッチングして後退さ
せ、ホールあるいは溝の裏面を露出させることにより、
キャパシタの表面積を更に増やし、より大容量のＭＩＭ
構造キャパシタを形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置とそ
の製造方法を示す断面図である。
【図２】 本発明の実施の形態２に係る半導体装置とそ
の製造方法を示す断面図である。
【図３】 本発明の実施の形態３に係る半導体装置とそ
の製造方法を示す断面図である。
【図４】 本発明の実施の形態３に係る半導体装置とそ
の製造方法の変形例を示す断面図である。
【図５】 本発明の実施の形態３に係る半導体装置とそ
の製造方法の更に別の変形例を示す断面図である。
【図６】 本発明の実施の形態４に係る半導体装置とそ
の製造方法を示す断面図である。
【図７】 本発明の実施の形態５に係る半導体装置とそ
の製造方法を示す断面図である。
【図８】 従来の半導体装置とその製造方法を示す断面
図である。
【符号の説明】
１１ ドープアモルファスシリコン、 １２ 粗面ポ
リシリコン、 １３高誘電体膜、 １４ キャパシ
タ上部電極金属、 ２１ バリアメタル、２２ キャ
パシタ下部電極金属、 ２３ 高誘電体膜、 ２４
キャパシタ上部電極金属、 ３１ バリアメタル、
３２ キャパシタ下部電極金属、 ３３ 金属
核、 ３４ キャパシタ下部電極金属、 ３５ 高
誘電体膜、 ３６ キャパシタ上部電極金属、 ３
７ 高誘電体膜、 ３８キャパシタ上部電極金属、
６１ バリアメタル、 ６２ キャパシタ下部電極
となるアルミニウム膜、 ６３ 誘電体膜となるＡｌ
2Ｏ3被膜、 ６４キャパシタ上部電極金属、 ７１
バリアメタル、 ７２ キャパシタ下部電極となる
タングステン膜、 ７３ 多結晶シリコン、 ７４
タングステンシリサイド膜、 ７５ 高誘電体膜、
７６ キャパシタ上部電極金属、 １００ シリ
コン基板、 １０１ 第１の層間絶縁膜、 １０２
レジストパターン、 １０３ 第１のホール、
１０４ 第１の導電膜、１０５ 導電性プラグ、 １
０６ 第２の層間絶縁膜、 １０７ レジストパター
ン、 １０８ 第２のホール、 １０９ バリアメ
タル、 １１０キャパシタ下部電極金属、 １１１
誘電体膜、 １１２ キャパシタ上部電極金属、
１１３ レジストパターン。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 金属より成る上部電極および下部電極
    と、前記上部電極と下部電極との間に形成された容量絶
    縁膜とを備えた金属−絶縁膜−金属構造のキャパシタを
    有する半導体装置であって、 前記下部電極の表面が粗面であることを特徴とする半導
    体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記下部電極は、層間絶縁膜のホールまたはトレンチの
    壁に形成されることを特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    であって、 前記下部電極の上にアモルファス状のシリコン膜あるい
    は金属シリサイド膜を形成する工程と、 前記アモルファス状のシリコン膜あるいは金属シリサイ
    ド膜を粗面化し、粗面ポリシリコンを形成する工程と、 前記粗面ポリシリコンをマスクにして前記下部電極の金
    属をエッチングし、前記下部電極の表面を粗面にする工
    程と、 前記粗面ポリシリコンを選択的に除去する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    であって、 前記粗面ポリシリコンを形成する工程では、前記アモル
    ファス状のシリコン膜あるいは金属シリサイド膜の表面
    にジシランによる核付けを行い、熱処理により結晶成長
    させることによって、前記アモルファス状のシリコン膜
    あるいは金属シリサイド膜を粗面化することを特徴とす
    る半導体装置の製造方法。
  5. 【請求項５】 請求項１に記載の半導体装置の製造方法
    であって、 前記下部電極の下地となる層間絶縁膜をエッチングして
    表面を粗面にする工程と、 前記粗面化された層間絶縁膜の上に、前記下部電極の表
    面が粗面となるように成膜する工程とを有することを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項１に記載の半導体装置の製造方法
    であって、 アモルファス状の下部電極を形成する工程と、 前記下部電極の表面に前記下部電極と同じ金属の核付け
    を行った後、熱処理によって前記アモルファス状の下部
    電極の表面を粗面にする工程とを有することを特徴とす
    る半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法
    であって、 前記下部電極の表面を粗面にする工程では、真空アニー
    ル処理により、前記下部電極の表面の金属核を中心に前
    記アモルファス状の下部電極を結晶成長させることによ
    って、前記下部電極の表面を粗面にすることを特徴とす
    る半導体装置の製造方法。
  8. 【請求項８】 請求項１に記載の半導体装置の製造方法
    であって、 アモルファス状の下部電極を形成する工程と、 前記アモルファス状の下部電極の表面に酸素プラズマを
    照射することにより、前記下部電極の表面を粗面にする
    工程とを有することを特徴とする半導体装置の製造方
    法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    であって、 前記下部電極の表面を粗面にする工程は、前記アモルフ
    ァス状の下部電極の表面に酸素プラズマを照射すること
    により、前記下部電極の金属の酸化生成物を揮発させ、
    前記酸化生成物から酸素を放出して前記下部電極と同じ
    金属を得て、これを前記下部電極の表面に核付けする工
    程と、 前記下部電極の表面に核付けされた金属を中心に前記ア
    モルファス状の下部電極を結晶成長させることにより、
    前記下部電極の表面を粗面にする工程とを有することを
    特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項１に記載の半導体装置の製造方
    法であって、 アルミニウムから成る下部電極を形成する工程と、 前記下部電極に高温水処理または酸素プラズマ処理を行
    うことにより、前記アルミニウムから成る下部電極の表
    面を粗面にするとともに、前記下部電極の表面に前記ア
    ルミニウムの酸化生成物を形成する工程とを有すること
    を特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項１に記載の半導体装置の製造方
    法であって、 シリコンよりも電気的に陽性の金属から成る下部電極お
    よびシリコンを順に形成する工程と、 前記下部電極の金属および前記シリコンを熱処理によっ
    てシリサイド化し、前記下部電極の表面を粗面にする工
    程と、 前記シリコンおよびシリサイドを選択的に除去する工程
    とを有することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項３〜１１の何れか１項に記載の
    半導体装置の製造方法であって、 前記下部電極の下地となる層間絶縁膜をエッチングして
    後退させる工程を有することを特徴とする半導体装置の
    製造方法。
  13. 【請求項１３】 請求項２に記載の半導体装置の製造方
    法であって、 層間絶縁膜をエッチングし、前記下部電極を挿入するホ
    ールあるいは溝を形成する工程と、 前記ホールあるいは溝が形成された前記層間絶縁膜の上
    に前記下部電極を形成する工程と、 前記下部電極の上にアモルファス状のシリコン膜あるい
    は金属シリサイド膜を形成する工程と、 前記アモルファス状のシリコン膜あるいは金属シリサイ
    ド膜を粗面化し、粗面ポリシリコンを形成する工程と、 前記粗面ポリシリコンをマスクにして前記下部電極の金
    属をエッチングし、前記下部電極の表面を粗面にする工
    程と、 前記粗面ポリシリコンを選択的に除去する工程と、 前記層間絶縁膜の上に粗面状に形成された下部電極を前
    記ホールあるいは溝の中を残して除去する工程と、 前記下部電極の上に前記容量絶縁膜および前記上部電極
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  14. 【請求項１４】 請求項２に記載の半導体装置の製造方
    法であって、 層間絶縁膜をエッチングし、前記下部電極を挿入するホ
    ールあるいは溝を形成する工程と、 前記ホールあるいは溝が形成された前記層間絶縁膜をエ
    ッチングして表面を粗面にする工程と、 前記粗面化された層間絶縁膜の上に、前記下部電極の表
    面を粗面となるように成膜する工程と、 前記層間絶縁膜の上に粗面状に形成された下部電極を前
    記ホールあるいは溝の中を残して除去する工程と、 前記下部電極の上に前記容量絶縁膜および前記上部電極
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  15. 【請求項１５】 請求項２に記載の半導体装置の製造方
    法であって、 層間絶縁膜をエッチングし、前記下部電極を挿入するホ
    ールあるいは溝を形成する工程と、 前記ホールあるいは溝が形成された前記層間絶縁膜の上
    にアモルファス状の下部電極を形成する工程と、 前記下部電極の表面に前記下部電極と同じ金属の核付け
    を行った後、熱処理によって前記アモルファス状の下部
    電極の表面を粗面にする工程と、 前記層間絶縁膜の上に粗面状に形成された下部電極を前
    記ホールあるいは溝の中を残して除去する工程と、 前記下部電極の上に前記容量絶縁膜および前記上部電極
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  16. 【請求項１６】 請求項２に記載の半導体装置の製造方
    法であって、 層間絶縁膜をエッチングし、前記下部電極を挿入するホ
    ールあるいは溝を形成する工程と、 前記ホールあるいは溝が形成された前記層間絶縁膜の上
    にアモルファス状の下部電極を形成する工程と、 前記アモルファス状の下部電極の表面に酸素プラズマを
    照射することにより、前記下部電極の表面を粗面にする
    工程と、 前記層間絶縁膜の上に粗面状に形成された下部電極を前
    記ホールあるいは溝の中を残して除去する工程と、 前記下部電極の上に前記容量絶縁膜および前記上部電極
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  17. 【請求項１７】 請求項２に記載の半導体装置の製造方
    法であって、 層間絶縁膜をエッチングし、前記下部電極を挿入するホ
    ールあるいは溝を形成する工程と、 前記層間絶縁膜の前記ホールあるいは溝の壁にアルミニ
    ウムから成る下部電極を形成する工程と、 前記下部電極に高温水処理または酸素プラズマ処理を行
    うことにより、前記アルミニウムから成る下部電極の表
    面を粗面にするとともに、前記下部電極の表面に前記ア
    ルミニウムの酸化生成物を形成する工程と、 前記ホールあるいは溝の壁に粗面状に形成された前記ア
    ルミニウムの酸化生成物の上に前記上部電極を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  18. 【請求項１８】 請求項２に記載の半導体装置の製造方
    法であって、 層間絶縁膜をエッチングし、前記下部電極を挿入するホ
    ールあるいは溝を形成する工程と、 前記ホールあるいは溝が形成された前記層間絶縁膜の上
    に、タングステンから成る下部電極およびシリコンを順
    に形成する工程と、 前記タングステンおよび前記シリコンを熱処理によって
    シリサイド化し、前記下部電極の表面を粗面にする工程
    と、 前記シリコンおよびシリサイドを選択的に除去する工程
    と、 前記下部電極の上に前記容量絶縁膜および前記上部電極
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  19. 【請求項１９】 請求項１３〜１８の何れか１項に記載
    の半導体装置の製造方法であって、 前記下部電極の下地となる層間絶縁膜をエッチングして
    後退させ、前記ホールあるいは溝の裏面を露出させる工
    程を有することを特徴とする半導体装置の製造方法。
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