KR100520447B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 Ru 하부전극을 사용한 반도체 소자의 캐패시터 형성 공정에 관한 것이며, Ru 하부전극을 사용하여 캐패시터 구조의 높이를 증가시키지 않으면서 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층 상부에 버퍼층을 형성하는 제2 단계; 화학기상증착 공정을 실시하여 상기 버퍼층 상에 하부전극용 Ru막을 형성하는 제3 단계; 상기 하부전극용 Ru막의 결정화와 응집을 유도하기 위한 열처리를 실시하여 상기 하부전극용 Ru막이 반구 형상으로 변화되도록 하는 제4 단계; 및 유전체 박막 및 상부전극을 형성하는 제5 단계를 포함하여 이루어진다.

Description

반도체 소자의 캐패시터 형성방법{A method for forming capacitor in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 Ru 하부전극을 사용한 반도체 소자의 캐패시터 형성 공정에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다.
캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 캐패시터 하부전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 콘케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.
그러나, 반도체 소자의 고집적화에 수반되는 디자인 룰의 축소에 따라 이러한 구조적인 개선을 통해 캐패시턴스를 확보하는 방법은 공정 상에 한계에 직면하게 되었다.
이에 따라, 현재는 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta205, BST 등의 고유전체 박막이나 SBT,PZT, BLT와 같은 강유전체 박막으로 대체하는 방향으로 연구가 진행되고 있다.
이와 같이 고유전체 박막이나 강유전체 박막을 사용하는 경우, 유전체 특성을 확보하기 위해서는 상/하부전극 및 주변 공정의 최적화가 이루어져야 하며, 이에 따라 상/하부전극 재료로 Ru, Pt, Ir 등의 노블 메탈(noble metal)을 사용하고 있다. 이 중에서도 Ru는 산화시에도 전도성을 유지하는 특성이 있어 대표적인 하부전극 재료로 사용되고 있다.
그런데, 상기와 같이 고유전율을 가지는 유전체 박막을 사용하더라도 향후의 초고집적 소자에 부응하는 캐패시턴스를 얻기 힘들어지게 될 것은 자명하며, 이를 위해 캐패시터 구조의 높이를 증가시키는 것은 후속 공정을 더욱 어렵게 만드는 문제를 수반한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 Ru 하부전극을 사용하여 캐패시터 구조의 높이를 증가시키지 않으면서 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층 상부에 버퍼층을 형성하는 제2 단계; 화학기상증착 공정을 실시하여 상기 버퍼층 상에 하부전극용 Ru막을 형성하는 제3 단계; 상기 하부전극용 Ru막의 결정화와 응집을 유도하기 위한 열처리를 실시하여 상기 하부전극용 Ru막이 반구 형상으로 변화되도록 하는 제4 단계; 및 유전체 박막 및 상부전극을 형성하는 제5 단계를 포함하여 이루어진다.
또한, 상기 버퍼층으로 TiCl4-TiN막을 사용하는 것이 바람직하다.
또한, 상기 열처리는 500~650℃의 온도에서 급속열처리 방식으로 실시하는 것이 바람직하다.
또한, 상기 열처리는 H2/Ar 분위기 또는 NH3 분위기에서 실시하는 것이 바람직하다.
또한, 상기 버퍼층은 100~200Å 두께로 형성하는 것이 바람직하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 콘케이브(concave) 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(11)을 형성한다. 하부층(11)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및 층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다. 이어서, 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 하부전극 콘택홀 내에 폴리실리콘 플러그(12)를 형성한 다음, 전체 구조 상부에 장벽금속막(13)을 증착하고, 이를 에치백하여 폴리실리콘 플러그(12) 상부에 잔류시킨다.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 실리콘질화막(14) 및 희생산화막(15)을 증착한다.
이어서, 도 1c에 도시된 바와 같이 전하저장 전극 마스크를 사용한 사진 공정 및 식각 공정을 실시하여 전하저장 전극 형성 영역을 디파인하고, 전체 구조 표면을 따라 TiCl4-TiN막(16)을 100~200Å 두께로 증착한다. 이때, TiCl4-TiN막(16)은 산화막과 후속 CVD Ru막 간의 접착성을 개선하고, 후속 CVD Ru막의 스텝 커버리지(step coverage)를 개선하고, 후속 CVD Ru막의 응집으로 생기는 포어(pore)에 대한 전극으로 작용하기 위한 버퍼층으로 증착된 것이다.
계속하여, 도 1d에 도시된 바와 같이 Ru(od)3, Ru(etcp)2 등의 Ru 전구체를 사용한 화학기상증착 공정을 통해 500Å 정도의 Ru막을 증착하고, 급속열처리(RTP) 방식으로 500~650℃에서 후열처리를 실시하여 Ru막을 결정화와 동시에 응집시켜 반구 형상의 클러스터드(clustered) Ru층(17)을 형성한다. 이때, Ru막 증착 공정은 230~260℃의 저온의 O2 분위기에서 수행하며, 후열처리를 NH3 분위기 또는 Ar/H2 분위기와 같은 산소 환원(reduction) 분위기에서 수행하는 것이 바람직하다.
다음으로, 도 1e에 도시된 바와 같이 유전체 박막(18) 및 상부전극용 금속막(19)을 증착하고, 후속 공정을 진행한다.
첨부된 도면 도 2a는 증착 직후의 CVD Ru막의 주사전자현미경(SEM) 사진이며, 도 2b는 후열처리에 의해 형성된 클러스터드 Ru막의 주사전자현미경 사진으로, 마치 반구형실리콘그레인(HSG)과 같은 형상의 표면 상태가 형성되어 하부전극 표면적이 증가됨을 확인할 수 있다.
한편, 첨부된 도면 도 3a는 증착 직후의 CVD Ru막의 AES 분석 결과를 나타낸 도면이며, 도 3b는 산소 환원 분위기에서 후열처리를 실시한 후의 CVD Ru막의 AES 분석 결과를 나타낸 도면으로, 산소 환원 분위기에서의 후열처리에 의해 CVD Ru막 증착시 소오스 분해를 돕기 위해 첨가되어 박막 내에 잔류하는 산소가 제거됨을 확인할 수 있다. 이처럼 산소가 제거된 Ru막을 하부전극으로 사용함으로써 산소의 확산에 의한 장벽금속 또는 폴리실리콘 플러그의 산화를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 콘케이브 구조의 캐패시터를 일례로 들어 설명하였으나, 본 발명은 단순 스택, 플라나 스택, 실린더 등의 다른 구조를 가지는 캐패시터 형성 공정에도 적용할 수 있다.
전술한 본 발명은 캐패시터 구조의 높이 증가 없이 Ru 하부전극의 표면적을 극대화하고, Ru 하부전극으로부터 캐패시터 하부 구조 즉, 폴리실리콘 플러그 및 장벽금속층으로 산소가 확산되는 것을 방지하여 안정된 캐패시턴스를 확보할 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 콘케이브(concave) 캐패시터 형성 공정도.
도 2a는 증착 직후의 CVD Ru막의 주사전자현미경(SEM) 사진.
도 2b는 후열처리에 의해 형성된 클러스터드 Ru막의 주사전자현미경 사진.
도 3a는 증착 직후의 CVD Ru막의 AES 분석 결과를 나타낸 도면.
도 3b는 산소 환원 분위기에서 후열처리를 실시한 후의 CVD Ru막의 AES 분석 결과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
16 : TiCl4-TiN막
17 : 클러스터드(clustered) Ru층
18 : 유전체 박막
19 : 상부전극용 금속막

Claims (5)

  1. 반도체 소자의 캐패시터 형성방법에 있어서,
    반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계;
    상기 하부층 상부에 버퍼층을 형성하는 제2 단계;
    화학기상증착 공정을 실시하여 상기 버퍼층 상에 하부전극용 Ru막을 형성하는 제3 단계;
    환원가스 분위기에서 상기 하부전극용 Ru막의 결정화와 응집을 유도하기 위한 열처리를 실시하여 상기 하부전극용 Ru막이 반구 형상으로 변화되도록 하는 제4 단계; 및
    유전체 박막 및 상부전극을 형성하는 제5 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 버퍼층은,
    TiCl4-TiN막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 열처리는,
    500~650℃의 온도에서 급속열처리 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제3항에 있어서,
    상기 열처리는,
    H2/Ar 분위기 또는 NH3 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제1항 또는 제2항에 있어서,
    상기 버퍼층은,
    100~200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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